JP2002343100A - プリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置 - Google Patents
プリチャージ制御信号生成回路及びこれを用いた半導体メモリ装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 メモリテスタ装備の性能に制限されないで必
要なテスト動作を行うことができる非同期のプリチャー
ジ機能を有するプリチャージ制御信号生成回路及びこれ
を用いた半導体メモリ装置を提供する。 【解決手段】 通常モードとテストモードとを有する半
導体メモリ装置において、データを貯蔵するメモリセル
アレイ１００と、テストモードにおいて、前記半導体メ
モリ装置の内部でハイレベル、または、ローレベルに保
持されても前記メモリセルアレイに貯蔵されたデータに
対するアクセスに影響しない所定の制御信号を用いて、
テストモードでのプリチャージ制御信号を生成するプリ
チャージ制御信号生成回路１４０とを備える。
要なテスト動作を行うことができる非同期のプリチャー
ジ機能を有するプリチャージ制御信号生成回路及びこれ
を用いた半導体メモリ装置を提供する。 【解決手段】 通常モードとテストモードとを有する半
導体メモリ装置において、データを貯蔵するメモリセル
アレイ１００と、テストモードにおいて、前記半導体メ
モリ装置の内部でハイレベル、または、ローレベルに保
持されても前記メモリセルアレイに貯蔵されたデータに
対するアクセスに影響しない所定の制御信号を用いて、
テストモードでのプリチャージ制御信号を生成するプリ
チャージ制御信号生成回路１４０とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、同期式の半導体メ
モリ装置に関し、特にクロック信号に同期されていない
クロックイネーブル信号やチップセレクタバー信号等を
用いてクロックに非同期されたプリチャージ制御信号を
発生させることにより、コマンドとコマンドとの間に間
隔をクロックの周期に係わらず入力させることができる
非同期のプリチャージ機能を有する同期式の半導体メモ
リ装置に関する。
モリ装置に関し、特にクロック信号に同期されていない
クロックイネーブル信号やチップセレクタバー信号等を
用いてクロックに非同期されたプリチャージ制御信号を
発生させることにより、コマンドとコマンドとの間に間
隔をクロックの周期に係わらず入力させることができる
非同期のプリチャージ機能を有する同期式の半導体メモ
リ装置に関する。
【０００２】
【従来の技術】従来の技術にかかるシンクロナス（ｓｙ
ｎｃｈｒｏｎｏｕｓ）ＤＲＡＭについて、図１乃至図５
を参照して説明する。まず、図１に示すように、従来の
シンクロナスＤＲＡＭは外部からクロック信号ＣＬＫ、
チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡ
Ｓ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の
外部コマンドが入力されるコマンドバッファ部２０と、
外部アドレスＡ０〜Ａｉが入力されるアドレスバッファ
部２２と、データ信号ＤＱ０〜ＤＱｊが入出力されるデ
ータ入／出力バッファ部２４とを備える。また、従来の
シンクロナスＤＲＡＭは、コマンドバッファ部２０から
出力される／ＣＳＩ、／ＲＡＳＩ、／ＣＡＳＩ及び／Ｗ
ＥＩ信号等を受信して内部動作制御用のプリチャージ制
御信号ＰＲＥ、書込み信号Ｗ、アクティブ信号ＡＣＴ、
読取り信号Ｒ及びモード選択信号ＭＳを発生させるコマ
ンドデコーダ部２６と、アドレスバッファ部２２の出力
信号及びコマンドデコーダ部２６から出力されたモード
選択信号ＭＳを受信して動作モードを制御するモードレ
ジスタ部２８と、アドレス信号Ａ０及びモードレジスタ
部２８の出力信号を受信してテストモード検出信号ＴＥ
ＳＴを発生するテストモード検出部３４と、コマンドデ
コーダ部２６から出力された書込み信号Ｗ、コマンドバ
ッファ部２０から出力された書込みイネーブル信号／Ｗ
ＥＩ及びテストモード検出部３４から出力された検出信
号ＴＥＳＴを受信してテストモードプリチャージ制御信
号ＴＰＲＥを発生するＴＰＲＥ信号発生部３６と、コマ
ンドデコーダ部２６から出力されたプリチャージ制御信
号ＰＲＥＩ及びＴＰＲＥ信号発生部３６から出力される
ＴＰＲＥ信号をＯＲ演算してプリチャージ制御信号ＰＲ
Ｅを発生するＯＲゲート３８からなるプリチャージ制御
信号発生部６０を含む。
ｎｃｈｒｏｎｏｕｓ）ＤＲＡＭについて、図１乃至図５
を参照して説明する。まず、図１に示すように、従来の
シンクロナスＤＲＡＭは外部からクロック信号ＣＬＫ、
チップセレクタバー信号／ＣＳ、ラスバー信号／ＲＡ
Ｓ、カスバー信号／ＣＡＳ、ライトバー信号／ＷＥ等の
外部コマンドが入力されるコマンドバッファ部２０と、
外部アドレスＡ０〜Ａｉが入力されるアドレスバッファ
部２２と、データ信号ＤＱ０〜ＤＱｊが入出力されるデ
ータ入／出力バッファ部２４とを備える。また、従来の
シンクロナスＤＲＡＭは、コマンドバッファ部２０から
出力される／ＣＳＩ、／ＲＡＳＩ、／ＣＡＳＩ及び／Ｗ
ＥＩ信号等を受信して内部動作制御用のプリチャージ制
御信号ＰＲＥ、書込み信号Ｗ、アクティブ信号ＡＣＴ、
読取り信号Ｒ及びモード選択信号ＭＳを発生させるコマ
ンドデコーダ部２６と、アドレスバッファ部２２の出力
信号及びコマンドデコーダ部２６から出力されたモード
選択信号ＭＳを受信して動作モードを制御するモードレ
ジスタ部２８と、アドレス信号Ａ０及びモードレジスタ
部２８の出力信号を受信してテストモード検出信号ＴＥ
ＳＴを発生するテストモード検出部３４と、コマンドデ
コーダ部２６から出力された書込み信号Ｗ、コマンドバ
ッファ部２０から出力された書込みイネーブル信号／Ｗ
ＥＩ及びテストモード検出部３４から出力された検出信
号ＴＥＳＴを受信してテストモードプリチャージ制御信
号ＴＰＲＥを発生するＴＰＲＥ信号発生部３６と、コマ
ンドデコーダ部２６から出力されたプリチャージ制御信
号ＰＲＥＩ及びＴＰＲＥ信号発生部３６から出力される
ＴＰＲＥ信号をＯＲ演算してプリチャージ制御信号ＰＲ
Ｅを発生するＯＲゲート３８からなるプリチャージ制御
信号発生部６０を含む。
【０００３】また、従来のシンクロナスＤＲＡＭは、ア
ドレスバッファ部２２から出力されたアドレス信号をラ
ッチしてカラムアドレスラッチ信号ＣＡを発生するカラ
ムアドレスラッチ部３０と、カラムアドレスラッチ部３
０から出力されたカラムアドレスラッチ信号ＣＡをデコ
ーディングしてメモリセルアレイ部５０のビットライン
を選択するカラムデコーダ部４０と、アドレスバッファ
部２２から出力されたアドレス信号を受信してローアド
レスラッチ信号ＲＡを発生するローアドレスラッチ部３
２と、ローアドレスラッチ部３２から出力されたローア
ドレスラッチ信号ＲＡをデコーディングしてメモリセル
アレイ部５０のワードラインを選択するローデコーダ部
４２とからなる。また、従来のシンクロナスＤＲＡＭ
は、メモリセルアレイ部５０にデータを読取り／書込み
しない時に、ＯＲゲート３８から出力されたプリチャー
ジ制御信号ＰＲＥによりメモリセルアレイ部５０のビッ
トライン電位を半電位（１／２Ｖｃｃ）にプリチャージ
及びイコライズさせるプリチャージ／イコライズ部４４
と、メモリセルアレイ部５０にデータを読取り／書込み
しない時には、プリチャージ信号ＰＲＥＩによりビット
ライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及
びイコライズさせ、メモリセルアレイ部５０にデータを
読取り／書込みする時には、ビットラインに載せられた
データを感知増幅するセンスアンプ部４６と、データバ
ッファ部２４を通じて入出力されるデータをセンスアン
プ部４６に連結させてやる入／出力（Ｉ／Ｏ）部４８と
を備える。
ドレスバッファ部２２から出力されたアドレス信号をラ
ッチしてカラムアドレスラッチ信号ＣＡを発生するカラ
ムアドレスラッチ部３０と、カラムアドレスラッチ部３
０から出力されたカラムアドレスラッチ信号ＣＡをデコ
ーディングしてメモリセルアレイ部５０のビットライン
を選択するカラムデコーダ部４０と、アドレスバッファ
部２２から出力されたアドレス信号を受信してローアド
レスラッチ信号ＲＡを発生するローアドレスラッチ部３
２と、ローアドレスラッチ部３２から出力されたローア
ドレスラッチ信号ＲＡをデコーディングしてメモリセル
アレイ部５０のワードラインを選択するローデコーダ部
４２とからなる。また、従来のシンクロナスＤＲＡＭ
は、メモリセルアレイ部５０にデータを読取り／書込み
しない時に、ＯＲゲート３８から出力されたプリチャー
ジ制御信号ＰＲＥによりメモリセルアレイ部５０のビッ
トライン電位を半電位（１／２Ｖｃｃ）にプリチャージ
及びイコライズさせるプリチャージ／イコライズ部４４
と、メモリセルアレイ部５０にデータを読取り／書込み
しない時には、プリチャージ信号ＰＲＥＩによりビット
ライン電位を半電位（１／２Ｖｃｃ）にプリチャージ及
びイコライズさせ、メモリセルアレイ部５０にデータを
読取り／書込みする時には、ビットラインに載せられた
データを感知増幅するセンスアンプ部４６と、データバ
ッファ部２４を通じて入出力されるデータをセンスアン
プ部４６に連結させてやる入／出力（Ｉ／Ｏ）部４８と
を備える。
【０００４】図２は、従来の一般のシンクロナスメモリ
アレイのブロック構成図である。従来のシンクロナスメ
モリアレイは１つのＮＭＯＳトランジスタＮと１つのキ
ャパシタＣｓからなるメモリセル５６と、ビットライン
ＢＬ及びビットラインバー／ＢＬに載せられたデータを
感知増幅するセンスアンプ５３と、カラムデコーダ信号
Ｙ＿ｓｗにより入出力ラインＩＯ及び／ＩＯとビットラ
インＢＬ及び／ＢＬをスイッチングするスイッチ回路部
５１、５２と、ビットラインＢＬ及び／ＢＬをイコライ
ズ信号ＥＱによりイコライジングさせるイコライジング
回路部５４と、ビットラインＢＬ及び／ＢＬを制御信号
ＩＳＯにより分離させる分離回路部５５とを含む。
アレイのブロック構成図である。従来のシンクロナスメ
モリアレイは１つのＮＭＯＳトランジスタＮと１つのキ
ャパシタＣｓからなるメモリセル５６と、ビットライン
ＢＬ及びビットラインバー／ＢＬに載せられたデータを
感知増幅するセンスアンプ５３と、カラムデコーダ信号
Ｙ＿ｓｗにより入出力ラインＩＯ及び／ＩＯとビットラ
インＢＬ及び／ＢＬをスイッチングするスイッチ回路部
５１、５２と、ビットラインＢＬ及び／ＢＬをイコライ
ズ信号ＥＱによりイコライジングさせるイコライジング
回路部５４と、ビットラインＢＬ及び／ＢＬを制御信号
ＩＳＯにより分離させる分離回路部５５とを含む。
【０００５】図３は、従来技術にかかるシンクロナスメ
モリデバイスのアレイ動作を示す動作タイミング図であ
る。従来のシンクロナスメモリデバイスは外部からのク
ロック信号ＣＬＫに同期されて入力されるコマンド信号
ＣＭＤにより動作が制御される。まず、アクティブコマ
ンドＡＣＴによりメモリアレイがアクセス（ａｃｃｅｓ
ｓ）可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝
‘ハイ’）、ローアドレスにより特定ワードライン（Ｗ
ｏｒｄ Ｌｉｎｅ）が選択され（Ｗｏｒｄ Ｌｉｎｅ＝
電源電圧（Ｖｃｃ）〜高電圧（Ｖｐｐ））、ワードライ
ンの選択によりメモリセルのデータが電荷共有（ｃｈａ
ｒｇｅ ｓｈａｒｉｎｇ）によりビットラインＢＬ及び
ビットラインバー／ＢＬに伝達される。その際、ビット
ラインＢＬ及びビットラインバー／ＢＬにはメモリセル
とビットラインのキャパシタンス比率（ｒａｔｉｏ）に
より小さい電位差が生じることになり、センスアンプの
動作（ＳＡＥＮ＝‘ハイ’）により希望する動作電位に
センシングされる。
モリデバイスのアレイ動作を示す動作タイミング図であ
る。従来のシンクロナスメモリデバイスは外部からのク
ロック信号ＣＬＫに同期されて入力されるコマンド信号
ＣＭＤにより動作が制御される。まず、アクティブコマ
ンドＡＣＴによりメモリアレイがアクセス（ａｃｃｅｓ
ｓ）可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ＝
‘ハイ’）、ローアドレスにより特定ワードライン（Ｗ
ｏｒｄ Ｌｉｎｅ）が選択され（Ｗｏｒｄ Ｌｉｎｅ＝
電源電圧（Ｖｃｃ）〜高電圧（Ｖｐｐ））、ワードライ
ンの選択によりメモリセルのデータが電荷共有（ｃｈａ
ｒｇｅ ｓｈａｒｉｎｇ）によりビットラインＢＬ及び
ビットラインバー／ＢＬに伝達される。その際、ビット
ラインＢＬ及びビットラインバー／ＢＬにはメモリセル
とビットラインのキャパシタンス比率（ｒａｔｉｏ）に
より小さい電位差が生じることになり、センスアンプの
動作（ＳＡＥＮ＝‘ハイ’）により希望する動作電位に
センシングされる。
【０００６】次に、外部からカラムコマンド信号Ｒ（Ｒ
ＥＡＤ）、または、Ｗ（ＷＲＩＴＥ）が入力されると、
データバッファ部２４、センスアンプ部４６及びＩ／Ｏ
部４８の動作によりＤＱピンを通してメモリデバイスの
外部とのデータの入／出力が可能になる。その際、続く
カラムコマンドが書込みコマンドＷで、入力されたデー
タがメモリアレイに貯蔵されたデータと異なると、ビッ
トラインＢＬ、ビットラインバー／ＢＬ及びメモリセル
ＣＥＬＬは図３に破線で示されたような動作でメモリセ
ルのデータを更新する。その際、メモリセルＣＥＬＬの
データの変化は、ビットラインＢＬ及びビットラインバ
ー／ＢＬに比べて相対的に遅く更新されるが、これはメ
モリデバイスの集積度の増加によりメモリセルのトラン
ジスタ及びコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌ
ｅ）のような寄生抵抗成分によりデータ更新が遅延され
るためである。書込み及び読取り動作でのカラム動作後
には、メモリセルのデータ貯蔵状態を正常に維持させ、
別のローアクセス（ｒｏｗ Ａｃｃｅｓｓ）が遂行でき
るようにするため、プリチャージ制御信号（ｐｒｅｃｈ
ａｒｇｅ：ＰＲＥ）が続くことになる。プリチャージ制
御信号ＰＲＥが入力されるとメモリセルのデータを維持
させて、ワードライン（Ｗｏｒｄ Ｌｉｎｅ）、センス
アンプイネーブル信号ＳＡＥＮ、ビットラインＢＬ及び
ビットラインバー／ＢＬ等が順次ディスエーブル（ｄｉ
ｓａｂｌｅ）され、メモリデバイスが次のローアクセス
を遂行することができる状態になる。以上のように、従
来のシンクロナスメモリデバイスの動作は、外部クロッ
ク信号ＣＬＫに同期されたコマンドＣＭＤ入力によりな
される。
ＥＡＤ）、または、Ｗ（ＷＲＩＴＥ）が入力されると、
データバッファ部２４、センスアンプ部４６及びＩ／Ｏ
部４８の動作によりＤＱピンを通してメモリデバイスの
外部とのデータの入／出力が可能になる。その際、続く
カラムコマンドが書込みコマンドＷで、入力されたデー
タがメモリアレイに貯蔵されたデータと異なると、ビッ
トラインＢＬ、ビットラインバー／ＢＬ及びメモリセル
ＣＥＬＬは図３に破線で示されたような動作でメモリセ
ルのデータを更新する。その際、メモリセルＣＥＬＬの
データの変化は、ビットラインＢＬ及びビットラインバ
ー／ＢＬに比べて相対的に遅く更新されるが、これはメ
モリデバイスの集積度の増加によりメモリセルのトラン
ジスタ及びコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌ
ｅ）のような寄生抵抗成分によりデータ更新が遅延され
るためである。書込み及び読取り動作でのカラム動作後
には、メモリセルのデータ貯蔵状態を正常に維持させ、
別のローアクセス（ｒｏｗ Ａｃｃｅｓｓ）が遂行でき
るようにするため、プリチャージ制御信号（ｐｒｅｃｈ
ａｒｇｅ：ＰＲＥ）が続くことになる。プリチャージ制
御信号ＰＲＥが入力されるとメモリセルのデータを維持
させて、ワードライン（Ｗｏｒｄ Ｌｉｎｅ）、センス
アンプイネーブル信号ＳＡＥＮ、ビットラインＢＬ及び
ビットラインバー／ＢＬ等が順次ディスエーブル（ｄｉ
ｓａｂｌｅ）され、メモリデバイスが次のローアクセス
を遂行することができる状態になる。以上のように、従
来のシンクロナスメモリデバイスの動作は、外部クロッ
ク信号ＣＬＫに同期されたコマンドＣＭＤ入力によりな
される。
【０００７】図４は、従来技術にかかるシンクロナスメ
モリデバイスの書込み動作タイミング図である。クロッ
ク信号ＣＬＫのライジング区間に同期されてアクティブ
コマンド信号ＡＣＴが入力されると、メモリアレイはア
クセス可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ
＝‘ハイ’）。その後、メモリアレイのアクティブ状態
（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）において、書込
みコマンド信号ＷＴが入力されるとＤＱピンを通じて書
込みデータを入力して、メモリアレイに貯蔵する一連の
動作を遂行する。その後、プリチャージ制御信号ＰＲＥ
が入力されると‘ハイ’レベルにアクティブされたメモ
リアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔ
ｅ）は‘ロー’レベルにディスエーブルされる。このよ
うに、従来のシンクロナスメモリデバイスは書込み動作
時、アクティブコマンド信号ＡＣＴによりメモリアレイ
のアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）が
‘ハイ’ レベルにセットされ、プリチャージ制御信号
ＰＲＥにより‘ロー’レベルにリセットされる。
モリデバイスの書込み動作タイミング図である。クロッ
ク信号ＣＬＫのライジング区間に同期されてアクティブ
コマンド信号ＡＣＴが入力されると、メモリアレイはア
クセス可能な状態に制御され（ＡＣＴＶＥ＿ｓｔａｔｅ
＝‘ハイ’）。その後、メモリアレイのアクティブ状態
（ＡＣＴＶＥ＿ｓｔａｔｅ＝‘ハイ’）において、書込
みコマンド信号ＷＴが入力されるとＤＱピンを通じて書
込みデータを入力して、メモリアレイに貯蔵する一連の
動作を遂行する。その後、プリチャージ制御信号ＰＲＥ
が入力されると‘ハイ’レベルにアクティブされたメモ
リアレイのアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔ
ｅ）は‘ロー’レベルにディスエーブルされる。このよ
うに、従来のシンクロナスメモリデバイスは書込み動作
時、アクティブコマンド信号ＡＣＴによりメモリアレイ
のアクティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）が
‘ハイ’ レベルにセットされ、プリチャージ制御信号
ＰＲＥにより‘ロー’レベルにリセットされる。
【０００８】図５は、従来技術にかかるシンクロナスメ
モリデバイスのプリチャージ制御信号発生部の回路図で
ある。従来のプリチャージ制御信号発生部６０は、コマ
ンドデコーダ部２６から出力された書込み信号Ｗと、テ
ストモード検出部３４から出力されるテスト信号ＴＥＳ
Ｔ及びコマンドバッファ部２０から出力される書込みイ
ネーブル信号／ＷＥＩを入力してテストモード（ＴＥＳ
Ｔ ｍｏｄｅ）状態を制御する制御部３６２と、制御部
３６２の出力信号をラッチするＲＳフリップフローップ
３６４と、ＲＳフリップフロップ３６４から出力される
信号ＦＦＯＵＴの立ち下がりエッジ（ｆａｌｌｉｎｇ
ｅｄｇｅ）を検出してショートパルス（ｓｈｏｒｔ ｐ
ｕｌｓｅ）を発生し、テストモードプリチャージ制御信
号ＴＰＲＥを発生するパルス発生部３６６と、パルス発
生部３６６から出力されたテストモードプリチャージ制
御信号ＴＰＲＥとコマンドデコーダ部２６から出力され
たノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）のプリチ
ャージ制御信号ＰＲＥをＯＲ演算してプリチャージ制御
信号ＰＲＥを発生するＯＲゲート３８からなる。
モリデバイスのプリチャージ制御信号発生部の回路図で
ある。従来のプリチャージ制御信号発生部６０は、コマ
ンドデコーダ部２６から出力された書込み信号Ｗと、テ
ストモード検出部３４から出力されるテスト信号ＴＥＳ
Ｔ及びコマンドバッファ部２０から出力される書込みイ
ネーブル信号／ＷＥＩを入力してテストモード（ＴＥＳ
Ｔ ｍｏｄｅ）状態を制御する制御部３６２と、制御部
３６２の出力信号をラッチするＲＳフリップフローップ
３６４と、ＲＳフリップフロップ３６４から出力される
信号ＦＦＯＵＴの立ち下がりエッジ（ｆａｌｌｉｎｇ
ｅｄｇｅ）を検出してショートパルス（ｓｈｏｒｔ ｐ
ｕｌｓｅ）を発生し、テストモードプリチャージ制御信
号ＴＰＲＥを発生するパルス発生部３６６と、パルス発
生部３６６から出力されたテストモードプリチャージ制
御信号ＴＰＲＥとコマンドデコーダ部２６から出力され
たノーマルモード（ｎｏｒｍａｌ ｍｏｄｅ）のプリチ
ャージ制御信号ＰＲＥをＯＲ演算してプリチャージ制御
信号ＰＲＥを発生するＯＲゲート３８からなる。
【０００９】制御部３６２は、コマンドデコーダ部２６
から出力された書込み信号Ｗを受信して反転された信号
を出力するインバータ３６８と、テストモード検出部３
４から出力されるテスト信号ＴＥＳＴを受信して、反転
された信号を出力するインバータ３６７と、インバータ
３６７及び３６８から出力される信号をＯＲ演算するＯ
Ｒゲート３６９と、インバータ３６７から出力される信
号とコマンドバッファ部２０から出力される書込みイネ
ーブル信号／ＷＥＩをＮＯＲ演算するＮＯＲゲート３７
０からなる。
から出力された書込み信号Ｗを受信して反転された信号
を出力するインバータ３６８と、テストモード検出部３
４から出力されるテスト信号ＴＥＳＴを受信して、反転
された信号を出力するインバータ３６７と、インバータ
３６７及び３６８から出力される信号をＯＲ演算するＯ
Ｒゲート３６９と、インバータ３６７から出力される信
号とコマンドバッファ部２０から出力される書込みイネ
ーブル信号／ＷＥＩをＮＯＲ演算するＮＯＲゲート３７
０からなる。
【００１０】ＲＳフリップフローップ３６４は、ＯＲゲ
ート３６９の出力信号をリセット（Ｒｅｓｅｔ）信号と
して受信するＮＡＮＤゲート３７１と、ＮＯＲゲート３
７０の出力信号をセット（Ｓｅｔ）信号として受信する
ＮＡＮＤゲート３７２からなる。また、ＮＡＮＤゲート
３７１の出力段は、ＮＡＮＤゲート３７２の入力段に、
ＮＡＮＤゲート３７２の出力段はＮＡＮＤゲート３７１
の出力段に各々連結されている。パルス発生部３６６
は、ＲＳフリップフローップ部３６４の出力信号ＦＦＯ
ＵＴを一定時間遅延させるディレイ３７３と、ディレイ
３７３の出力信号を受信するインバータ３７４と、ＲＳ
フリップフローップ部３６４の出力信号ＦＦＯＵＴとイ
ンバータ３７４から出力される信号をＮＯＲ演算しテス
トモードプリチャージ制御信号ＴＰＲＥを発生するＮＯ
Ｒゲート３７５からなる。
ート３６９の出力信号をリセット（Ｒｅｓｅｔ）信号と
して受信するＮＡＮＤゲート３７１と、ＮＯＲゲート３
７０の出力信号をセット（Ｓｅｔ）信号として受信する
ＮＡＮＤゲート３７２からなる。また、ＮＡＮＤゲート
３７１の出力段は、ＮＡＮＤゲート３７２の入力段に、
ＮＡＮＤゲート３７２の出力段はＮＡＮＤゲート３７１
の出力段に各々連結されている。パルス発生部３６６
は、ＲＳフリップフローップ部３６４の出力信号ＦＦＯ
ＵＴを一定時間遅延させるディレイ３７３と、ディレイ
３７３の出力信号を受信するインバータ３７４と、ＲＳ
フリップフローップ部３６４の出力信号ＦＦＯＵＴとイ
ンバータ３７４から出力される信号をＮＯＲ演算しテス
トモードプリチャージ制御信号ＴＰＲＥを発生するＮＯ
Ｒゲート３７５からなる。
【００１１】上記構成による従来のプリチャージ制御信
号発生部の動作を図６に示された動作タイミング図を参
照しながら説明する。テストモードセッティング（ＴＥ
ＳＴ ｍｏｄｅ ｓｅｔｔｉｎｇ）によりテストモード
検出部３４の出力が‘ハイ’レベルの状態で書込みコマ
ンドＷＴが入力されると、クロックＣＬＫの立ち上がり
エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）から書込み信号Ｗが
‘ハイ’レベルのショートパルスを発生する。書込み信
号Ｗは、ＲＳフリップフローップ部３６４をリセットさ
せて出力信号ＦＦＯＵＴを‘ハイ’レベルに保持させ
る。その後、書込みイネーブル信号／ＷＥＩが‘ハイ’
レベルに遷移されると、ＲＳフリップフローップ部３６
４の出力信号ＦＦＯＵＴは‘ロー’レベルに遷移され
る。そして、パルス発生部３６６によりテストモードプ
リチャージ信号ＴＰＲＥが‘ハイ’レベルのショートパ
ルスとなり、コマンドデコーダ部２６から出力されたプ
リチャージ制御信号ＰＲＥも‘ハイ’レベルのショート
パルスとなる。従って、従来のプリチャージ制御信号発
生部６０は、プリチャージ制御信号ＰＲＥによりクロッ
ク信号ＣＬＫの立ち上がりエッジに同期されたプリチャ
ージ信号とテストモードプリチャージ制御信号ＴＰＲＥ
によりクロック信号ＣＬＫに非同期されたプリチャージ
信号ＰＲＥを各々発生する。
号発生部の動作を図６に示された動作タイミング図を参
照しながら説明する。テストモードセッティング（ＴＥ
ＳＴ ｍｏｄｅ ｓｅｔｔｉｎｇ）によりテストモード
検出部３４の出力が‘ハイ’レベルの状態で書込みコマ
ンドＷＴが入力されると、クロックＣＬＫの立ち上がり
エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）から書込み信号Ｗが
‘ハイ’レベルのショートパルスを発生する。書込み信
号Ｗは、ＲＳフリップフローップ部３６４をリセットさ
せて出力信号ＦＦＯＵＴを‘ハイ’レベルに保持させ
る。その後、書込みイネーブル信号／ＷＥＩが‘ハイ’
レベルに遷移されると、ＲＳフリップフローップ部３６
４の出力信号ＦＦＯＵＴは‘ロー’レベルに遷移され
る。そして、パルス発生部３６６によりテストモードプ
リチャージ信号ＴＰＲＥが‘ハイ’レベルのショートパ
ルスとなり、コマンドデコーダ部２６から出力されたプ
リチャージ制御信号ＰＲＥも‘ハイ’レベルのショート
パルスとなる。従って、従来のプリチャージ制御信号発
生部６０は、プリチャージ制御信号ＰＲＥによりクロッ
ク信号ＣＬＫの立ち上がりエッジに同期されたプリチャ
ージ信号とテストモードプリチャージ制御信号ＴＰＲＥ
によりクロック信号ＣＬＫに非同期されたプリチャージ
信号ＰＲＥを各々発生する。
【００１２】
【発明が解決しようとする課題】しかし、上記の構成を
有する従来のシンクロナスメモリデバイスにおいては、
プリチャージ制御信号発生部が書込みコマンドＷＴ以後
にテストモードのため、プリチャージ制御信号ＰＲＥを
発生させなければならない場合、少なくとも書込みコマ
ンドＷＴのホールド時間（ｈｏｌｄ ｔｉｍｅ）が経過
した以後でなければ不可能であった（図６参照）。この
ように、コマンド信号によりプリチャージ制御信号ＰＲ
Ｅを発生させる従来のシンクロナスメモリデバイスは、
メモリデバイスの動作速度より低い周波数を有するテス
ターを使用してテスト動作をするか、テスト動作に対す
るクロック信号の周期より以上にコマンド間の間隔をよ
り早くするか、逆転されるように制御しなければならな
い場合、コマンドのホールド時間のため、コマンド間の
間隔を調整することができないので、テストが可能でな
い場合がでるという問題点があった。また、従来のシン
クロナスメモリデバイスは、コマンド毎にアクティブ回
路及び書込み／読取り回路が全て必要であるので、付加
的なレイアウト面積が必要であるという問題点があっ
た。
有する従来のシンクロナスメモリデバイスにおいては、
プリチャージ制御信号発生部が書込みコマンドＷＴ以後
にテストモードのため、プリチャージ制御信号ＰＲＥを
発生させなければならない場合、少なくとも書込みコマ
ンドＷＴのホールド時間（ｈｏｌｄ ｔｉｍｅ）が経過
した以後でなければ不可能であった（図６参照）。この
ように、コマンド信号によりプリチャージ制御信号ＰＲ
Ｅを発生させる従来のシンクロナスメモリデバイスは、
メモリデバイスの動作速度より低い周波数を有するテス
ターを使用してテスト動作をするか、テスト動作に対す
るクロック信号の周期より以上にコマンド間の間隔をよ
り早くするか、逆転されるように制御しなければならな
い場合、コマンドのホールド時間のため、コマンド間の
間隔を調整することができないので、テストが可能でな
い場合がでるという問題点があった。また、従来のシン
クロナスメモリデバイスは、コマンド毎にアクティブ回
路及び書込み／読取り回路が全て必要であるので、付加
的なレイアウト面積が必要であるという問題点があっ
た。
【００１３】そこで、本発明は、上記従来のシンクロナ
スメモリデバイスにおける問題点を解決するために案出
したもので、メモリテスタ装備の性能に制限されないで
必要なテスト動作を行うことができる非同期のプリチャ
ージ機能を有するプリチャージ制御信号生成回路及びこ
れを用いた半導体メモリ装置を提供することを目的とす
る。
スメモリデバイスにおける問題点を解決するために案出
したもので、メモリテスタ装備の性能に制限されないで
必要なテスト動作を行うことができる非同期のプリチャ
ージ機能を有するプリチャージ制御信号生成回路及びこ
れを用いた半導体メモリ装置を提供することを目的とす
る。
【００１４】本発明の他の目的は、読取り（ＲＥＡＤ）
や書込み（ＷＲＩＴＥ）コマンドの入力以後にテストモ
ードのため、プリチャージ制御信号ＰＲＥを発生させな
ければならない場合、クロック信号ＣＬＫに同期されな
いクロックイネーブル信号ＣＫＥやチップセレクタバー
信号／ＣＳ等を用いて外部から入力されたクロック信号
に非同期されたプリチャージ制御信号ＰＲＥを発生させ
ることにより、コマンドとコマンドとの間の間隔をクロ
ック信号の周期に係わりなく入力させることができる非
同期のプリチャージ機能を有するプリチャージ制御信号
生成回路及びこれを用いた半導体メモリ装置を提供する
ことにある。本発明のさらに他の目的は、クロック信号
に非同期されたプリチャージ制御信号ＰＲＥを発生させ
ることにより、コマンド毎に必要であった回路の構成を
省くすることができ、レイアウト面積を低減した非同期
のプリチャージ機能を有するプリチャージ制御信号生成
回路及びこれを用いた半導体メモリ装置を提供すること
にある。
や書込み（ＷＲＩＴＥ）コマンドの入力以後にテストモ
ードのため、プリチャージ制御信号ＰＲＥを発生させな
ければならない場合、クロック信号ＣＬＫに同期されな
いクロックイネーブル信号ＣＫＥやチップセレクタバー
信号／ＣＳ等を用いて外部から入力されたクロック信号
に非同期されたプリチャージ制御信号ＰＲＥを発生させ
ることにより、コマンドとコマンドとの間の間隔をクロ
ック信号の周期に係わりなく入力させることができる非
同期のプリチャージ機能を有するプリチャージ制御信号
生成回路及びこれを用いた半導体メモリ装置を提供する
ことにある。本発明のさらに他の目的は、クロック信号
に非同期されたプリチャージ制御信号ＰＲＥを発生させ
ることにより、コマンド毎に必要であった回路の構成を
省くすることができ、レイアウト面積を低減した非同期
のプリチャージ機能を有するプリチャージ制御信号生成
回路及びこれを用いた半導体メモリ装置を提供すること
にある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体メモリ装置は、通常モ
ードとテストモードとを有する半導体メモリ装置におい
て、データを貯蔵するメモリセルアレイと、テストモー
ドにおいて、前記半導体メモリ装置の内部でハイレベ
ル、または、ローレベルに保持されても前記メモリセル
アレイに貯蔵されたデータに対するアクセスに影響しな
い所定の制御信号を用いて、テストモードでのプリチャ
ージ制御信号を生成するプリチャージ制御信号生成回路
とを備えることを特徴とする。
になされた、本発明による半導体メモリ装置は、通常モ
ードとテストモードとを有する半導体メモリ装置におい
て、データを貯蔵するメモリセルアレイと、テストモー
ドにおいて、前記半導体メモリ装置の内部でハイレベ
ル、または、ローレベルに保持されても前記メモリセル
アレイに貯蔵されたデータに対するアクセスに影響しな
い所定の制御信号を用いて、テストモードでのプリチャ
ージ制御信号を生成するプリチャージ制御信号生成回路
とを備えることを特徴とする。
【００１６】また、上記目的を達成するためになされ
た、本発明によるプリチャージ制御信号生成回路は、通
常モードとテストモードとを有する半導体メモリ装置の
プリチャージ制御信号生成回路において、テストモード
において、メモリセルデータに対するアクセスに影響し
ない所定の制御信号を受信し、テストモードでは、ハイ
またはローレベルに固定された信号を出力し、通常モー
ドでは、前記所定の制御信号と同一状態の信号を出力す
る内部制御信号生成部と、通常モードで命令語の入力か
ら該当プリチャージ制御信号がセッティングされるのに
かかる時間の分だけ、テストモードで前記所定の制御信
号を遅延させる遅延部と、通常モードのプリチャージ制
御信号と前記遅延部の出力信号とを論理和する論理ゲー
トを備えることを特徴とする。
た、本発明によるプリチャージ制御信号生成回路は、通
常モードとテストモードとを有する半導体メモリ装置の
プリチャージ制御信号生成回路において、テストモード
において、メモリセルデータに対するアクセスに影響し
ない所定の制御信号を受信し、テストモードでは、ハイ
またはローレベルに固定された信号を出力し、通常モー
ドでは、前記所定の制御信号と同一状態の信号を出力す
る内部制御信号生成部と、通常モードで命令語の入力か
ら該当プリチャージ制御信号がセッティングされるのに
かかる時間の分だけ、テストモードで前記所定の制御信
号を遅延させる遅延部と、通常モードのプリチャージ制
御信号と前記遅延部の出力信号とを論理和する論理ゲー
トを備えることを特徴とする。
【００１７】また、上記目的を達成するためになされ
た、本発明による同期式の半導体メモリ装置は、同期式
（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置において、多数
のデータを貯蔵する多数のメモリセルからなるメモリセ
ルアレイ部と、クロック信号及びクロックイネーブル信
号を外部から受信して内部クロック信号及び内部クロッ
クイネーブル信号を発生するクロック信号／クロックイ
ネーブル信号バッファ部と、チップセレクタバー信号、
ラスバー信号、カスバー信号、ライトバー信号等の外部
コマンドを受信するコマンドバッファ部と、外部アドレ
スを受信するアドレスバッファ部と、データ信号を入／
出力するデータ入／出力バッファ部と、前記アドレスバ
ッファ部から出力されたアドレス信号と、前記クロック
信号／クロックイネーブル信号バッファ部から出力され
た内部クロック信号と、前記コマンドバッファ部の出力
信号、及びプリチャージ制御信号発生部から出力された
内部クロックイネーブル信号を受信し、各種内部動作を
制御する制御信号を発生させるコマンド及びステート部
と、前記アドレスバッファ部から出力されたアドレス信
号及び前記コマンド及びステート部から出力されたモー
ド選択信号を受信して動作モードを制御するための制御
信号を出力するモードレジスタ部と、前記アドレスバッ
ファ部から出力されたアドレス信号に従い、前記メモリ
セルアレイ部の所定の位置にアクセスし、読取り／書込
み動作を制御するロー／カラムアドレス制御／デコーデ
ィング回路部と、前記コマンド及びステート部の出力信
号により、読取り／書込み動作の際、データの入／出力
動作を制御する入／出力データプロセッシング回路部
と、前記コマンド及びステート部から出力された内部プ
リチャージ制御信号と前記クロック信号／クロックイネ
ーブル信号バッファ部から出力された内部クロックイネ
ーブル信号及び前記モードレジスタ部から出力されたテ
ストモード信号を入力して前記内部クロックイネーブル
信号及びプリチャージ制御信号を発生させる非同期のプ
リチャージ制御信号発生部を備えることを特徴とする。
た、本発明による同期式の半導体メモリ装置は、同期式
（ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置において、多数
のデータを貯蔵する多数のメモリセルからなるメモリセ
ルアレイ部と、クロック信号及びクロックイネーブル信
号を外部から受信して内部クロック信号及び内部クロッ
クイネーブル信号を発生するクロック信号／クロックイ
ネーブル信号バッファ部と、チップセレクタバー信号、
ラスバー信号、カスバー信号、ライトバー信号等の外部
コマンドを受信するコマンドバッファ部と、外部アドレ
スを受信するアドレスバッファ部と、データ信号を入／
出力するデータ入／出力バッファ部と、前記アドレスバ
ッファ部から出力されたアドレス信号と、前記クロック
信号／クロックイネーブル信号バッファ部から出力され
た内部クロック信号と、前記コマンドバッファ部の出力
信号、及びプリチャージ制御信号発生部から出力された
内部クロックイネーブル信号を受信し、各種内部動作を
制御する制御信号を発生させるコマンド及びステート部
と、前記アドレスバッファ部から出力されたアドレス信
号及び前記コマンド及びステート部から出力されたモー
ド選択信号を受信して動作モードを制御するための制御
信号を出力するモードレジスタ部と、前記アドレスバッ
ファ部から出力されたアドレス信号に従い、前記メモリ
セルアレイ部の所定の位置にアクセスし、読取り／書込
み動作を制御するロー／カラムアドレス制御／デコーデ
ィング回路部と、前記コマンド及びステート部の出力信
号により、読取り／書込み動作の際、データの入／出力
動作を制御する入／出力データプロセッシング回路部
と、前記コマンド及びステート部から出力された内部プ
リチャージ制御信号と前記クロック信号／クロックイネ
ーブル信号バッファ部から出力された内部クロックイネ
ーブル信号及び前記モードレジスタ部から出力されたテ
ストモード信号を入力して前記内部クロックイネーブル
信号及びプリチャージ制御信号を発生させる非同期のプ
リチャージ制御信号発生部を備えることを特徴とする。
【００１８】
【発明の実施の形態】次に、本発明にかかるプリチャー
ジ制御信号生成回路及びこれを用いた半導体メモリ装置
の実施の形態の具体例を図面を参照しながら説明する。
図７は、本発明にかかる第１の実施例による同期式の半
導体メモリ装置のブロック構成図である。図７に示すよ
うに、本発明にかかる第１の実施例による同期式の半導
体メモリ装置は、外部からクロック信号ＣＬＫ及びクロ
ックイネーブル信号ＣＫＥを受信してバッファリングし
た後、内部クロック信号ｉＣＬＫ及び内部クロックイネ
ーブル信号ｉＣＫＥを発生させるＣＬＫ／ＣＫＥバッフ
ァ部１３０と、チップセレクタバー信号／ＣＳ、ラスバ
ー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信
号／ＷＥ等の外部コマンドを受信するコマンドバッファ
部１２６と、外部アドレスＡ０〜Ａｉを受信するアドレ
スバッファ部１２２と、データ信号ＤＱ０〜ＤＱｊを入
／出力するデータ入／出力バッファ部１２０とを備え
る。
ジ制御信号生成回路及びこれを用いた半導体メモリ装置
の実施の形態の具体例を図面を参照しながら説明する。
図７は、本発明にかかる第１の実施例による同期式の半
導体メモリ装置のブロック構成図である。図７に示すよ
うに、本発明にかかる第１の実施例による同期式の半導
体メモリ装置は、外部からクロック信号ＣＬＫ及びクロ
ックイネーブル信号ＣＫＥを受信してバッファリングし
た後、内部クロック信号ｉＣＬＫ及び内部クロックイネ
ーブル信号ｉＣＫＥを発生させるＣＬＫ／ＣＫＥバッフ
ァ部１３０と、チップセレクタバー信号／ＣＳ、ラスバ
ー信号／ＲＡＳ、カスバー信号／ＣＡＳ、ライトバー信
号／ＷＥ等の外部コマンドを受信するコマンドバッファ
部１２６と、外部アドレスＡ０〜Ａｉを受信するアドレ
スバッファ部１２２と、データ信号ＤＱ０〜ＤＱｊを入
／出力するデータ入／出力バッファ部１２０とを備え
る。
【００１９】また、本発明にかかる第１の実施例による
同期式の半導体メモリ装置は、アドレスコマンドバッフ
ァ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫ
Ｅバッファ部１３０から出力された内部クロック信号ｉ
ＣＬＫとコマンドバッファ部１２６の出力信号及びプリ
チャージ制御信号発生部１４０から出力された内部クロ
ックイネーブル信号ｉＣＫＥｎとを受信して各種内部動
作を制御する信号を発生させるコマンド及びステート部
１２８と、アドレスバッファ部１２２の出力信号及びコ
マンド及びステート部１２８から出力されたモード選択
信号ＭＳを受信して動作モードを制御するための制御信
号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１
２４と、コマンド及びステート部１２８から出力された
内部プリチャージ信号ｉＰＲＥとＣＬＫ／ＣＫＥバッフ
ァ部１３０から出力された内部クロックイネーブル信号
ｉＣＫＥ及びモードレジスタ部１２４から出力されるテ
ストモード信号ＴＥＳＴとを受信してプリチャージ制御
信号ＰＲＥ及び内部クロックイネーブル信号ｉＣＫＥｎ
を発生させる非同期のプリチャージ制御信号発生部１４
０を含む。
同期式の半導体メモリ装置は、アドレスコマンドバッフ
ァ部１２２から出力されたアドレス信号とＣＬＫ／ＣＫ
Ｅバッファ部１３０から出力された内部クロック信号ｉ
ＣＬＫとコマンドバッファ部１２６の出力信号及びプリ
チャージ制御信号発生部１４０から出力された内部クロ
ックイネーブル信号ｉＣＫＥｎとを受信して各種内部動
作を制御する信号を発生させるコマンド及びステート部
１２８と、アドレスバッファ部１２２の出力信号及びコ
マンド及びステート部１２８から出力されたモード選択
信号ＭＳを受信して動作モードを制御するための制御信
号ＣＬ、ＢＬ、ＴＥＳＴを出力するモードレジスタ部１
２４と、コマンド及びステート部１２８から出力された
内部プリチャージ信号ｉＰＲＥとＣＬＫ／ＣＫＥバッフ
ァ部１３０から出力された内部クロックイネーブル信号
ｉＣＫＥ及びモードレジスタ部１２４から出力されるテ
ストモード信号ＴＥＳＴとを受信してプリチャージ制御
信号ＰＲＥ及び内部クロックイネーブル信号ｉＣＫＥｎ
を発生させる非同期のプリチャージ制御信号発生部１４
０を含む。
【００２０】また、本発明にかかる第１の実施例による
同期式の半導体メモリ装置は、データを貯蔵する多数の
メモリセルからなるメモリセルアレイ部１００と、メモ
リセルアレイ部１００の特定位置にアクセスして読取り
（Ｒｅａｄ）／書込み（Ｗｒｉｔｅ）が可能であるよう
に制御するロー／カラムアドレス制御及びデコーディン
グ回路部１６０と、読取り／書込みの際、データの入／
出力可能に制御する入／出力データプロセッシング回路
部１７０とを備える。ロー／カラムアドレス制御及びデ
コーディング回路部１６０は、アドレスバッファ部１２
２から出力されたアドレス信号を受信してローアドレス
ラッチ信号を発生するローラッチ部１０６と、ローラッ
チ部１０６から出力されたローアドレスラッチ信号をプ
リデコーディングするロープリデコーダ部１０４と、ロ
ープリデコーダ部１０４の出力信号をデコーディングし
てメモリセルアレイ部１００のワードラインを選択する
ローデコーダ部１０２と、アドレスバッファ部１２２か
ら出力されたカラムアドレス信号を受信してカラムアド
レス信号をラッチさせて発生するカラムラッチ部１１０
と、カラムラッチ部１１０から出力されたカラムアドレ
ス信号をプリデコーディングするカラムプリデコーダ部
１０８と、カラムプリデコーダ部１０８の出力信号をデ
コーディングしてメモリセルアレイ部１００のビットラ
インを選択するカラムデコーダ部１１２からなる。
同期式の半導体メモリ装置は、データを貯蔵する多数の
メモリセルからなるメモリセルアレイ部１００と、メモ
リセルアレイ部１００の特定位置にアクセスして読取り
（Ｒｅａｄ）／書込み（Ｗｒｉｔｅ）が可能であるよう
に制御するロー／カラムアドレス制御及びデコーディン
グ回路部１６０と、読取り／書込みの際、データの入／
出力可能に制御する入／出力データプロセッシング回路
部１７０とを備える。ロー／カラムアドレス制御及びデ
コーディング回路部１６０は、アドレスバッファ部１２
２から出力されたアドレス信号を受信してローアドレス
ラッチ信号を発生するローラッチ部１０６と、ローラッ
チ部１０６から出力されたローアドレスラッチ信号をプ
リデコーディングするロープリデコーダ部１０４と、ロ
ープリデコーダ部１０４の出力信号をデコーディングし
てメモリセルアレイ部１００のワードラインを選択する
ローデコーダ部１０２と、アドレスバッファ部１２２か
ら出力されたカラムアドレス信号を受信してカラムアド
レス信号をラッチさせて発生するカラムラッチ部１１０
と、カラムラッチ部１１０から出力されたカラムアドレ
ス信号をプリデコーディングするカラムプリデコーダ部
１０８と、カラムプリデコーダ部１０８の出力信号をデ
コーディングしてメモリセルアレイ部１００のビットラ
インを選択するカラムデコーダ部１１２からなる。
【００２１】入／出力データプロセッシング回路部１７
０は、メモリセルアレイ部１００にアクセスしてデータ
を読取り／書込みする時に、ビットラインに載せられた
データを感知増幅するセンスアンプ部１１４と、センス
アンプ部１１４から出力された読取りデータがデータ入
／出力バッファ部１２０に伝送されることを制御する読
取り制御部１１６と、データ入／出力バッファ部１２０
から出力された書込みデータがセンスアンプ部１１４に
伝送されることを制御する書込み制御部１１８とからな
る。プリチャージ制御信号発生部１４０は、図８に示す
ようにＣＬＫ／ＣＫＥバッファ部１３０から出力された
内部クロックイネーブル信号ｉＣＫＥを一定時間遅延さ
せて出力するディレイチェーン１４２と、モードレジス
タ部１２４から出力されるプリチャージモードを制御す
る信号であるテストモード検出信号ＴＥＳＴとディレイ
チェーン１４２から出力される信号とをＡＮＤ演算して
出力するＡＮＤゲート１４５と、コマンド及びステート
部１２８から出力された内部プリチャージ制御信号ｉＰ
ＲＥとＡＮＤゲート１４５から出力される信号とをＯＲ
演算してプリチャージ制御信号ＰＲＥとして出力するＯ
Ｒゲート１４６と、テストモード検出信号ＴＥＳＴと内
部クロックイネーブル信号ｉＣＫＥとをＯＲ演算して内
部クロックイネーブル信号ｉＣＫＥｎを発生するＯＲゲ
ート１４１とからなる。
０は、メモリセルアレイ部１００にアクセスしてデータ
を読取り／書込みする時に、ビットラインに載せられた
データを感知増幅するセンスアンプ部１１４と、センス
アンプ部１１４から出力された読取りデータがデータ入
／出力バッファ部１２０に伝送されることを制御する読
取り制御部１１６と、データ入／出力バッファ部１２０
から出力された書込みデータがセンスアンプ部１１４に
伝送されることを制御する書込み制御部１１８とからな
る。プリチャージ制御信号発生部１４０は、図８に示す
ようにＣＬＫ／ＣＫＥバッファ部１３０から出力された
内部クロックイネーブル信号ｉＣＫＥを一定時間遅延さ
せて出力するディレイチェーン１４２と、モードレジス
タ部１２４から出力されるプリチャージモードを制御す
る信号であるテストモード検出信号ＴＥＳＴとディレイ
チェーン１４２から出力される信号とをＡＮＤ演算して
出力するＡＮＤゲート１４５と、コマンド及びステート
部１２８から出力された内部プリチャージ制御信号ｉＰ
ＲＥとＡＮＤゲート１４５から出力される信号とをＯＲ
演算してプリチャージ制御信号ＰＲＥとして出力するＯ
Ｒゲート１４６と、テストモード検出信号ＴＥＳＴと内
部クロックイネーブル信号ｉＣＫＥとをＯＲ演算して内
部クロックイネーブル信号ｉＣＫＥｎを発生するＯＲゲ
ート１４１とからなる。
【００２２】図９は、図８に示しているプリチャージ制
御信号発生部１４０を備えた同期式の半導体メモリ装置
のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動
作タイミング図であって、クロック信号ＣＬＫに同期さ
れたアクティブコマンドＡＣＴ、書込みコマンドＷＴ、
プリチャージコマンドＰＲＥの入力とクロック信号ＣＬ
Ｋに同期されないクロックイネーブル信号ＣＫＥの入力
によりセルアレイブローックのアクティブ状態信号（Ａ
ＣＴＶＥ＿ｓｔａｔｅ）がセット／リセットされる状態
を示すものである。図９に示すように、セルアレイブロ
ックがアクティブされることを示すアクティブ状態信号
（ＡＣＴＶＥ＿ｓｔａｔｅ）は、クロックイネーブル信
号ＣＫＥの立ち上がりエッジによりリセットされるの
で、クロックイネーブル信号ＣＫＥの立ち上がりエッジ
の位置によりコマンド間の間隔がマイナス（ｍｉｎｕ
ｓ）の条件でもテスト可能である。そして、テスト動作
時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’
や‘ハイ’レベルに固定されていてもメモリセルデータ
のアクセスには問題がないクロックイネーブル信号ＣＫ
Ｅを用いてプリチャージ制御信号ＰＲＥを発生すること
により、クロックに同期されていない非同期コマンド入
力が可能である。
御信号発生部１４０を備えた同期式の半導体メモリ装置
のテストモードの際、（ＴＥＳＴ＝‘ハイ’）書込み動
作タイミング図であって、クロック信号ＣＬＫに同期さ
れたアクティブコマンドＡＣＴ、書込みコマンドＷＴ、
プリチャージコマンドＰＲＥの入力とクロック信号ＣＬ
Ｋに同期されないクロックイネーブル信号ＣＫＥの入力
によりセルアレイブローックのアクティブ状態信号（Ａ
ＣＴＶＥ＿ｓｔａｔｅ）がセット／リセットされる状態
を示すものである。図９に示すように、セルアレイブロ
ックがアクティブされることを示すアクティブ状態信号
（ＡＣＴＶＥ＿ｓｔａｔｅ）は、クロックイネーブル信
号ＣＫＥの立ち上がりエッジによりリセットされるの
で、クロックイネーブル信号ＣＫＥの立ち上がりエッジ
の位置によりコマンド間の間隔がマイナス（ｍｉｎｕ
ｓ）の条件でもテスト可能である。そして、テスト動作
時、テストモード検出信号ＴＥＳＴが内部的に‘ロー’
や‘ハイ’レベルに固定されていてもメモリセルデータ
のアクセスには問題がないクロックイネーブル信号ＣＫ
Ｅを用いてプリチャージ制御信号ＰＲＥを発生すること
により、クロックに同期されていない非同期コマンド入
力が可能である。
【００２３】また、ディレイチェーン１４２は、通常動
作の時、プリチャージコマンドＰＲＥｉの入力によるプ
リチャージ制御信号ＰＲＥのセッティング（ｓｅｔｔｉ
ｎｇ）とテストモードの際、クロックイネーブル信号Ｃ
ＫＥの非同期入力によるプリチャージ制御信号ＰＲＥ間
の時間差をモデルリング（ｍｏｄｅｌｉｎｇ）すること
ができるので、相互間のテスト結果による補正を容易に
することができる。一方、クロックイネーブル信号ＣＫ
Ｅの立ち上がりエッジを用いるのは通常動作の際、コマ
ンド入力がクロックＣＬＫの立ち上がりエッジで同期さ
れて動作されることをモデルリングしたもので、低性能
テストシステムで信号の立ち上がり／立ち下がり遷移時
間の差が大きい場合を備えたものである。
作の時、プリチャージコマンドＰＲＥｉの入力によるプ
リチャージ制御信号ＰＲＥのセッティング（ｓｅｔｔｉ
ｎｇ）とテストモードの際、クロックイネーブル信号Ｃ
ＫＥの非同期入力によるプリチャージ制御信号ＰＲＥ間
の時間差をモデルリング（ｍｏｄｅｌｉｎｇ）すること
ができるので、相互間のテスト結果による補正を容易に
することができる。一方、クロックイネーブル信号ＣＫ
Ｅの立ち上がりエッジを用いるのは通常動作の際、コマ
ンド入力がクロックＣＬＫの立ち上がりエッジで同期さ
れて動作されることをモデルリングしたもので、低性能
テストシステムで信号の立ち上がり／立ち下がり遷移時
間の差が大きい場合を備えたものである。
【００２４】プリチャージ信号発生部１４０は、テスト
モード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ
＝‘ロー’）には内部クロックイネーブル信号ｉＣＫＥ
ｎはＣＬＫ／ＣＫＥバッファ部１３０から出力された内
部クロックイネーブル信号ｉＣＫＥｎと等化（ｅｑｕａ
ｌｉｚｅ）される。テストモードの場合（ＴＥＳＴ＝
‘ハイ’）には、内部クロックイネーブル信号ｉＣＫＥ
ｎの状態に係わらず内部クロックイネーブル信号ｉＣＫ
Ｅｎが‘ハイ’レベルになる。従って、プリチャージ信
号発生部１４０は、クロック信号ＣＬＫに同期されたプ
リチャージコマンドＰＲＥｉによりプリチャージ制御信
号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫ
と関係ないクロックイネーブル信号ＣＫＥによってもプ
リチャージ制御信号ＰＲＥを発生させることができる。
モード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ
＝‘ロー’）には内部クロックイネーブル信号ｉＣＫＥ
ｎはＣＬＫ／ＣＫＥバッファ部１３０から出力された内
部クロックイネーブル信号ｉＣＫＥｎと等化（ｅｑｕａ
ｌｉｚｅ）される。テストモードの場合（ＴＥＳＴ＝
‘ハイ’）には、内部クロックイネーブル信号ｉＣＫＥ
ｎの状態に係わらず内部クロックイネーブル信号ｉＣＫ
Ｅｎが‘ハイ’レベルになる。従って、プリチャージ信
号発生部１４０は、クロック信号ＣＬＫに同期されたプ
リチャージコマンドＰＲＥｉによりプリチャージ制御信
号ＰＲＥを発生させるのみならず、クロック信号ＣＬＫ
と関係ないクロックイネーブル信号ＣＫＥによってもプ
リチャージ制御信号ＰＲＥを発生させることができる。
【００２５】図１０は、本発明にかかる第２の実施例に
よる同期式の半導体メモリ装置のブロック構成図であっ
て、図７と比較して同一の機能を有するものは同一の符
号を使用する。図１０に示すように、本発明にかかる第
２の実施例による同期式の半導体メモリ装置は、外部か
らクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫ
Ｅを受信してバッファリングした後、内部クロック信号
ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発
生するＣＬＫ／ＣＫＥバッファ部１３０と、チップセレ
クタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー
信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンド
を受信するコマンドバッファ部１２６と、外部アドレス
Ａ０〜Ａｉを受信するアドレスバッファ部１２２と、デ
ータ信号ＤＱ０〜ＤＱｊを入／出力するデータ入／出力
バッファ部１２０とを備える。
よる同期式の半導体メモリ装置のブロック構成図であっ
て、図７と比較して同一の機能を有するものは同一の符
号を使用する。図１０に示すように、本発明にかかる第
２の実施例による同期式の半導体メモリ装置は、外部か
らクロック信号ＣＬＫ及びクロックイネーブル信号ＣＫ
Ｅを受信してバッファリングした後、内部クロック信号
ｉＣＬＫ及び内部クロックイネーブル信号ｉＣＫＥを発
生するＣＬＫ／ＣＫＥバッファ部１３０と、チップセレ
クタバー信号／ＣＳ、ラスバー信号／ＲＡＳ、カスバー
信号／ＣＡＳ、ライトバー信号／ＷＥ等の外部コマンド
を受信するコマンドバッファ部１２６と、外部アドレス
Ａ０〜Ａｉを受信するアドレスバッファ部１２２と、デ
ータ信号ＤＱ０〜ＤＱｊを入／出力するデータ入／出力
バッファ部１２０とを備える。
【００２６】また、本発明にかかる第２の実施例による
同期式の半導体メモリ装置は、アドレスバッファ部１２
２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッフ
ァ部１３０から出力された内部クロック信号ｉＣＬＫと
コマンドバッファ部１２６の出力信号及びプリチャージ
制御信号発生部２４０から出力された内部チップセレク
タバー信号／ｉＣＳｎを受信して各種内部動作を制御す
る信号を発生させるコマンド及びステート部２２８と、
アドレスバッファ部１２２の出力信号及びコマンド及び
ステート部２２８から出力されたモード選択信号ＭＳを
受信して動作モードを制御するための制御信号ＣＬ、Ｂ
Ｌ、ＴＥＳＴを出力するモードレジスタ部１２４と、コ
マンド及びステート部２２８から出力された内部プリチ
ャージ信号ｉＰＲＥとコマンドバッファ部１２６から出
力された内部チップセレクタバー信号／ｉＣＳ及びモー
ドレジスタ部１２４から出力されるテストモード信号Ｔ
ＥＳＴを受信してプリチャージ制御信号ＰＲＥ及び内部
チップセレクタバー信号／ｉＣＳｎを発生させる非同期
のプリチャージ制御信号発生部２４０を含む。
同期式の半導体メモリ装置は、アドレスバッファ部１２
２から出力されたアドレス信号とＣＬＫ／ＣＫＥバッフ
ァ部１３０から出力された内部クロック信号ｉＣＬＫと
コマンドバッファ部１２６の出力信号及びプリチャージ
制御信号発生部２４０から出力された内部チップセレク
タバー信号／ｉＣＳｎを受信して各種内部動作を制御す
る信号を発生させるコマンド及びステート部２２８と、
アドレスバッファ部１２２の出力信号及びコマンド及び
ステート部２２８から出力されたモード選択信号ＭＳを
受信して動作モードを制御するための制御信号ＣＬ、Ｂ
Ｌ、ＴＥＳＴを出力するモードレジスタ部１２４と、コ
マンド及びステート部２２８から出力された内部プリチ
ャージ信号ｉＰＲＥとコマンドバッファ部１２６から出
力された内部チップセレクタバー信号／ｉＣＳ及びモー
ドレジスタ部１２４から出力されるテストモード信号Ｔ
ＥＳＴを受信してプリチャージ制御信号ＰＲＥ及び内部
チップセレクタバー信号／ｉＣＳｎを発生させる非同期
のプリチャージ制御信号発生部２４０を含む。
【００２７】また、本発明にかかる第２の実施例による
同期式の半導体メモリ装置は、データを貯蔵する多数の
メモリセルからなるメモリセルアレイ部１００と、メモ
リセルアレイ部１００の特定位置にアクセスして読取り
／書込みが可能に制御するロー／カラムアドレス制御及
びデコーディング回路部１６０と、読取り／書込みの
際、データの入／出力可能に制御する入／出力データプ
ロセッシング回路部１７０とを備える。ロー／カラムア
ドレス制御及びデコーディング回路部１６０は、アドレ
スバッファ部から出力されたアドレス信号を受信してロ
ーアドレスラッチ信号を発生するローラッチ部１０６
と、ローラッチ部１０６から出力されたローアドレスラ
ッチ信号をプリデコーディングするロープリデコーダ部
１０４と、ロープリデコーダ部１０４の出力信号をデコ
ーディングしてメモリセルアレイ部１００のワードライ
ンを選択するローデコーダ部１０２と、アドレスバッフ
ァ部１２２から出力されたカラムアドレス信号を受信し
てカラムアドレス信号をラッチさせて発生するカラムラ
ッチ部１１０と、カラムラッチ部１１０から出力された
カラムアドレス信号をプリデコーディングするカラムプ
リデコーダ部１０８と、カラムプリデコーダ部１０８の
出力信号をデコーディングしてメモリセルアレイ部１０
０のビットラインを選択するカラムデコーダ部１１２と
からなる。
同期式の半導体メモリ装置は、データを貯蔵する多数の
メモリセルからなるメモリセルアレイ部１００と、メモ
リセルアレイ部１００の特定位置にアクセスして読取り
／書込みが可能に制御するロー／カラムアドレス制御及
びデコーディング回路部１６０と、読取り／書込みの
際、データの入／出力可能に制御する入／出力データプ
ロセッシング回路部１７０とを備える。ロー／カラムア
ドレス制御及びデコーディング回路部１６０は、アドレ
スバッファ部から出力されたアドレス信号を受信してロ
ーアドレスラッチ信号を発生するローラッチ部１０６
と、ローラッチ部１０６から出力されたローアドレスラ
ッチ信号をプリデコーディングするロープリデコーダ部
１０４と、ロープリデコーダ部１０４の出力信号をデコ
ーディングしてメモリセルアレイ部１００のワードライ
ンを選択するローデコーダ部１０２と、アドレスバッフ
ァ部１２２から出力されたカラムアドレス信号を受信し
てカラムアドレス信号をラッチさせて発生するカラムラ
ッチ部１１０と、カラムラッチ部１１０から出力された
カラムアドレス信号をプリデコーディングするカラムプ
リデコーダ部１０８と、カラムプリデコーダ部１０８の
出力信号をデコーディングしてメモリセルアレイ部１０
０のビットラインを選択するカラムデコーダ部１１２と
からなる。
【００２８】入／出力データプロセッシング回路部１７
０は、メモリセルアレイ部１００にアクセスしてデータ
を読取り／書込みする時に、ビットラインに載せられた
データを感知増幅するセンスアンプ部１１４と、センス
アンプ部１１４から出力された読取りデータがデータ入
／出力バッファ部１２０に伝送されることを制御する読
取り制御部１１６と、データ入／出力バッファ部１２０
から出力された書込みデータがセンスアンプ部１１４に
伝送されることを制御する書込み制御部１１８とからな
る。プリチャージ制御信号発生部２４０は、図１１に示
すように、コマンドバッファ部１２６から出力された内
部チップセレクタバー信号／ｉＣＳを一定時間遅延させ
て出力するディレイチェーン２４２と、モードレジスタ
部１２４から出力され、プリチャージモードを制御する
信号であるテストモード検出信号ＴＥＳＴ及びディレイ
チェーン２４２の出力信号をＡＮＤ演算して出力するＡ
ＮＤゲート２４８と、コマンド及びステート部２２８か
ら出力された内部プリチャージ制御信号ｉＰＲＥ及びＡ
ＮＤゲート２４８の出力信号をＯＲ演算してプリチャー
ジ制御信号ＰＲＥとして出力するＯＲゲート２５０と、
テストモード検出信号ＴＥＳＴの反転信号及び内部チッ
プセレクタ信号ｉＣＳＢをＡＮＤ演算して内部チップセ
レクタバー信号／ｉＣＳｎに出力するＡＮＤゲート２５
２からなる。
０は、メモリセルアレイ部１００にアクセスしてデータ
を読取り／書込みする時に、ビットラインに載せられた
データを感知増幅するセンスアンプ部１１４と、センス
アンプ部１１４から出力された読取りデータがデータ入
／出力バッファ部１２０に伝送されることを制御する読
取り制御部１１６と、データ入／出力バッファ部１２０
から出力された書込みデータがセンスアンプ部１１４に
伝送されることを制御する書込み制御部１１８とからな
る。プリチャージ制御信号発生部２４０は、図１１に示
すように、コマンドバッファ部１２６から出力された内
部チップセレクタバー信号／ｉＣＳを一定時間遅延させ
て出力するディレイチェーン２４２と、モードレジスタ
部１２４から出力され、プリチャージモードを制御する
信号であるテストモード検出信号ＴＥＳＴ及びディレイ
チェーン２４２の出力信号をＡＮＤ演算して出力するＡ
ＮＤゲート２４８と、コマンド及びステート部２２８か
ら出力された内部プリチャージ制御信号ｉＰＲＥ及びＡ
ＮＤゲート２４８の出力信号をＯＲ演算してプリチャー
ジ制御信号ＰＲＥとして出力するＯＲゲート２５０と、
テストモード検出信号ＴＥＳＴの反転信号及び内部チッ
プセレクタ信号ｉＣＳＢをＡＮＤ演算して内部チップセ
レクタバー信号／ｉＣＳｎに出力するＡＮＤゲート２５
２からなる。
【００２９】図１２は、図１０及び図１１に示したプリ
チャージ制御信号発生部２４０を備えた同期式の半導体
メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハ
イ’）書込み動作タイミング図であって、クロック信号
ＣＬＫに同期されたプリチャージコマンド信号ＰＲＥの
立ち上がり区間とクロック信号ＣＬＫに同期されないチ
ップセレクタバー信号／ＣＳの立ち下がり区間によりメ
モリセルアレイ部１００をアクティブさせるアクティブ
状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット及びリセ
ットされるのを示すものである。図１２に示すように、
セルアレイブロックがアクティブされることを示すアク
ティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）はチップセ
レクタバー／ＣＳの立ち上がりエッジによりリセットさ
れるので、クロックイネーブル信号ＣＫＥの立ち上がり
エッジの位置によりコマンド間の間隔がマイナス（ｍｉ
ｎｕｓ）の条件でもテスト可能である。そして、テスト
動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロ
ー’や‘ハイ’レベルに固定されていてもメモリセルデ
ータのアクセスには問題がないチップセレクタバー信号
／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生する
ことにより、クロックに同期されていない非同期コマン
ド入力が可能である。
チャージ制御信号発生部２４０を備えた同期式の半導体
メモリ装置のテストモードの際、（ＴＥＳＴ＝‘ハ
イ’）書込み動作タイミング図であって、クロック信号
ＣＬＫに同期されたプリチャージコマンド信号ＰＲＥの
立ち上がり区間とクロック信号ＣＬＫに同期されないチ
ップセレクタバー信号／ＣＳの立ち下がり区間によりメ
モリセルアレイ部１００をアクティブさせるアクティブ
状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）がセット及びリセ
ットされるのを示すものである。図１２に示すように、
セルアレイブロックがアクティブされることを示すアク
ティブ状態信号（ＡＣＴＶＥ＿ｓｔａｔｅ）はチップセ
レクタバー／ＣＳの立ち上がりエッジによりリセットさ
れるので、クロックイネーブル信号ＣＫＥの立ち上がり
エッジの位置によりコマンド間の間隔がマイナス（ｍｉ
ｎｕｓ）の条件でもテスト可能である。そして、テスト
動作時、テストモード検出信号ＴＥＳＴが内部的に‘ロ
ー’や‘ハイ’レベルに固定されていてもメモリセルデ
ータのアクセスには問題がないチップセレクタバー信号
／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生する
ことにより、クロックに同期されていない非同期コマン
ド入力が可能である。
【００３０】また、ディレイチェーン１４２は通常動作
の時、プリチャージコマンドＰＲＥｉの入力によるプリ
チャージ制御信号ＰＲＥのセッティングとテストモード
の際、チップセレクタバー信号／ＣＳの非同期入力によ
るプリチャージ制御信号ＰＲＥ間の時間差をモデルリン
グすることができるので、相互間のテスト結果による補
正を容易にすることができる。一方、チップセレクタバ
ー信号／ＣＳの立ち上がりエッジを用いるのは通常動作
の際、コマンド入力がクロックＣＬＫの立ち上がりエッ
ジで同期されて動作されることをモデルリングしたもの
で、低性能テストシステムで信号の立ち上がり／立ち下
がり遷移時間の差が大きい場合を備えたものである。
の時、プリチャージコマンドＰＲＥｉの入力によるプリ
チャージ制御信号ＰＲＥのセッティングとテストモード
の際、チップセレクタバー信号／ＣＳの非同期入力によ
るプリチャージ制御信号ＰＲＥ間の時間差をモデルリン
グすることができるので、相互間のテスト結果による補
正を容易にすることができる。一方、チップセレクタバ
ー信号／ＣＳの立ち上がりエッジを用いるのは通常動作
の際、コマンド入力がクロックＣＬＫの立ち上がりエッ
ジで同期されて動作されることをモデルリングしたもの
で、低性能テストシステムで信号の立ち上がり／立ち下
がり遷移時間の差が大きい場合を備えたものである。
【００３１】プリチャージ信号発生部２４０は、テスト
モード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ
＝‘ロー’）には内部チップセレクタバー信号／ｉＣＳ
ｎはコマンドバッファ部１２６から出力された内部チッ
プセレクタバー信号／ｉＣＳと等化（ｅｑｕａｌｉｚ
ｅ）される。テストモードの場合、（ＴＥＳＴ＝‘ハ
イ’）には内部チップセレクタバー信号／ｉＣＳの状態
に係わらず内部チップセレクタバー信号／ｉＣＳｎが
‘ハイ’レベルになる。従って、プリチャージ信号発生
部２４０は、クロック信号ＣＬＫに同期されたプリチャ
ージコマンドＰＲＥｉによりプリチャージ制御信号ＰＲ
Ｅを発生させるのみならず、クロック信号ＣＬＫと関係
ないチップセレクタバー信号／ＣＳによってもプリチャ
ージ制御信号ＰＲＥを発生させることができる。
モード（ＴＥＳＴ Ｍｏｄｅ）でない場合、（ＴＥＳＴ
＝‘ロー’）には内部チップセレクタバー信号／ｉＣＳ
ｎはコマンドバッファ部１２６から出力された内部チッ
プセレクタバー信号／ｉＣＳと等化（ｅｑｕａｌｉｚ
ｅ）される。テストモードの場合、（ＴＥＳＴ＝‘ハ
イ’）には内部チップセレクタバー信号／ｉＣＳの状態
に係わらず内部チップセレクタバー信号／ｉＣＳｎが
‘ハイ’レベルになる。従って、プリチャージ信号発生
部２４０は、クロック信号ＣＬＫに同期されたプリチャ
ージコマンドＰＲＥｉによりプリチャージ制御信号ＰＲ
Ｅを発生させるのみならず、クロック信号ＣＬＫと関係
ないチップセレクタバー信号／ＣＳによってもプリチャ
ージ制御信号ＰＲＥを発生させることができる。
【００３２】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３３】
【発明の効果】以上、説明したように、本発明による非
同期のプリチャージ機能を有する同期式の半導体メモリ
装置によれば、書込み動作の際、書込みコマンド信号Ｗ
ＲＩＴＥの入力以後にテストモード（ｔｅｓｔ ｍｏｄ
ｅ）のため、プリチャージ制御信号ＰＲＥを発生させな
ければならない場合、クロック信号ＣＬＫに同期されな
いクロックイネーブル信号ＣＫＥやチップセレクタバー
信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生
させることにより、コマンドとコマンドとの間の間隔を
クロック信号の周期に係わらずに入力させることができ
る。特に、ハイ周波数（ｈｉｇｈ ｆｒｅｑｕｅｎｃ
ｙ）同期式の半導体メモリ装置の特定動作パラメータを
ウエハレベルとかパッケージレベルで効果的にテスト
し、不良をスクリーニングしなければならない場合に
は、実際動作状況よりマージンを与えてテストする必要
があるが、その場合、従来のプリチャージ制御信号発生
回路を使用したシンクロナスＤＲＡＭメモリテスタの性
能制限により充分のマージンテストが不可能であった
が、本発明の非同期のプリチャージ機能を有する同期式
の半導体メモリ装置ではメモリテスタの性能に制限を受
けなく必要なテスト動作を行うことができる。
同期のプリチャージ機能を有する同期式の半導体メモリ
装置によれば、書込み動作の際、書込みコマンド信号Ｗ
ＲＩＴＥの入力以後にテストモード（ｔｅｓｔ ｍｏｄ
ｅ）のため、プリチャージ制御信号ＰＲＥを発生させな
ければならない場合、クロック信号ＣＬＫに同期されな
いクロックイネーブル信号ＣＫＥやチップセレクタバー
信号／ＣＳを用いてプリチャージ制御信号ＰＲＥを発生
させることにより、コマンドとコマンドとの間の間隔を
クロック信号の周期に係わらずに入力させることができ
る。特に、ハイ周波数（ｈｉｇｈ ｆｒｅｑｕｅｎｃ
ｙ）同期式の半導体メモリ装置の特定動作パラメータを
ウエハレベルとかパッケージレベルで効果的にテスト
し、不良をスクリーニングしなければならない場合に
は、実際動作状況よりマージンを与えてテストする必要
があるが、その場合、従来のプリチャージ制御信号発生
回路を使用したシンクロナスＤＲＡＭメモリテスタの性
能制限により充分のマージンテストが不可能であった
が、本発明の非同期のプリチャージ機能を有する同期式
の半導体メモリ装置ではメモリテスタの性能に制限を受
けなく必要なテスト動作を行うことができる。
【００３４】さらに、本発明の非同期のプリチャージ機
能を有する同期式の半導体メモリ装置はウエハレベルで
も充分のマージンを持つテストを行うことにより、発生
する不良メモリセルをウエハレベルで冗長メモリセルを
用いて対処することにより、歩留りの向上を図ることが
でき、パッケージング後も充分のマージンを持つテスト
可能であるので、品質を改善することができる利点があ
る。
能を有する同期式の半導体メモリ装置はウエハレベルで
も充分のマージンを持つテストを行うことにより、発生
する不良メモリセルをウエハレベルで冗長メモリセルを
用いて対処することにより、歩留りの向上を図ることが
でき、パッケージング後も充分のマージンを持つテスト
可能であるので、品質を改善することができる利点があ
る。
【図１】従来の技術にかかるシンクロナスメモリデバイ
スのブロック構成図である。
スのブロック構成図である。
【図２】従来の一般のシンクロナスメモリアレイのブロ
ック構成図である。
ック構成図である。
【図３】従来の技術にかかるシンクロナスメモリデバイ
スの動作タイミング図である。
スの動作タイミング図である。
【図４】従来の技術にかかるシンクロナスメモリデバイ
スの書込み動作タイミング図である。
スの書込み動作タイミング図である。
【図５】従来の技術にかかるシンクロナスメモリデバイ
スのプリチャージ制御信号発生部の回路図である。
スのプリチャージ制御信号発生部の回路図である。
【図６】図５に示されたプリチャージ制御信号発生部の
動作タイミング図である。
動作タイミング図である。
【図７】本発明にかかる第１の実施例による同期式の半
導体メモリ装置のブロック構成図である。
導体メモリ装置のブロック構成図である。
【図８】図７に示されたプリチャージ制御信号発生部の
回路図である。
回路図である。
【図９】図８に示されたプリチャージ制御信号発生部を
備えた同期式の半導体メモリ装置のテストモードの際の
書込み動作タイミング図である。
備えた同期式の半導体メモリ装置のテストモードの際の
書込み動作タイミング図である。
【図１０】本発明にかかる第２の実施例による同期式の
半導体メモリ装置のブロック構成図である。
半導体メモリ装置のブロック構成図である。
【図１１】図１０に示されたプリチャージ制御信号発生
部の回路図である。
部の回路図である。
【図１２】図１１に示されたプリチャージ制御信号発生
部を備えた同期式の半導体メモリ装置のテストモードの
際の書込み動作タイミング図である。
部を備えた同期式の半導体メモリ装置のテストモードの
際の書込み動作タイミング図である。
１００ メモリセルアレイ部 １０２ ローデコーダ部 １０４ ロープリデコーダ部 １０６ ローラッチ部 １０８ カラムプリデコーダ部 １１０ カラムラッチ部 １１２ カラムデコーダ部 １１４ センスアンプ部 １１６ 読込み制御部 １１８ 書込み制御部 １２０ データ入／出力バッファ部 １２２ アドレスバッファ部 １２４ モードレジスタ部 １２６ コマンドバッファ部 １２８ コマンド及びステート部 １３０ クロック／クロックイネーブル信号バッフ
ァ部 １４０ プリチャージ制御信号発生部 １４１ ＯＲゲート １４２ ディレイチェーン １４５ ＡＮＤゲート １４６ ＯＲゲート １６０ ロー／カラムアドレス制御及びデコーディ
ング回路部 １７０ 入／出力データプロセッシング回路部 ２２８ コマンド及びステート部 ２４０ プリチャージ制御信号発生部 ２４２ ディレイチェーン ２４８ ＡＮＤゲート ２５０ ＯＲゲート ２５２ ＡＮＤゲート
ァ部 １４０ プリチャージ制御信号発生部 １４１ ＯＲゲート １４２ ディレイチェーン １４５ ＡＮＤゲート １４６ ＯＲゲート １６０ ロー／カラムアドレス制御及びデコーディ
ング回路部 １７０ 入／出力データプロセッシング回路部 ２２８ コマンド及びステート部 ２４０ プリチャージ制御信号発生部 ２４２ ディレイチェーン ２４８ ＡＮＤゲート ２５０ ＯＲゲート ２５２ ＡＮＤゲート
Claims (6)
- 【請求項１】 通常モードとテストモードとを有する半
導体メモリ装置において、 データを貯蔵するメモリセルアレイと、 テストモードにおいて、前記半導体メモリ装置の内部で
ハイレベル、または、ローレベルに保持されても前記メ
モリセルアレイに貯蔵されたデータに対するアクセスに
影響しない所定の制御信号を用いて、テストモードでの
プリチャージ制御信号を生成するプリチャージ制御信号
生成回路とを備えることを特徴とする半導体メモリ装
置。 - 【請求項２】 前記プリチャージ制御信号生成回路は、
前記所定の制御信号を受信して、通常モードでは前記所
定の制御信号と同一状態の信号を出力し、テストモード
ではハイまたはローレベルに固定された信号を出力する
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記プリチャージ制御信号生成回路は、
通常モードで命令語の入力から該当プリチャージ制御信
号がセッティングされるのにかかる時間と、テストモー
ドで前記所定の制御信号の入力から該当プリチャージ制
御信号がセッティングされるのにかかる時間が実質的に
同一にする遅延部を更に備えることを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項４】 前記プリチャージ制御信号生成回路は、
通常モードで命令語の入力がクロック信号の立ち上がり
エッジに同期されて動作する時、テストモードで前記所
定の制御信号の立ち上がりエッジに同期されてプリチャ
ージ制御信号を生成することを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項５】 通常モードとテストモードとを有する半
導体メモリ装置のプリチャージ制御信号生成回路におい
て、 テストモードにおいて、メモリセルデータに対するアク
セスに影響しない所定の制御信号を受信し、テストモー
ドでは、ハイまたはローレベルに固定された信号を出力
し、通常モードでは、前記所定の制御信号と同一状態の
信号を出力する内部制御信号生成部と、 通常モードで命令語の入力から該当プリチャージ制御信
号がセッティングされるのにかかる時間の分だけ、テス
トモードで前記所定の制御信号を遅延させる遅延部と、 通常モードのプリチャージ制御信号と前記遅延部の出力
信号とを論理和する論理ゲートを備えることを特徴とす
るプリチャージ制御信号生成回路。 - 【請求項６】 同期式（ｓｙｎｃｈｒｏｎｏｕｓ）メモ
リ装置において、 多数のデータを貯蔵する多数のメモリセルからなるメモ
リセルアレイ部と、 クロック信号及びクロックイネーブル信号を外部から受
信して内部クロック信号及び内部クロックイネーブル信
号を発生するクロック信号／クロックイネーブル信号バ
ッファ部と、 チップセレクタバー信号、ラスバー信号、カスバー信
号、ライトバー信号等の外部コマンドを受信するコマン
ドバッファ部と、 外部アドレスを受信するアドレスバッファ部と、 データ信号を入／出力するデータ入／出力バッファ部
と、 前記アドレスバッファ部から出力されたアドレス信号
と、前記クロック信号／クロックイネーブル信号バッフ
ァ部から出力された内部クロック信号と、前記コマンド
バッファ部の出力信号、及びプリチャージ制御信号発生
部から出力された内部クロックイネーブル信号を受信
し、各種内部動作を制御する制御信号を発生させるコマ
ンド及びステート部と、 前記アドレスバッファ部から出力されたアドレス信号及
び前記コマンド及びステート部から出力されたモード選
択信号を受信して動作モードを制御するための制御信号
を出力するモードレジスタ部と、 前記アドレスバッファ部から出力されたアドレス信号に
従い、前記メモリセルアレイ部の所定の位置にアクセス
し、読取り／書込み動作を制御するロー／カラムアドレ
ス制御／デコーディング回路部と、 前記コマンド及びステート部の出力信号により、読取り
／書込み動作の際、データの入／出力動作を制御する入
／出力データプロセッシング回路部と、 前記コマンド及びステート部から出力された内部プリチ
ャージ制御信号と前記クロック信号／クロックイネーブ
ル信号バッファ部から出力された内部クロックイネーブ
ル信号及び前記モードレジスタ部から出力されたテスト
モード信号を入力して前記内部クロックイネーブル信号
及びプリチャージ制御信号を発生させる非同期のプリチ
ャージ制御信号発生部を備えることを特徴とする同期式
の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-025522 | 2001-05-10 | ||
| KR10-2001-0025522A KR100401506B1 (ko) | 2001-05-10 | 2001-05-10 | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343100A true JP2002343100A (ja) | 2002-11-29 |
| JP4065687B2 JP4065687B2 (ja) | 2008-03-26 |
Family
ID=19709289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001388516A Expired - Fee Related JP4065687B2 (ja) | 2001-05-10 | 2001-12-20 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6532184B2 (ja) |
| JP (1) | JP4065687B2 (ja) |
| KR (1) | KR100401506B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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