JP2003108381A - 計算機システム - Google Patents
計算機システムInfo
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- JP2003108381A JP2003108381A JP2001298391A JP2001298391A JP2003108381A JP 2003108381 A JP2003108381 A JP 2003108381A JP 2001298391 A JP2001298391 A JP 2001298391A JP 2001298391 A JP2001298391 A JP 2001298391A JP 2003108381 A JP2003108381 A JP 2003108381A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Electronic Switches (AREA)
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Abstract
(57)【要約】
【課題】 半導体素子の端子数を増加させることなく、
コストを抑え、十分な論理品質を確保しながらも、様々
なブートＲＯＭ素子に適合することができる計算機シス
テムを提供する。 【解決手段】 電源立ち上げ後に最初に実行される命令
を格納した外部記憶装置に対する読み出しタイミング信
号として、システム内部から供給される内部タイミング
信号またはシステム外部から供給される外部タイミング
信号の何れか一方を選択する選択手段とを備える。当該
計算機システムのリセット中またはリセット後、所定の
時間内に前記外部タイミング信号の値が変化するか否か
を判定する判定手段を設け、前記選択手段は、所定の時
間内に、外部タイミング信号の値が変化した場合は当該
外部タイミング信号を選択し、外部タイミング信号の値
が変化しない場合は内部タイミング信号を選択する。
コストを抑え、十分な論理品質を確保しながらも、様々
なブートＲＯＭ素子に適合することができる計算機シス
テムを提供する。 【解決手段】 電源立ち上げ後に最初に実行される命令
を格納した外部記憶装置に対する読み出しタイミング信
号として、システム内部から供給される内部タイミング
信号またはシステム外部から供給される外部タイミング
信号の何れか一方を選択する選択手段とを備える。当該
計算機システムのリセット中またはリセット後、所定の
時間内に前記外部タイミング信号の値が変化するか否か
を判定する判定手段を設け、前記選択手段は、所定の時
間内に、外部タイミング信号の値が変化した場合は当該
外部タイミング信号を選択し、外部タイミング信号の値
が変化しない場合は内部タイミング信号を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、計算機システムに
関し、特に外部の記憶装置とのタイミング制御に関する
ものである。
関し、特に外部の記憶装置とのタイミング制御に関する
ものである。
【０００２】
【従来の技術】近年、急速な半導体集積技術の進歩は、
電子計算機の中央制御装置（ＣＰＵ）を単一の半導体チ
ップに集積することを可能にし、さらには周辺機器イン
タフェースやメモリ制御回路をも、単一チップに集積す
る試みがなされている。これは、計算機システム全体を
単一チップに集積するという意味で、ＳＯＣ（Ｓｙｓｔ
ｅｍ Ｏｎ ａ Ｃｈｉｐ）技術、ＳＯＣ製品などと呼
ばれている。
電子計算機の中央制御装置（ＣＰＵ）を単一の半導体チ
ップに集積することを可能にし、さらには周辺機器イン
タフェースやメモリ制御回路をも、単一チップに集積す
る試みがなされている。これは、計算機システム全体を
単一チップに集積するという意味で、ＳＯＣ（Ｓｙｓｔ
ｅｍ Ｏｎ ａ Ｃｈｉｐ）技術、ＳＯＣ製品などと呼
ばれている。
【０００３】電子計算機の電源投入後の立ち上げ処理に
おいて、最初に実行される命令を格納する記憶装置をブ
ートＲＯＭと一般的に呼ぶ。予め命令コードが記録で
き、電源を切っても内容を保持することができるという
特徴を持つことが必要である。ブートＲＯＭは、ＣＰＵ
が応用される製品毎に異なった命令列を格納するので、
通常はＣＰＵチップの外付け素子として企画設計される
ことが多い。
おいて、最初に実行される命令を格納する記憶装置をブ
ートＲＯＭと一般的に呼ぶ。予め命令コードが記録で
き、電源を切っても内容を保持することができるという
特徴を持つことが必要である。ブートＲＯＭは、ＣＰＵ
が応用される製品毎に異なった命令列を格納するので、
通常はＣＰＵチップの外付け素子として企画設計される
ことが多い。
【０００４】ブートＲＯＭの用途に適する半導体素子と
しては、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュＲＯＭなど多種の素子が使用されている。これ
らの種類、また製品の価格帯や使用により、その記憶内
容の読み出し時間は様々であり、ブートＲＯＭインタフ
ェースを集積したＣＰＵチップでは、何通りかのブート
方法を予め想定し、製品の性格や顧客の志向に合わせた
選択が可能であるように設定されるのが、一般的であ
る。
しては、マスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フ
ラッシュＲＯＭなど多種の素子が使用されている。これ
らの種類、また製品の価格帯や使用により、その記憶内
容の読み出し時間は様々であり、ブートＲＯＭインタフ
ェースを集積したＣＰＵチップでは、何通りかのブート
方法を予め想定し、製品の性格や顧客の志向に合わせた
選択が可能であるように設定されるのが、一般的であ
る。
【０００５】通常、どの種別のブートＲＯＭを使用して
いるかを判定するには、何本かの信号線を用い、電源投
入時またリセット時にブートＲＯＭの種別や読み出し時
間を選択している。これは、ブートＲＯＭに格納された
命令は最初に実行される命令であり、それ以前に実行で
きる命令列は存在しないので、ソフトウェアによって読
み出し時間を選択することができないからである。
いるかを判定するには、何本かの信号線を用い、電源投
入時またリセット時にブートＲＯＭの種別や読み出し時
間を選択している。これは、ブートＲＯＭに格納された
命令は最初に実行される命令であり、それ以前に実行で
きる命令列は存在しないので、ソフトウェアによって読
み出し時間を選択することができないからである。
【０００６】別な判定方法として、想定され得るＲＯＭ
で最も遅い読み出し時間を仮定し、リセット直後は最も
遅い動作速度で動作し、取り込んだ命令自体でそのＲＯ
Ｍの動作速度を設定するという方法を用いることもあっ
た。
で最も遅い読み出し時間を仮定し、リセット直後は最も
遅い動作速度で動作し、取り込んだ命令自体でそのＲＯ
Ｍの動作速度を設定するという方法を用いることもあっ
た。
【０００７】さらには、ＲＯＭの読み出しタイミングを
外部から与え、その信号に併せてブートＲＯＭへのアド
レス供給や読み出しタイミングを合わせるという方法も
可能である。この方法による計算機システムによれば、
例えば図７に示すように、単一チップで構成された計算
機システム１０内部にタイミング発生回路２１を備え、
さらには、外部からのタイミング信号ＲＯＭＣＬＫを受
け付けて内部のタイミング信号ＣＫと外部からのタイミ
ング信号ＲＯＭＣＬＫとを切り替えるタイミング信号切
り替え回路１００を備えている。
外部から与え、その信号に併せてブートＲＯＭへのアド
レス供給や読み出しタイミングを合わせるという方法も
可能である。この方法による計算機システムによれば、
例えば図７に示すように、単一チップで構成された計算
機システム１０内部にタイミング発生回路２１を備え、
さらには、外部からのタイミング信号ＲＯＭＣＬＫを受
け付けて内部のタイミング信号ＣＫと外部からのタイミ
ング信号ＲＯＭＣＬＫとを切り替えるタイミング信号切
り替え回路１００を備えている。
【０００８】切り替え回路１００内のセレクタ１０１か
ら出力されたＲＯＭタイミング信号ＲＴは、ＲＯＭコン
トローラ１３に供給され、この信号ＲＴに合わせてブー
トＲＯＭ５０へのアドレス供給や読み出しタイミングの
設定を行う。
ら出力されたＲＯＭタイミング信号ＲＴは、ＲＯＭコン
トローラ１３に供給され、この信号ＲＴに合わせてブー
トＲＯＭ５０へのアドレス供給や読み出しタイミングの
設定を行う。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の計算機システムでは、次のような問題点があった。
来の計算機システムでは、次のような問題点があった。
【００１０】（１）近年のＳＯＣ製品では、多数の周辺
機器インタフェースや周辺機器自体、そしてメモリイン
タフェースを１チップに搭載する結果、多数の端子を必
要としている。また、端子における動作周波数も内部回
路の周波数ほどではないにしろ、年々向上し、高い周波
数に対応できる高価な外周器（パッケージ）や端子を使
用しなければならなくなっている。一般に、パッケージ
の端子構造は、そのチップの最大周波数に依存し、実際
にその端子にて使用される周波数を反映していない。こ
れは、実行周波数に応じて端子の構造を変えるのは逆に
コストの増加を招くからである。
機器インタフェースや周辺機器自体、そしてメモリイン
タフェースを１チップに搭載する結果、多数の端子を必
要としている。また、端子における動作周波数も内部回
路の周波数ほどではないにしろ、年々向上し、高い周波
数に対応できる高価な外周器（パッケージ）や端子を使
用しなければならなくなっている。一般に、パッケージ
の端子構造は、そのチップの最大周波数に依存し、実際
にその端子にて使用される周波数を反映していない。こ
れは、実行周波数に応じて端子の構造を変えるのは逆に
コストの増加を招くからである。
【００１１】そのため、前述した何本かの信号線を用い
る方法では、ブートＲＯＭの読み出し速度を設定する信
号のようにリセット直後にしか動作しない信号に端子を
割り当てることにもなり、端子数の増加に伴ってコスト
の増大を招くという問題があった。
る方法では、ブートＲＯＭの読み出し速度を設定する信
号のようにリセット直後にしか動作しない信号に端子を
割り当てることにもなり、端子数の増加に伴ってコスト
の増大を招くという問題があった。
【００１２】（２）また、最も遅い動作を想定した方法
では、動作速度を設定するまでの間に実行される命令の
実行速度が遅いという問題がある。これは、実際のチッ
プでは大きな問題とならないことが多いが、動作や機能
を検証する論理シミュレーションでは、ブートＲＯＭの
命令列が全ての論理検証の過程で実行されるため、大変
な負荷となる。
では、動作速度を設定するまでの間に実行される命令の
実行速度が遅いという問題がある。これは、実際のチッ
プでは大きな問題とならないことが多いが、動作や機能
を検証する論理シミュレーションでは、ブートＲＯＭの
命令列が全ての論理検証の過程で実行されるため、大変
な負荷となる。
【００１３】通常、ＳＯＣ半導体素子の論理品質は、論
理検証に費やした労力に応じて向上するという性質があ
り、単位時間に実行できる論理検証の量が低下すること
により、十分な論理品質を確保しにくいという問題が生
ずる。あるいは十分な検証量を確保しようとすると、シ
ミュレーション時間が増大し、コストの増大を招く。
理検証に費やした労力に応じて向上するという性質があ
り、単位時間に実行できる論理検証の量が低下すること
により、十分な論理品質を確保しにくいという問題が生
ずる。あるいは十分な検証量を確保しようとすると、シ
ミュレーション時間が増大し、コストの増大を招く。
【００１４】さらには、予め想定したブートＲＯＭ素子
の範囲を超えて読み出し時間やそのタイミングが変化し
た場合には、その製品に適用できず、結果的に製品寿命
を短くするという問題もあった。
の範囲を超えて読み出し時間やそのタイミングが変化し
た場合には、その製品に適用できず、結果的に製品寿命
を短くするという問題もあった。
【００１５】（３）図７で説明した外部からタイミング
信号を与える方法では、チップの外部にタイミング発生
回路が必要となるばかりか、内部タイミング信号ＣＫと
外部のタイミング信号ＲＯＭＣＬＫのどちらを使用する
かを選択するための選択信号を印加する入力端子１１２
があり、選択信号を生成する外部回路が必要となる。
信号を与える方法では、チップの外部にタイミング発生
回路が必要となるばかりか、内部タイミング信号ＣＫと
外部のタイミング信号ＲＯＭＣＬＫのどちらを使用する
かを選択するための選択信号を印加する入力端子１１２
があり、選択信号を生成する外部回路が必要となる。
【００１６】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、半導体素子の
端子数を増加させることなく、内部で発生したタイミン
グ信号と外部から入力したタイミング信号を切り替える
ことができ、しかもコストを抑え、十分な論理品質を確
保しながらも、様々なブートＲＯＭ素子に適合すること
ができる計算機システムを提供することである。
するためになされたもので、その目的は、半導体素子の
端子数を増加させることなく、内部で発生したタイミン
グ信号と外部から入力したタイミング信号を切り替える
ことができ、しかもコストを抑え、十分な論理品質を確
保しながらも、様々なブートＲＯＭ素子に適合すること
ができる計算機システムを提供することである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る計算機システムでは、命令を実行する
計算機と、電源立ち上げ後に前記命令のうちの最初に実
行される命令を格納した外部記憶装置に対する読み出し
タイミング信号として、システム内部から供給される内
部タイミング信号またはシステム外部から供給される外
部タイミング信号の何れか一方を選択する選択手段とを
備えた計算機システムにおいて、当該計算機システムの
リセット中またはリセット後、所定の時間内に前記外部
タイミング信号の値が変化するか否かを判定する判定手
段を設け、前記選択手段は、前記所定の時間内に、前記
外部タイミング信号の値が変化した場合は当該外部タイ
ミング信号を選択し、前記外部タイミング信号の値が変
化しない場合は前記内部タイミング信号を選択する構成
としたことを特徴とする。
に、本発明に係る計算機システムでは、命令を実行する
計算機と、電源立ち上げ後に前記命令のうちの最初に実
行される命令を格納した外部記憶装置に対する読み出し
タイミング信号として、システム内部から供給される内
部タイミング信号またはシステム外部から供給される外
部タイミング信号の何れか一方を選択する選択手段とを
備えた計算機システムにおいて、当該計算機システムの
リセット中またはリセット後、所定の時間内に前記外部
タイミング信号の値が変化するか否かを判定する判定手
段を設け、前記選択手段は、前記所定の時間内に、前記
外部タイミング信号の値が変化した場合は当該外部タイ
ミング信号を選択し、前記外部タイミング信号の値が変
化しない場合は前記内部タイミング信号を選択する構成
としたことを特徴とする。
【００１８】また、本発明に係る他の計算機システムで
は、命令を実行する計算機と、電源立ち上げ後に前記命
令のうちの最初に実行される命令を格納した外部記憶装
置に対する読み出しタイミング信号として、システム内
部から供給される内部タイミング信号またはシステム外
部から供給される外部タイミング信号の何れか一方を選
択する選択手段とを備えた計算機システムにおいて、当
該計算機システムのリセット時点における前記外部タイ
ミング信号の値に応じて、該外部タイミング信号または
前記内部タイミング信号の何れか一方を選択する選択手
段を設けたことを特徴とする。
は、命令を実行する計算機と、電源立ち上げ後に前記命
令のうちの最初に実行される命令を格納した外部記憶装
置に対する読み出しタイミング信号として、システム内
部から供給される内部タイミング信号またはシステム外
部から供給される外部タイミング信号の何れか一方を選
択する選択手段とを備えた計算機システムにおいて、当
該計算機システムのリセット時点における前記外部タイ
ミング信号の値に応じて、該外部タイミング信号または
前記内部タイミング信号の何れか一方を選択する選択手
段を設けたことを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００２０】［第一実施形態］図１は、本発明の第一実
施形態に係る計算機システムの全体的な概略構成を示す
ブロック図である。
施形態に係る計算機システムの全体的な概略構成を示す
ブロック図である。
【００２１】この計算機システム１０は、単一の半導体
チップから成るＳＯＣ製品として構成され、その内部に
は、システムバス１２に接続された、ＣＰＵ１１、ＲＯ
Ｍコントローラ１３、ｄＲＡＭコントローラ１４、ＵＡ
ＲＴ１５、タイマ１６、及び外部バスＩＦ（インタフェ
ース）１７を有し、さらには、内部タイミング信号発生
回路２１と、本実施形態の特徴を成すタイミング信号切
り替え回路２２とを備えている。また、このチップ１０
の外部には、ブートＲＯＭ５０とｄＲＡＭメモリ６０が
接続され、外部バス１８には応用に応じて図示しない様
々な外部デバイスが接続され、計算機システムを成す。
チップから成るＳＯＣ製品として構成され、その内部に
は、システムバス１２に接続された、ＣＰＵ１１、ＲＯ
Ｍコントローラ１３、ｄＲＡＭコントローラ１４、ＵＡ
ＲＴ１５、タイマ１６、及び外部バスＩＦ（インタフェ
ース）１７を有し、さらには、内部タイミング信号発生
回路２１と、本実施形態の特徴を成すタイミング信号切
り替え回路２２とを備えている。また、このチップ１０
の外部には、ブートＲＯＭ５０とｄＲＡＭメモリ６０が
接続され、外部バス１８には応用に応じて図示しない様
々な外部デバイスが接続され、計算機システムを成す。
【００２２】ＣＰＵ１１は、チップ内のシステム全体の
制御を司り、ブートＲＯＭ５０上のブートコードやｄＲ
ＡＭメモリ６０上の機械語命令列を読み出し、ｄＲＡＭ
メモリ６０上のデータやチップ内あるいは外部バス１８
上のデバイスを操作して、システムの目的とする機能を
実現する。ＲＯＭコントローラ１３は、外部のブートＲ
ＯＭ５０とのインタフェースを行う。
制御を司り、ブートＲＯＭ５０上のブートコードやｄＲ
ＡＭメモリ６０上の機械語命令列を読み出し、ｄＲＡＭ
メモリ６０上のデータやチップ内あるいは外部バス１８
上のデバイスを操作して、システムの目的とする機能を
実現する。ＲＯＭコントローラ１３は、外部のブートＲ
ＯＭ５０とのインタフェースを行う。
【００２３】図２は、図１に示したタイミング信号切り
替え回路２２の詳細な構成を示す回路図である。
替え回路２２の詳細な構成を示す回路図である。
【００２４】外部より、タイミング入力端子２２ａと入
力バッファ２２ｂを経由して入力された外部タイミング
信号ＲＯＭＣＬＫは、ステートマシン２２ｃに供給され
て、有効な信号の有無を判定されると共に、信号切り替
え用のセレクタ２２ｄの入力に与えられる。内部クロッ
クＣＫは、分周器２２ｅによってＲＯＭ制御に適切な周
波数に分周され、セレクタ２２ｄの別の入力に与えられ
ると共に、カウンタ２２ｆに供給される。カウンタ２２
ｆは、入力されたタイミング信号ＲＯＭＣＬＫの判定に
必要な測定時間の計測を行う。なお図３に示すようにカ
ウンタ２２ｆに与えるクロックは内部クロックＣＫとは
別の基準時間発生器２２ｇで生成した別のクロックＣＫ
Ｔを用いても本発明の有効性を損なわないが、ＣＫを用
いる方が新たな基準時間発生器を必要としないので図２
の実施方法の方がコストを低くすることが可能である。
力バッファ２２ｂを経由して入力された外部タイミング
信号ＲＯＭＣＬＫは、ステートマシン２２ｃに供給され
て、有効な信号の有無を判定されると共に、信号切り替
え用のセレクタ２２ｄの入力に与えられる。内部クロッ
クＣＫは、分周器２２ｅによってＲＯＭ制御に適切な周
波数に分周され、セレクタ２２ｄの別の入力に与えられ
ると共に、カウンタ２２ｆに供給される。カウンタ２２
ｆは、入力されたタイミング信号ＲＯＭＣＬＫの判定に
必要な測定時間の計測を行う。なお図３に示すようにカ
ウンタ２２ｆに与えるクロックは内部クロックＣＫとは
別の基準時間発生器２２ｇで生成した別のクロックＣＫ
Ｔを用いても本発明の有効性を損なわないが、ＣＫを用
いる方が新たな基準時間発生器を必要としないので図２
の実施方法の方がコストを低くすることが可能である。
【００２５】また、ステートマシン２２ｃは、ＣＰＵリ
セット（ＣＰＵＲｅｓｅｔ）信号をＲＯＭ制御のタイミ
ング信号が確定するまで活性に保持し、タイミング信号
が確定しない間の命令の読み出しを阻止する。
セット（ＣＰＵＲｅｓｅｔ）信号をＲＯＭ制御のタイミ
ング信号が確定するまで活性に保持し、タイミング信号
が確定しない間の命令の読み出しを阻止する。
【００２６】図４は、本実施形態におけるステートマシ
ン２２ｃの状態遷移を示す図である。
ン２２ｃの状態遷移を示す図である。
【００２７】システムリセットＳＲが与えられた後に、
ステートマシン２２ｃは、初期状態Ｓ０にあり、タイミ
ング信号ＲＯＭＣＬＫの信号状態を監視し始める。動作
開始時点（Ｓ０）におけるタイミング信号ＲＯＭＣＬＫ
の論理値を状態遷移（Ｓ１またはＳ４）により記録し、
論理値が変化したことを検出する。
ステートマシン２２ｃは、初期状態Ｓ０にあり、タイミ
ング信号ＲＯＭＣＬＫの信号状態を監視し始める。動作
開始時点（Ｓ０）におけるタイミング信号ＲＯＭＣＬＫ
の論理値を状態遷移（Ｓ１またはＳ４）により記録し、
論理値が変化したことを検出する。
【００２８】論理値が変化した場合、Ｓ２またはＳ５に
遷移することで論理値の変化を検出する。この場合、タ
イミング信号ＲＯＭＣＬＫには有効な繰り返し信号が入
力されていると見なし、セレクタ２２ｄを外部信号側に
固定して（ＭｕｘＳｅｌ＝Ｅｘｔ）、ＣＰＵＲｅｓｅｔ
信号を不活性とし、ＣＰＵ１１のリセットを開放する。
遷移することで論理値の変化を検出する。この場合、タ
イミング信号ＲＯＭＣＬＫには有効な繰り返し信号が入
力されていると見なし、セレクタ２２ｄを外部信号側に
固定して（ＭｕｘＳｅｌ＝Ｅｘｔ）、ＣＰＵＲｅｓｅｔ
信号を不活性とし、ＣＰＵ１１のリセットを開放する。
【００２９】一方、カウンタ２２ｆは、システムリセッ
トＳＲが与えられた後に解除されると内部クロックＣＫ
の計数を始め、所定の数を数えた時点でＴｉｍｅＵｐ信
号をステートマシン２２ｃに与える。
トＳＲが与えられた後に解除されると内部クロックＣＫ
の計数を始め、所定の数を数えた時点でＴｉｍｅＵｐ信
号をステートマシン２２ｃに与える。
【００３０】ステートマシン２２ｃは、ＴｉｍｅＵｐ信
号が到着した時点でタイミング信号ＲＯＭＣＬＫの状態
が変化しておらず、Ｓ１またはＳ４の状態であれば、タ
イミング信号ＲＯＭＣＬＫには固定値が入力されてお
り、有効なタイミング信号ではないと見なしてＳ３また
はＳ６へ遷移し、セレクタ２２ｄを分周器２２ｅから与
えられた内部タイミング信号ＣＬＫ側に固定し（Ｍｕｘ
Ｓｅｌ＝Ｉｎｔ）、ＣＰＵＲｅｓｅｔ信号を開放する。
号が到着した時点でタイミング信号ＲＯＭＣＬＫの状態
が変化しておらず、Ｓ１またはＳ４の状態であれば、タ
イミング信号ＲＯＭＣＬＫには固定値が入力されてお
り、有効なタイミング信号ではないと見なしてＳ３また
はＳ６へ遷移し、セレクタ２２ｄを分周器２２ｅから与
えられた内部タイミング信号ＣＬＫ側に固定し（Ｍｕｘ
Ｓｅｌ＝Ｉｎｔ）、ＣＰＵＲｅｓｅｔ信号を開放する。
【００３１】ＣＰＵＲｅｓｅｔ信号が開放されると、Ｃ
ＰＵ１１は、内部を初期化した後、最初の命令を読み出
すためにＲＯＭコントローラ１３に読み出し要求を出
す。ＲＯＭコントローラ１３は、その要求を解釈し、タ
イミング信号切り替え回路２２により選択されたＲＯＭ
タイミング信号ＲＴに合わせて外部のブートＲＯＭ５０
をアクセスし、得られた機械語命令コードをＣＰＵ１１
に返す。通常、ＲＯＭタイミング信号ＲＴの立ち上がり
エッジを検出して、アドレスの変更、読み出しデータの
取り込みなどの動作遷移を行うが、ＲＯＭコントローラ
１３の設計によっては立ち下がりエッジも使用しても構
わない。
ＰＵ１１は、内部を初期化した後、最初の命令を読み出
すためにＲＯＭコントローラ１３に読み出し要求を出
す。ＲＯＭコントローラ１３は、その要求を解釈し、タ
イミング信号切り替え回路２２により選択されたＲＯＭ
タイミング信号ＲＴに合わせて外部のブートＲＯＭ５０
をアクセスし、得られた機械語命令コードをＣＰＵ１１
に返す。通常、ＲＯＭタイミング信号ＲＴの立ち上がり
エッジを検出して、アドレスの変更、読み出しデータの
取り込みなどの動作遷移を行うが、ＲＯＭコントローラ
１３の設計によっては立ち下がりエッジも使用しても構
わない。
【００３２】以上のようにしてＣＰＵ１１は動作を開始
する。
する。
【００３３】本システムに論理シミュレーションを実施
する場合は、ＲＯＭタイミング信号ＲＴはＲＯＭＣＬＫ
にシミシュレーション動作可能な限り速いくり返し信号
を入力することにより、最も速い周波数で実施すること
ができる。ＲＯＭコントローラ１３の機能検証として、
遅い周波数での検証も実施するが、それ以外の検証プロ
グラム（検証パターン）において、ＲＯＭコントローラ
１３の機能検証に関係ない検証パターンでは、現実のＲ
ＯＭ素子には不可能な程度の速い周波数で実施しても構
わない。ブートＲＯＭ５０は全ての検証パターンにおい
て必ず実行される命令を含んでいるので、ブートＲＯＭ
５０のアクセス速度を大部分の検証パターンで高速にす
ることができれば、論理品質シミュレーションの実施時
間を短縮することができ、結果的に論理品質の高い製品
に仕上げることができる。
する場合は、ＲＯＭタイミング信号ＲＴはＲＯＭＣＬＫ
にシミシュレーション動作可能な限り速いくり返し信号
を入力することにより、最も速い周波数で実施すること
ができる。ＲＯＭコントローラ１３の機能検証として、
遅い周波数での検証も実施するが、それ以外の検証プロ
グラム（検証パターン）において、ＲＯＭコントローラ
１３の機能検証に関係ない検証パターンでは、現実のＲ
ＯＭ素子には不可能な程度の速い周波数で実施しても構
わない。ブートＲＯＭ５０は全ての検証パターンにおい
て必ず実行される命令を含んでいるので、ブートＲＯＭ
５０のアクセス速度を大部分の検証パターンで高速にす
ることができれば、論理品質シミュレーションの実施時
間を短縮することができ、結果的に論理品質の高い製品
に仕上げることができる。
【００３４】実チップを使用するケースでは、内部タイ
ミング信号ＣＬＫに適合するブートＲＯＭ５０の場合、
タイミング信号ＲＯＭＣＬＫを入力する端子２２ａは
“Ｈ”レベルまたは“Ｌ”レベルに固定（つまり、電源
のどちらかに接続）する。本ＳＯＣチップでは、内部で
発生した内部タイミング信号ＣＬＫに従ってブートＲＯ
Ｍ５０を読み出し、この場合は外部でのタイミング信号
発生器は不用である。
ミング信号ＣＬＫに適合するブートＲＯＭ５０の場合、
タイミング信号ＲＯＭＣＬＫを入力する端子２２ａは
“Ｈ”レベルまたは“Ｌ”レベルに固定（つまり、電源
のどちらかに接続）する。本ＳＯＣチップでは、内部で
発生した内部タイミング信号ＣＬＫに従ってブートＲＯ
Ｍ５０を読み出し、この場合は外部でのタイミング信号
発生器は不用である。
【００３５】特別なタイミングのＲＯＭを使用する場合
は、タイミング信号ＲＯＭＣＬＫにそのＲＯＭに応じた
タイミングの周波数を示す繰り返し信号を与える。本Ｓ
ＯＣチップでは、与えられたタイミング信号ＲＯＭＣＬ
Ｋを識別し、その信号に応じてブートＲＯＭ５０を読み
出す。
は、タイミング信号ＲＯＭＣＬＫにそのＲＯＭに応じた
タイミングの周波数を示す繰り返し信号を与える。本Ｓ
ＯＣチップでは、与えられたタイミング信号ＲＯＭＣＬ
Ｋを識別し、その信号に応じてブートＲＯＭ５０を読み
出す。
【００３６】判定時間（カウンタ２２ｆのタイムアップ
までの時間）は、ブートＲＯＭ５０の動作時間に対して
十分長く、またＣＰＵ１１の動作開始の遅れがシステム
使用者に感じられない程度に十分短く設定する。これ
は、一般に、数百マイクロ秒から数ミリ秒程度である
が、この値がどのような値をとっても本発明の有効性に
何ら影響しない。もし、ＲＯＭコントローラ１３やブー
トＲＯＭ５０自体のデバッグなどの用途に、カウンタ２
２ｆが規定する判定時間よりも長い周期の信号を必要と
するならば、リセット直後一度だけ入力の論理値を変化
しておき、その後、ＣＰＵ１１が動き出す前に、所定の
周波数を用いればよい。本実施形態では、判定時間内に
一度でも信号変化があった場合は有効なタイミング信号
ＲＯＭＣＬが与えられたと判定するからである。
までの時間）は、ブートＲＯＭ５０の動作時間に対して
十分長く、またＣＰＵ１１の動作開始の遅れがシステム
使用者に感じられない程度に十分短く設定する。これ
は、一般に、数百マイクロ秒から数ミリ秒程度である
が、この値がどのような値をとっても本発明の有効性に
何ら影響しない。もし、ＲＯＭコントローラ１３やブー
トＲＯＭ５０自体のデバッグなどの用途に、カウンタ２
２ｆが規定する判定時間よりも長い周期の信号を必要と
するならば、リセット直後一度だけ入力の論理値を変化
しておき、その後、ＣＰＵ１１が動き出す前に、所定の
周波数を用いればよい。本実施形態では、判定時間内に
一度でも信号変化があった場合は有効なタイミング信号
ＲＯＭＣＬが与えられたと判定するからである。
【００３７】このように本実施形態では、タイミング入
力端子２２ａに与える信号波形により任意のタイミング
に対応したブートＲＯＭ５０を使用することが可能とな
る。また、内部タイミング信号ＣＬＫと合致する動作タ
イミングのブートＲＯＭ５０を使用する場合は、外部か
らのタイミング信号ＲＯＭＣＬＫの論理値を固定するこ
とにより、内部タイミング信号ＣＬＫを使用することが
できる。この場合、外部のタイミング信号発生器を削除
でき、システムコストを低減することができる。さらに
は、上記の切り替えには、タイミング入力端子２２ａ自
体を用いるので、従来回路のように切り替え用の入力端
子（図７の１１２）も不要となる。
力端子２２ａに与える信号波形により任意のタイミング
に対応したブートＲＯＭ５０を使用することが可能とな
る。また、内部タイミング信号ＣＬＫと合致する動作タ
イミングのブートＲＯＭ５０を使用する場合は、外部か
らのタイミング信号ＲＯＭＣＬＫの論理値を固定するこ
とにより、内部タイミング信号ＣＬＫを使用することが
できる。この場合、外部のタイミング信号発生器を削除
でき、システムコストを低減することができる。さらに
は、上記の切り替えには、タイミング入力端子２２ａ自
体を用いるので、従来回路のように切り替え用の入力端
子（図７の１１２）も不要となる。
【００３８】［第二実施形態］図５は、本発明の第二実
施形態に係る計算機システムのタイミング信号切り替え
回路の詳細な構成を示す回路図であり、図２と共通の要
素には同一の符号を付し、その説明を省略する。
施形態に係る計算機システムのタイミング信号切り替え
回路の詳細な構成を示す回路図であり、図２と共通の要
素には同一の符号を付し、その説明を省略する。
【００３９】外部より、端子２２ａと入力バッファ２２
ｂを経由して入力された外部タイミング信号ＲＯＭＣＬ
Ｋは、ステートマシン２２ｃに供給されて、有効な信号
の有無を判定されると共に、信号切り替え用のセレクタ
２２ｄの入力に与えられる。内部クロックＣＫは、分周
器２２ｅによってＲＯＭ制御に適切な周波数に分周さ
れ、セレクタ２２ｄの別の入力に与えられる。
ｂを経由して入力された外部タイミング信号ＲＯＭＣＬ
Ｋは、ステートマシン２２ｃに供給されて、有効な信号
の有無を判定されると共に、信号切り替え用のセレクタ
２２ｄの入力に与えられる。内部クロックＣＫは、分周
器２２ｅによってＲＯＭ制御に適切な周波数に分周さ
れ、セレクタ２２ｄの別の入力に与えられる。
【００４０】図６は、本実施形態におけるステートマシ
ン２２ｃの状態遷移を示す図である。
ン２２ｃの状態遷移を示す図である。
【００４１】システムリセットＳＲが与えられた後、ス
テートマシン２２ｃは、初期状態Ｓ０に遷移し、システ
ムリセットＳＲが開放された時点のタイミング信号ＲＯ
ＭＣＬＫの論理値を検査し、その値が“１”（または
“０”）であれば、外部からのタイミング信号ＲＯＭＣ
ＬＫを用いる指示と判定し、セレクタ２２ｄを外部から
のタイミング信号入力（ＭｕｘＳｅｌ＝Ｅｘｔ）に固定
する。
テートマシン２２ｃは、初期状態Ｓ０に遷移し、システ
ムリセットＳＲが開放された時点のタイミング信号ＲＯ
ＭＣＬＫの論理値を検査し、その値が“１”（または
“０”）であれば、外部からのタイミング信号ＲＯＭＣ
ＬＫを用いる指示と判定し、セレクタ２２ｄを外部から
のタイミング信号入力（ＭｕｘＳｅｌ＝Ｅｘｔ）に固定
する。
【００４２】逆に、システムリセット開放時点における
タイミング信号ＲＯＭＣＬＫの論理値が“０”（または
“１”）であれば、内部信号を用いる指示と判定し、セ
レクタ２２ｄを内部発生のタイミング回路側（ＭｕｘＳ
ｅｌ＝Ｉｎｔ）に固定する。
タイミング信号ＲＯＭＣＬＫの論理値が“０”（または
“１”）であれば、内部信号を用いる指示と判定し、セ
レクタ２２ｄを内部発生のタイミング回路側（ＭｕｘＳ
ｅｌ＝Ｉｎｔ）に固定する。
【００４３】このように本実施形態の構成では、外部タ
イミング信号（タイミング信号ＲＯＭＣＬＫ）または内
部タイミング信号（内部タイミング信号ＣＬＫ）のどち
らを用いるかの判定は、システムリセットＳＲの解放直
後に行うので、ＣＰＵ１１が最初の命令を読み出すのを
阻止する必要がなく、ＣＰＵＲｅｓｅｔ信号はシステム
リセットＳＲと同時に解放する。
イミング信号（タイミング信号ＲＯＭＣＬＫ）または内
部タイミング信号（内部タイミング信号ＣＬＫ）のどち
らを用いるかの判定は、システムリセットＳＲの解放直
後に行うので、ＣＰＵ１１が最初の命令を読み出すのを
阻止する必要がなく、ＣＰＵＲｅｓｅｔ信号はシステム
リセットＳＲと同時に解放する。
【００４４】なお、本システムに論理シミュレーション
を実施する場合は、上記第一実施形態と同様に行う。実
チップでは、内部タイミング信号ＣＬＫを使用する場合
は、“０”（または“１”）に外部タイミング信号ＲＯ
ＭＣＬＫを固定する。外部タイミング信号ＲＯＭＣＬＫ
を使用する場合は、システムリセットＲＴに同期して、
システムリセット開放時のタイミング信号ＲＯＭＣＬＫ
の値が“１”（または“０”）であるように外部のタイ
ミング信号発生器を設計する。
を実施する場合は、上記第一実施形態と同様に行う。実
チップでは、内部タイミング信号ＣＬＫを使用する場合
は、“０”（または“１”）に外部タイミング信号ＲＯ
ＭＣＬＫを固定する。外部タイミング信号ＲＯＭＣＬＫ
を使用する場合は、システムリセットＲＴに同期して、
システムリセット開放時のタイミング信号ＲＯＭＣＬＫ
の値が“１”（または“０”）であるように外部のタイ
ミング信号発生器を設計する。
【００４５】また、ＣＰＵＲｅｓｅｔ信号が解放された
後の動作は、上記第一実施形態と同様である。
後の動作は、上記第一実施形態と同様である。
【００４６】
【発明の効果】以上詳細に説明したように本発明の計算
機システムによれば、半導体素子の端子数を増加させる
ことなく、内部で発生した内部タイミング信号と外部か
ら入力した外部タイミング信号を切り替えることがで
き、しかもコストを抑え、十分な論理品質を確保しなが
らも、様々なブートＲＯＭ素子に適合することが可能で
ある。
機システムによれば、半導体素子の端子数を増加させる
ことなく、内部で発生した内部タイミング信号と外部か
ら入力した外部タイミング信号を切り替えることがで
き、しかもコストを抑え、十分な論理品質を確保しなが
らも、様々なブートＲＯＭ素子に適合することが可能で
ある。
【図１】本発明の第一実施形態に係る計算機システムの
全体的な概略構成を示すブロック図である。
全体的な概略構成を示すブロック図である。
【図２】図１に示したタイミング信号切り替え回路２２
の詳細な構成を示す回路図である。
の詳細な構成を示す回路図である。
【図３】図１に示したタイミング信号切替え回路２２の
別の構成の詳細な構成を示す回路図である。
別の構成の詳細な構成を示す回路図である。
【図４】第一実施形態におけるステートマシン２２ｃの
状態遷移を示す図である。
状態遷移を示す図である。
【図５】本発明の第二実施形態に係る計算機システムの
タイミング信号切り替え回路の詳細な構成を示す回路図
である。
タイミング信号切り替え回路の詳細な構成を示す回路図
である。
【図６】第二実施形態におけるステートマシン２２ｃの
状態遷移を示す図である。
状態遷移を示す図である。
【図７】従来の計算機システムの全体的な概略構成を示
すブロック図である。
すブロック図である。
１０ 計算機システム
１１ ＣＰＵ
１３ ＲＯＭコントローラ
１４ ｄＲＡＭコントローラ
１５ ＵＡＲＴ
１６ タイマ
１７ 外部バスＩＦ（インタフェース）
１８ 外部バス
２１ 内部タイミング信号発生回路
２２ タイミング信号切り替え回路
５０ ブートＲＯＭ
６０ ｄＲＡＭメモリ
２２ａ タイミング入力端子
２２ｂ 入力バッファ
２２ｃ ステートマシン
２２ｄ セレクタ
２２ｅ 分周器
２２ｆ カウンタ
２２ｇ 基準時間発生器
ＲＯＭＣＬＫ 外部タイミング信号
ＣＫ 内部クロック
ＳＲ システムリセット信号
ＣＰＵＲｅｓｅｔ ＣＰＵリセット信号
ＴｉｍｅＵｐ 監視時間終了信号
ＭｕｘＳｅｌ セレクタ信号
ＲＴ ＲＯＭタイミング信号
ＣＬＫ 内部タイミング信号
ＣＫＴ 基準時間発生器の出力クロック信号
Claims (6)
- 【請求項１】 命令を実行する計算機と、電源立ち上げ
後に前記命令のうちの最初に実行される命令を格納した
外部記憶装置に対する読み出しタイミング信号として、
システム内部から供給される内部タイミング信号または
システム外部から供給される外部タイミング信号の何れ
か一方を選択する選択手段とを備えた計算機システムに
おいて、 当該計算機システムのリセット中またはリセット後、所
定の時間内に前記外部タイミング信号の値が変化するか
否かを判定する判定手段を設け、 前記選択手段は、前記所定の時間内に、前記外部タイミ
ング信号の値が変化した場合は当該外部タイミング信号
を選択し、前記外部タイミング信号の値が変化しない場
合は前記内部タイミング信号を選択する構成としたこと
を特徴とする計算機システム。 - 【請求項２】 前記内部タイミング信号は、内部クロッ
クの分周信号であることを特徴とする請求項１記載の計
算機システム。 - 【請求項３】 前記所定の時間は、内部クロックを計数
する手段により測定することを特徴とする請求項１また
は２記載の計算機システム。 - 【請求項４】 前記選択手段の信号選択が確定するま
で、前記計算機の中央演算装置に与えるリセット信号を
保持する手段を有することを特徴とする請求項１乃至３
記載の計算機システム。 - 【請求項５】命令を実行する計算機と、電源立ち上げ後
に前記命令のうちの最初に実行される命令を格納した外
部記憶装置に対する読み出しタイミング信号として、シ
ステム内部から供給される内部タイミング信号またはシ
ステム外部から供給される外部タイミング信号の何れか
一方を選択する選択手段とを備えた計算機システムにお
いて、 当該計算機システムのリセット時点における前記外部タ
イミング信号の値に応じて、該外部タイミング信号また
は前記内部タイミング信号の何れか一方を選択する選択
手段を設けたことを特徴とする計算機システム。 - 【請求項６】 前記内部タイミング信号は、内部クロッ
クの分周信号であることを特徴とする請求項５記載の計
算機システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298391A JP2003108381A (ja) | 2001-09-27 | 2001-09-27 | 計算機システム |
| US10/255,654 US6948086B2 (en) | 2001-09-27 | 2002-09-25 | Computer system |
| KR10-2002-0058035A KR100448961B1 (ko) | 2001-09-27 | 2002-09-25 | 계산기 시스템 |
| CNB021472874A CN1215391C (zh) | 2001-09-27 | 2002-09-27 | 计算机系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298391A JP2003108381A (ja) | 2001-09-27 | 2001-09-27 | 計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108381A true JP2003108381A (ja) | 2003-04-11 |
Family
ID=19119300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298391A Pending JP2003108381A (ja) | 2001-09-27 | 2001-09-27 | 計算機システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6948086B2 (ja) |
| JP (1) | JP2003108381A (ja) |
| KR (1) | KR100448961B1 (ja) |
| CN (1) | CN1215391C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172026A (ja) * | 2005-12-19 | 2007-07-05 | Samsung Electronics Co Ltd | スキュー補正機能を有する回路ブロック |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190260A (ja) * | 2004-12-07 | 2006-07-20 | Seiko Epson Corp | リアルタイムクロック装置 |
| US7640449B2 (en) * | 2006-08-17 | 2009-12-29 | Via Technologies, Inc. | Systems and methods for dynamic clock frequencies for low power design |
| US8015428B2 (en) * | 2007-06-12 | 2011-09-06 | Renesas Electronics Corporation | Processing device and clock control method |
| US20100169634A1 (en) * | 2008-12-31 | 2010-07-01 | Jacob Pan | System and method for self-clocking os kernel boot |
| CN105122172B (zh) * | 2012-12-13 | 2017-10-27 | 相干逻辑公司 | 同步数字系统及避免其中的时钟信号错误的方法 |
| US10579391B2 (en) * | 2013-07-31 | 2020-03-03 | Oracle International Corporation | System on a chip hardware block for translating commands from processor to read boot code from off-chip non-volatile memory device |
| US10256801B2 (en) * | 2016-08-31 | 2019-04-09 | M31 Technology Corporation | Integrated circuit with clock detection and selection function and related method and storage device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003482A (ko) * | 1987-08-29 | 1989-04-15 | 신훈철 | 선반을 이용한 소형 공작물의 내면 브로우칭 가공방법과 그에 적합한 홀더 |
| JPH0651864A (ja) * | 1992-04-24 | 1994-02-25 | Nec Corp | 計算機 |
| JPH0818410A (ja) * | 1994-06-28 | 1996-01-19 | Matsushita Electric Ind Co Ltd | クロック選択装置 |
| KR0136521B1 (ko) * | 1994-12-07 | 1999-05-15 | 양승택 | 이중화 클럭선택장치 |
| JPH08181580A (ja) * | 1994-12-21 | 1996-07-12 | Nec Eng Ltd | クロック切替え回路 |
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| JP3486057B2 (ja) * | 1996-06-21 | 2004-01-13 | 株式会社東芝 | 半導体集積回路及び接触式ｉｃカード |
| JP2000207381A (ja) * | 1999-01-20 | 2000-07-28 | Mitsubishi Electric Corp | マイクロコンピュ―タのリセット装置 |
| JP2001184225A (ja) | 1999-12-27 | 2001-07-06 | Toshiba Microelectronics Corp | エミュレータ及びエミュレート方法 |
| KR100401506B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 |
-
2001
- 2001-09-27 JP JP2001298391A patent/JP2003108381A/ja active Pending
-
2002
- 2002-09-25 US US10/255,654 patent/US6948086B2/en not_active Expired - Fee Related
- 2002-09-25 KR KR10-2002-0058035A patent/KR100448961B1/ko not_active IP Right Cessation
- 2002-09-27 CN CNB021472874A patent/CN1215391C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172026A (ja) * | 2005-12-19 | 2007-07-05 | Samsung Electronics Co Ltd | スキュー補正機能を有する回路ブロック |
Also Published As
| Publication number | Publication date |
|---|---|
| US6948086B2 (en) | 2005-09-20 |
| CN1420407A (zh) | 2003-05-28 |
| CN1215391C (zh) | 2005-08-17 |
| KR20030027715A (ko) | 2003-04-07 |
| US20030061529A1 (en) | 2003-03-27 |
| KR100448961B1 (ko) | 2004-09-18 |
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