CN1215391C - 计算机系统 - Google Patents
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Abstract
一种计算机系统，包括：执行命令的CPU；输出内部时钟的内部定时发生器；选择器，接收从外部定时信号输入端子输入的外部定时信号和上述内部时钟，选择上述外部定时信号和上述内部时钟之一，作为电源接通后对存储上述命令中最初执行命令的外部存储装置的读出定时信号；分频器，与上述内部定时发生器连接，分频上述内部时钟，输出给上述选择器；以及状态机，输入上述外部定时信号，判定上述外部定时信号值是否变化，其中，上述选择器通过上述状态机的判定来选择上述读出定时信号。
Description
相关申请的交叉参考
本申请基于并主张2001年9月27日提交的在先日本专利申请P2001-298391的优先权，此处参考引入其全部内容。
技术领域
本发明涉及一种计算机系统，尤其涉及与外部存储装置的定时控制。
背景技术
近年来，快速的半导体集成技术的进步使得将电子计算机的中央控制装置(CPU)集成到单一半导体芯片上成为可能，另外，也尝试将外围设备接口或存储器控制电路集成在单一芯片上。这就是所谓将计算机系统整体集成到单一芯片上的含义，被称为SOC(System On a Chip)技术，SOC制品等。
在电子计算机的电源接通后开始处理中，一般将存储最初执行命令的存储装置称为自引导只读存储器(Boot ROM)。Boot ROM必须具有所谓的可事先记录命令代码，即使切断电源，也可保持内容的特征。由于Boot ROM存储对应用CPU的每个制品不同的命令列，所以通常更多地计划设计成CPU芯片的外附器件。
使用掩模ROM、EPROM、EEPROM、闪存ROM等多种器件作为适用于BootROM的半导体器件。其存储内容的读出时间随其种类或制品的价格带及规格而不同。在集成Boot ROM接口的CPU芯片中，一般设定成事先假定某种引导方法，并可进行与制品的性质或顾客的意愿相符合的选择。
通常，在判定使用何种Boot ROM时，使用几根信号线，在电源接通时或复位时选择Boot ROM的种类和读出时间。这是因为Boot ROM中存储的命令是最初执行的命令，不存在在此前可执行的命令列，所以不能由软件选择读出时间。
使用如下方法作为其它判定方法，由假定得到的ROM假定最慢读出时间，在复位后马上以最慢动作速度进行动作，取得的命令本身设定ROM的动作速度。
但是，在上述计算机系统中存在如下问题。
(1)在近年的SOC制品中，多数外围设备接口或外围设备本身，以及将存储器接口搭载在一个芯片上的结果，需要多个端子。另外，端子的动作频率也不是内部电路的频率，年年提高，必须使用可对应于高频率的高价外围设备(组件)或端子。一般，组件的端子结构取决于芯片的最大频率，实际上不反映其端子上使用的频率。还与根据执行频率改变端子结构相反，导致成本增加。
因此，在上述使用几根信号线的方法中，存在如下问题：在复位设定BootROM读出速度的信号后马上仅向动作的信号分配端子，在端子数增加的同时，导致成本增大。
(2)另外，在假定最慢动作的方法中存在如下问题：到设定动作速度之前期间内执行的命令的执行速度慢。这在实际的芯片中大多不成为大问题，但在检验动作或功能的逻辑模拟中，因为在所有逻辑检验过程中执行Boot ROM的命令列，所以成为很大的负荷。
通常，SOC半导体器件的逻辑质量有随着逻辑检验费用和所花费劳力而提高的性质，单位时间可执行的逻辑检验量低，产生所谓难以确保充分的逻辑质量的问题。或当确保充分的检验量时，模拟时间增大，导致成本增大。
另外，在超过预定Boot ROM器件的范围变化读出时间或定时的情况下，还存在不适用于该制品，结果制品寿命缩短等问题。
发明内容
本发明要解决的技术问题在于，提供一种能够为自引导只读存储器Boot ROM提供有效的读出定时信号、同时降低成本且提高产品质量的计算机系统。
本发明的一种计算机系统，包括：
执行命令的CPU；
输出内部时钟的内部定时发生器；
选择器，接收从外部定时信号输入端子输入的外部定时信号和上述内部时钟，选择上述外部定时信号和上述内部时钟之一，作为电源接通后对存储上述命令中最初执行命令的外部存储装置的读出定时信号；
分频器，与上述内部定时发生器连接，分频上述内部时钟，输出给上述选择器；以及
状态机，输入上述外部定时信号，判定上述外部定时信号值是否变化，
其中，上述选择器通过上述状态机的判定来选择上述读出定时信号。
根据上述构造的计算机系统，通过选择器和分频器能够为自引导只读存储器Boot ROM提供有效的读出定时信号。同时，通过选择器来选择述外部定时信号和内部时钟之一，在使用内部时钟的情况下，不需要新的基准时间发生器，故能够降低成本。而且，利用上述计算机系统，可缩短逻辑模拟的实施时间，可完成逻辑质量高的制品。
附图说明
图1是表示作为本发明基础的事先研究的计算机系统的整体简要结构的框图。
图2是表示本发明第一实施例的具备外部复位端子的计算机系统的整体简要结构的框图。
图3是表示图2所示定时信号切换电路22详细结构的电路图。
图4是表示图2所示定时信号切换电路22其它结构的详细结构的电路图。
图5是表示第一实施例中状态机22c的状态迁移的图。
图6是表示本发明第一实施例的变形例的具备外部复位计时器的计算机系统的整体简要结构的框图。
图7是表示本发明第二实施例的计算机系统的定时信号切换电路详细结构的电路图。
图8是表示第二实施例中状态机22c的状态迁移的图。
图9是表示本发明第三实施例的定时信号切换电路22详细结构的电路图。
具体实施方式
(比较例)
在说明本发明实施例之前，说明图1所示比较例。即，本发明者们考虑到上述问题，首先研究了从外部提供ROM的读出定时，与信号一起，使对Boot ROM的地址提供和读出定时相结合的方法。如图1所示，该方法在由单一芯片构成的计算机系统10p(Computer System)内部具备内部定时发生电路21、连接于系统总线12上的CPU11和ROM控制器13。另外，还具备定时信号切换电路100，接收从内部定时发生电路21输出的内部时钟CK、从定时信号输入端子111输入的外部定时信号ROMCLK、从选择信号输入端子112输入的外部定时选择信号SEL、和从外部系统复位端子70输入的系统复位信号SR。
定时信号切换电路100内包含分频内部时钟CK的分频器102、存储外部定时选择信号SEL的寄存器103、和通过外部定时选择信号SEL将内部时钟CK或外部定时信号ROMCLK作为ROM定时信号RT输出的选择器101。将ROM定时信号RT提供给ROM控制器13。ROM控制器13结合ROM定时信号RT，进行对BootROM50的地址提供和读出定时的设定。
但是，在图1所示从外部提供定时信号的方法中，在芯片的外部不仅需要定时发生电路，而且存在施加选择使用内部时钟CK和外部定时信号ROMCLK哪一个用的外部定时选择信号SEL的输入端子112，还需要生成外部定时选择信号SEL的外部电路。研究图1所示计算机系统10p的问题，完成以下各实施例。
参照附图来描述本发明的不同实施例。值得注意的是，在附图中，相同或相似的参考符号应用于相同或相似的部分和器件，并且省略或简化相同或相似部件和器件的描述。
(第一实施例)
如图2所示，本发明的第一实施例的计算机系统在外部具备系统复位端子70，用于向计算机系统10a输入系统复位SR。
计算机系统10a构成为由单一半导体芯片构成的SOC制品，在其内部具备连接于系统总线12上的CPU11、ROM控制器13、dRAM控制器14、UART15、计时器16和外部总线IF(接口)17，另外，还具备内部定时信号发生电路21、成为本实施例特征的定时信号切换电路22。另外，在计算机系统10a的外部连接Boot ROM50和dRAM存储器60，必要时在外部总线18上连接未图示的各种外部设备。
CPU11控制芯片内的整个系统，读出Boot ROM50上的引导代码或dRAM存储器60上的机器语言命令列，操作dRAM存储器60上的数据或芯片内或外部总线18上的设备，实现系统的目的功能。ROM控制器13进行与外部Boot ROM50的接口。
下面参照图3来说明图2所示定时信号切换电路22(Exchanging Circuit)的详细结构。
将由外部经定时输入端子22a和输入缓冲器22b输入的外部定时信号ROMCLK提供给状态机22c(State device)，在判定有无有效信号的同时，提供给信号切换用选择器22d的输入。分频器22e将内部时钟CK分频为适用ROM控制的频率，在提供给选择器22d的其它输入的同时，提供给计数器22f。计数器22f测量判定输入的外部定时信号ROMCLK所需的测定时间。另外，如图4所示，提供给计数器22f的时钟即使使用内部时钟CK和由其它基准时间发生器22g生成的其它时钟CKT，也不会损害本发明的有效性，但因为使用内部时钟CK时不必新的基准时间发生器，所以图3所示方法可降低成本。
另外，状态机22c将CPU复位(CPUReset)信号保持为活性，直到确定ROM控制的定时信号，并阻止定时信号未确定期间的命令读出。
参照图5来说明第一实施例的状态机22c的状态迁移。
在提供系统复位SR后，状态机22c处于初始状态S0，开始监视外部定时信号ROMCLK的信号状态。通过状态迁移(S1或S4)来记录动作开始时刻(S0)的外部定时信号ROMCLK的逻辑值，检测逻辑值变化。
在逻辑值变化的情况下，通过迁移到S2或S5来检测逻辑值的变化。此时，发现向外部定时信号ROMCLK中输入有效重复信号，选择器22d固定在外部信号侧(MuxSel＝Ext)，CPUReset信号为非活性，释放CPU11的复位。
另一方面，计数器22f在提供系统复位SR后被解除时开始计数内部时钟CK，在计数规定数的时刻，将TimeUp信号提供给状态机22c。
状态机22c在S1或S4状态时，若TimeUp信号到达，则外部定时信号ROMCLK的状态不变化，将固定值提供给外部定时信号ROMCLK的定时输入端子22a，发现不是有效定时信号，迁移到S3或S6。将选择器22d固定在从分频器22e提供的内部时钟CK侧(MuxSel＝Int)，CPURese信号为非活性。
当通过将CPUReset信号变为非活性来释放CPU11的复位时，CPU11在初始化内部后，为了读出最初的命令，向ROM控制器13发出读出请求。ROM控制器13解释该请求，与定时信号切换电路22选择的ROM定时信号RT一起访问外部的BootROM50，将得到的机器语言命令代码返回CPU11。通常，检测ROM定时信号RT的上升沿，进行地址的变更、读出数据的取得等动作迁移，但也可通过设计ROM控制器13来使用下降沿。
如上所述，CPU11开始动作。
在实施第一实施例的逻辑模拟时，通过ROM定时信号RT向外部定时信号ROMCLK输入模拟动作可能的最快返回信号，可以最快的频率实施。作为ROM控制器13的功能检验，虽然也可用慢的频率来检验，但对于此外的检验程序(检验模式)，即使通过与ROM控制器13的功能检验无关的检验模式使用在现实的ROM元件中不可能的快频率来实施模拟也无妨。因为Boot ROM50包含所有检验模式所必需的命令，所以大部分检验模式中，Boot ROM50的访问速度可为高速，可缩短逻辑模拟的实施时间，结果，可完成逻辑质量高的制品。
在使用实芯片的情况下，当适用于内部时钟CK的Boot ROM50时，输入外部定时信号ROMCLK的端子22a固定在H电平或L电平(即，连接电源或地之一)。在本应用中，借助内部发生的内部时钟CK读出Boot ROM50，此时，外部的定时信号发生器是没用的。
在使用特别的定时ROM时，向外部定时信号ROMCLK提供表示对应于该ROM的定时频率的重复信号。本应用中，识别提供的外部定时信号ROMCLK，根据该信号读出Boot ROM50。
相对于Boot ROM50的动作时间，判定时间(计数器22f的到时间之前的时间)非常长，另外，CPU11的动作开始落后设定得非常短，短到系统使用者未觉察的程度。一般为从数百微秒数毫秒左右，但即使该值为任何值都不会对本发明的有效性有任何影响。另外，在ROM控制器13或Boot ROM50自身的调试等用途中，周期比计数器22f规定的判定时间长的信号是不必要的，在复位后仅变化输入的逻辑值一次，之后，在CPU11动作前，使用规定的频率。在第一实施例中，在判定时间内即使有一次信号变化时，则判定提供了有效的外部定时信号ROMCLK。
因此，在第一实施例中，通过提供给定时输入端子22a的信号波形，可使用对应于任意定时的Boot ROM50。另外，在使用与内部时钟CK一致的动作定时的Boot ROM50时，通过将外部定时信号ROMCLK的逻辑值固定在定时输入端子22a，可使用内部时钟CK。此时，可去除外部的定时信号发生器，降低系统成本。另外，因为在上述切换中使用定时输入端子22a本身，所以如图1所示电路，不需要切换用输入端子112。
作为第一实施例的变形例，如图6所示，也可在计算机系统10b的内部设置复位计时器或监示器复位23。另外，由复位计时器23发生系统复位SR，进行系统复位。即使是存在图2所示的复位端子70和图6所示的复位计时器23两者也无妨。
(第二实施例)
说明本发明第二实施例的计算机系统的定时信号切换电路22。图7中表示具备图2所示系统复位端子70的计算机系统10a和具备图6所示复位计时器23的计算机系统10b中包含的定时信号切换电路22的详细结构。
向状态机22c提供由外部经端子22a和输入缓冲器22b输入的外部定时信号ROMCLK，在判定有无有效信号的同时，提供给信号切换用选择器22d的输入。分频器22e将内部时钟CK分频为适于ROM控制的频率，提供给选择器22d的其它输入。
图8表示第二实施例的状态机22c的状态迁移。
在提供系统复位SR后，状态机22c迁移到初始状态S0，检查系统复位SR变为非活性时刻的外部定时信号ROMCLK的逻辑值，若该值为1(或0)，则判定为使用外部定时信号ROMCLK的指示，将选择器22d固定在来自外部的定时信号输入(MuxSel＝Ext)。
相反，若系统复位释放时刻的外部定时信号ROMCLK的逻辑值为0(或1)，则判定为使用内部信号的指示，将选择器22d固定在内部发生的定时电路侧(MuxSel＝Int)。
由此，在第二实施例的结构中，使用外部定时信号ROMCLK或内部时钟CK哪一个的判定由于在系统复位SR的非活性化之后进行，所以不必阻止CPU11读出最初的命令，CPUReset信号与系统复位SR同时非活性化。
另外，在实施第二实施例的逻辑模拟的情况下，与第一实施例同样进行。在实芯片中，在使用内部时钟CK的情况下，将外部定时信号ROMCLK固定在0(或1)。在使用外部定时信号ROMCLK的情况下，与系统复位SR同步设计外部定时信号发生器，使系统复位SR非活性时的定时信号ROMCLK的值为1(或0)。
另外，通过CPUReset信号的非活性释放CPU的复位后的动作与上述第一实施例相同。
(第三实施例)
如图9所示，本发明第三实施例的计算机系统的定时信号切换电路22具备输入外部定时信号ROMCLK的定时输入端子22a和输入缓冲器22b、将内部时钟CK分频为适于ROM控制的频率的分频器22e、测量判定有无输入的外部定时信号ROMCLK的有效信号所需测定时间的计数器22f、判定是否将外部定时信号ROMCLK和分频后的内部时钟CK之一用作定时信号的状态机22c、根据状态机22c的判定来选择外部定时信号ROMCLK和分频后的内部时钟CK之一并输出为ROM定时信号RT的选择器22d。图9中表示详细结构的定时信号切换电路22也可包含于具备图2所示系统复位端子70的计算机系统10a和具备图6所示复位计数器23的计算机系统10b之一。
状态机22c具备输入外部定时信号ROMCLK的第一寄存器221和第二寄存器222、输入内部时钟CK和系统复位SR的第三寄存器223和第四寄存器224。另外，状态机22c具备输出第一寄存器221和第二寄存器222的输出逻辑和的逻辑和门电路226、从第三寄存器223和第四寄存器224的输出中检测出系统复位SR变化的复合门电路228。并且，状态机22c具备接收逻辑和门电路226的输出和来自计数器22f的TimeUp信号的内部选择器227和存储内部选择器227的选择值的第五寄存器225。
下面说明第三实施例中定时信号切换电路22的动作。在第三实施例中，检测外部定时信号ROMCLK的上升和下降，若存在任一边沿，则使用外部定时信号ROMCLK，若在一定时间内不存在边沿，则使用内部时钟CK。
首先，第三寄存器223、第四寄存器224和复合门电路228检测系统复位SR的变化后开始判定。与内部时钟CK的上升周期同步地进行第三寄存器223和第四寄存器224的系统复位SR的变化检测。在开始判定的时刻，内部选择器227选择0，以将内部时钟CK用作ROM定时信号RT，在第五寄存器225中设定0，成为MuxSel＝Int(0)。与此同时，通过从复合门电路228输出的信号，将第一寄存器221和第二寄存器222初始化为0，复位计数器22f。
当通过复位结束初始化时，内部选择器227选择来自第一寄存器221和第二寄存器222的逻辑和门电路226的输出。
其中，当外部定时信号ROMCLK从0变化为1时，即为上升沿，第一寄存器221的值变为1。相反，当外部定时信号ROMCLK从1变化为0时，即为下降沿，第二寄存器222的值变为1。由此，当第一寄存器221和第二寄存器222任一检测边沿时，逻辑和门电路226的输出变为1，由内部选择器227在第五寄存器225中设定1。
接着，计数器22f在从相当于外部定时信号ROMCLK最低频率的一周期的数微秒开始经过数毫秒命令的一定时间后的时刻向内部选择器227输出TimeUp信号。接收TimeUp信号的内部选择器227选择第五寄存器225的输出，并判定有无外部定时信号ROMCLK的边沿。在检测期间内，若有外部定时信号ROMCLK的边沿，则MuxSel＝Ext(1)。选择器22d选择外部定时信号ROMCLK作为ROM定时信号RT。另一方面，若没有外部定时信号ROMCLK的边沿，则MuxSel＝Int(0)。选择器22d选择分频内部时钟CK后的时钟来作为ROM定时信号RT。
在第三实施例中，因为通过寄存器的CLK输入来检测外部定时信号ROMCLK的变化，所以，即使外部定时信号ROMCLK是比内部时钟的1/2快的频率，也可检测出边沿。
对本领域技术人员而言，在接受本说明书的示教后，不脱离本说明书的范围下可进行不同变更。
Claims (9)
1.一种计算机系统，包括：
执行命令的CPU；
输出内部时钟的内部定时发生器；
选择器，接收从外部定时信号输入端子输入的外部定时信号和上述内部时钟，选择上述外部定时信号和上述内部时钟之一，作为电源接通后对存储上述命令中最初执行命令的外部存储装置的读出定时信号；
分频器，与上述内部定时发生器连接，分频上述内部时钟，输出给上述选择器；以及
状态机，输入上述外部定时信号，判定上述外部定时信号值是否变化，
其中，上述选择器通过上述状态机的判定来选择上述读出定时信号。
2.如权利要求1所述的计算机系统，其特征在于：上述选择器对应于上述CPU复位时刻的上述外部定时信号值来选择上述读出定时信号。
3.如权利要求1所述的计算机系统，其特征在于：上述状态机保持提供给上述CPU的CPU复位信号，直到上述选择器确定信号的选择为止。
4.如权利要求1所述的计算机系统，其特征在于进一步包括：计数器，测定上述外部定时信号的最低频率一周期的时间，向上述状态机输出TimeUp信号。
5.如权利要求4所述的计算机系统，其特征在于：上述内部定时发生器连接在上述计数器上，将上述内部时钟用于测定时间。
6.如权利要求4所述的计算机系统，其特征在于进一步包括：基准时间发生器，连接于上述计数器上，发生测定时间用的时钟。
7.如权利要求1所述的计算机系统，其特征在于：上述外部定时信号是从连接在上述外部定时信号输入端子上的外部定时信号发生器输出的信号。
8.如权利要求1所述的计算机系统，其特征在于：上述外部定时信号是上述外部定时信号输入端子中设定的固定信号。
9.如权利要求1所述的计算机系统，其特征在于：状态机包括：
输入上述外部定时信号的第一寄存器；反转上述外部定时信号后输入的第二寄存器；求出上述第一和第二寄存器的输出逻辑和的逻辑和门电路；输入上述内部时钟和系统复位信号的第三寄存器；输入上述内部时钟和上述系统复位信号的第四寄存器；存储上述内部选择器的输出的第五寄存器；从上述第三和第四寄存器的输出中检测上述系统复位信号变化的复合门电路；以及选择上述逻辑和门电路的输出和指定上述内部时钟的固定值之一的内部选择器。
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Families Citing this family (8)
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| US20100169634A1 (en) * | 2008-12-31 | 2010-07-01 | Jacob Pan | System and method for self-clocking os kernel boot |
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| US10256801B2 (en) * | 2016-08-31 | 2019-04-09 | M31 Technology Corporation | Integrated circuit with clock detection and selection function and related method and storage device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003482A (ko) * | 1987-08-29 | 1989-04-15 | 신훈철 | 선반을 이용한 소형 공작물의 내면 브로우칭 가공방법과 그에 적합한 홀더 |
| JPH0651864A (ja) * | 1992-04-24 | 1994-02-25 | Nec Corp | 計算機 |
| JPH0818410A (ja) * | 1994-06-28 | 1996-01-19 | Matsushita Electric Ind Co Ltd | クロック選択装置 |
| KR0136521B1 (ko) * | 1994-12-07 | 1999-05-15 | 양승택 | 이중화 클럭선택장치 |
| JPH08181580A (ja) * | 1994-12-21 | 1996-07-12 | Nec Eng Ltd | クロック切替え回路 |
| US5852728A (en) * | 1995-01-12 | 1998-12-22 | Hitachi, Ltd. | Uninterruptible clock supply apparatus for fault tolerant computer system |
| JP3486057B2 (ja) * | 1996-06-21 | 2004-01-13 | 株式会社東芝 | 半導体集積回路及び接触式ｉｃカード |
| JP2000207381A (ja) * | 1999-01-20 | 2000-07-28 | Mitsubishi Electric Corp | マイクロコンピュ―タのリセット装置 |
| JP2001184225A (ja) | 1999-12-27 | 2001-07-06 | Toshiba Microelectronics Corp | エミュレータ及びエミュレート方法 |
| KR100401506B1 (ko) * | 2001-05-10 | 2003-10-17 | 주식회사 하이닉스반도체 | 비동기 프리차지 기능을 갖는 싱크로노스 메모리 디바이스 |
-
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