KR100286186B1 - 원 칩 클럭 동기식 메모리 장치 - Google Patents

원 칩 클럭 동기식 메모리 장치 Download PDF

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KR100286186B1
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 시스템 동작의 해석을 정확하고 용이하게, 또한 효율적으로 실현할 수 있는 원 칩 클럭 동기식 메모리 장치를 제공하는 것을 목적으로 한다.
통상의 데이터 기억 영역(2)과 제어 신호, 데이터 신호, 어드레스 신호로 이루어지는 논리 순서 데이터를 각각 순서대로 기억하는 순서 기억 영역(4)으로 이루어지는 메모리와, 통상의 데이터 기억 영역에 대한 데이터의 기입 및 판독을 제어하는 데이터 영역 제어 회로(3)와, 논리 순서 데이터를 취입하여 상기 순서 기억 영역에 기입하는 논리 순서 데이터 기억 수단(1, 5, 6, 7)을 구비하여, 입력 데이터를 통상의 데이터 기억과 동시에 논리 순서 데이터로서 순차적으로 기억하는 것을 특징으로 한다.

Description

원 칩 클럭 동기식 메모리 장치
본 발명은 동작중인 시스템에 있어서 메모리의 동작을 정확히 분석할 수 있는 논리 분석기 기능을 내장한 메모리를 갖는 원 칩 클럭 동기식 메모리 장치에 관한 것이다.
종래, 이러한 종류의 클럭 동기식 메모리가 탑재되어 있는 시스템에 있어서 불량이 발생한 경우에는, 메모리의 제어 신호핀, 어드레스 신호핀 및 데이터 신호핀 등에 프로브를 부착하여 그들 각 신호의 타이밍을 관찰하고, 논리 분석기를 이용해 불량이라고 생각되는 신호를 검출하도록 하고 있었다. 이 검사에 필요한 프로브는 최저 30∼40개는 필요하지만, 논리 분석기의 기능적, 물리적 문제로 인하여 그와 같은 다수의 프로브 사용은 어려운 경우가 많아, 십수개의 프로브만을 선택하여 배치해 검사하고, 그것을 해석하고 있었다.
그런데, 최근 시스템, 특히 PC(퍼스널 컴퓨터) 등에 있어서는 기능이 복잡화되고 있는 것 이외에, PC에 탑재되는 메모리도 168핀 모듈 등 대규모의 메모리를 사용하도록 되어 있고, 메모리의 동작을 정확히 해석하기 위해서는 160개 가까이의 프로브를 배치하지 않으면 안되며, 또한 이 168핀 모듈 2개를 시스템에 장치했을 경우에는, 320핀 가까이의 프로브를 배치해 메모리 동작을 해석하고자 하는 요구가 발생하였다. 이러한 요구는, 특히 실제의 응용 소프트웨어를 동작시켰을 때에만 검출되는 것과 같은 불량을 해석하고자 하는 경우에 절실히 요망된다.
상기한 바와 같이, 종래의 시스템에 있어서의 불량의 해석은 논리 분석기를 이용하여 실행하고, 그것에 의해 불량을 검출하도록 했었지만, 통상의 논리 분석기에 있어서 그와 같이 다수의 프로브를 메모리의 핀에 배치하는 것은 곤란하며, 또한 비용도 발생한다고 하는 문제점이 있었다.
또한, 최근 점점 더 고속화되고, 또한 복잡화되어 온 클럭 동기식 메모리 칩을 탑재한 시스템의 불량 해석을 보다 효율적이고, 정확하게 실행하고자 하는 요망이 고조되고 있다. 본 발명은 이러한 문제를 해결하기 위하여, 논리 분석기 기능을 내장한 메모리를 사용한 클럭 동기식 메모리 장치를 제공하는 것이다.
본 발명은 상기 종래의 문제를 해결하기 위해서 이루어진 것으로, 그 목적은 논리 분석기 기능을 내장함으로써 시스템 동작의 해석을 정확하고, 용이하게, 또한 효율적으로 실현할 수 있는 원 칩 클럭 동기식 메모리 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성을 나타내는 블럭도,
도 2는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치를 논리 분석기 모드로 설정하는 동작을 기술한 플로우차트를 도시한 도면,
도 3은 도 1에 도시한 메모리로서 논리 분석기 기능을 내장한 동기형 DRAM(SDRAM)의 동작예를 나타내는 도면,
도 4는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치에 대하여 커맨드에 의해 트리거를 부가하여 논리 순서 데이터를 기억하는 동작(제 3 기입 방법)을 기재한 플로우차트를 도시한 도면,
도 5는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치에 대하여 커맨드에 의해 트리거를 부가하여, 트리거 전 및 후의 논리 순서 데이터를 기억하는 동작(제 4 기입 방법)을 기술한 플로우차트를 도시한 도면,
도 6은 본 발명의 실시예 2에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성을 나타내는 블럭도,
도 7은 도 6에 도시한 원 칩 클럭 동기식 메모리 장치에 있어서의 순서 기억 영역의 설정 방법을 기재한 플로우차트를 도시한 도면,
도 8은 도 6에 도시한 원 칩 클럭 동기식 메모리 장치를 메모리 모듈에 탑재한 경우의 순서 기억 영역의 설정 방법을 기재한 플로우차트를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 레지스터 2 : 통상의 데이터 기억 영역
2a : 통상의 데이터 기억 영역 3 : 데이터 영역 제어 회로
4 : 순서 기억 영역 4a : 순서 기억 영역
5 : 레지스터 전송 제어 회로 6 : 행·열 어드레스 카운터
7 : 비교기 8 : 메모리 제어 신호 입력핀
9 : 어드레스 신호 입력핀 10 : 데이터 신호 입출력핀
11 : 클럭 입력핀 12 : 병렬 버스
이하, 첨부 도면 도 1 내지 도 8에 근거하여 본 발명의 실시예를 상세히 설명한다.
(실시예 1)
우선, 도 1 내지 도 5를 참조하여 본 발명의 실시예 1에 있어서의 원 칩 클럭 동기식 메모리 장치의 구성에 대하여 설명한다.
도 1은 본 발명의 실시예 1에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성을 나타내는 블럭도이고, 도 2는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치를 논리 분석기 모드로 설정하는 동작을 기술한 플로우차트를 도시한 도면이며, 도 3은 도 1에 도시한 메모리로서 논리 분석기 기능을 내장한 동기형 DRAM(SDRAM)의 동작예를 나타내는 도면이고, 도 4는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치에 대하여 커맨드에 의해 트리거를 부가하여 논리 순서 데이터를 기억하는 동작(제 3 기입 방법)을 기술한 플로우차트를 도시한 도면, 도 5는 도 1에 도시한 원 칩 클럭 동기식 메모리 장치에 대하여 커맨드에 의해 트리거를 부가하여, 트리거 전 및 후의 논리 순서 데이터를 기억하는 동작(제 4 기입 방법)을 기술한 플로우차트를 도시한 도면이다.
도 1은 본 발명의 실시예 1에 있어서의 논리 순서 기억 기능을 갖는 메모리를 구비한 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성을 나타내는 블럭도이다. 도 1에 있어서, 참조부호 (1)은 각각 제어 신호, 어드레스 신호 및 데이터 신호 등의 논리 순서 데이터(논리 데이터를 순차적으로 나타냄)를 일시적으로 기억하는 레지스터, 참조부호 (2)는 메모리내의 통상의 데이터 기억 영역, 참조부호 (3)은 데이터 기억 영역(2)의 기입/판독을 제어하는 데이터 영역 제어 회로, 참조부호 (4)는 메모리내의 논리 순서 기억 기능으로서, 제어 신호, 어드레스 신호 및 데이터 신호 등의 논리 순서 데이터를 기억(제어 신호, 어드레스 신호, 데이터 신호 등이 입력 순서대로 그 순서를 유지한 상태로 기억됨)하기 위해 데이터 기억 영역(2)과는 별도로 마련된 순서 기억 영역, 참조부호 (5)는 레지스터(1)의 내용을 순서 기억 영역(4)으로 전송하는 제어를 하는 레지스터 전송 제어 회로이다.
또한, 참조부호 (6)은 순서 기억 영역(4)의 어느 행과 열에 논리 순서 데이터가 기입되어지는가를 나타내는 행·열 어드레스 카운터, 참조부호 (7)은 트리거를 부가해야 하는(후술하는) 논리 순서 데이터를 기억하여 레지스터(1)에 순차적으로 입력된 데이터와 비교한 후 합치된 경우에 트리거를 부가하도록 제어하는 비교기, 참조부호 (8)은 RAS 및 CAS 등으로 대표되는 메모리 장치 외부로부터 공급되는 n개의 메모리 제어 신호 입력핀, 참조부호 (9)는 메모리 장치 외부로부터 공급되는 m개의 어드레스 신호(A0, A1) 입력핀, 참조부호 (10)은 메모리 장치에 대한 데이터 신호의 입출력을 행하는 p개의 데이터 신호(DQ0, DQ1)핀, 참조부호 (11)은 메모리 장치의 동작의 기본이 되는 클럭이 메모리 장치의 외부로부터 공급되는 클럭(CLK) 입력핀, 참조부호 (12)는 레지스터(1)와 순서 기억 영역(4)을 연결하는 (n+m+p)의 폭을 갖는 병렬 버스(parallel bus)이다. 또한, 레지스터(1), 레지스터 전송 제어 회로(5), 행·열 어드레스 카운터(6), 비교기(7) 및 메모리의 순서 기억 영역(4)에 의해 논리 순서 데이터 기억 수단을 구성하여, 원 칩 클럭 동기 메모리 장치내에서의 논리 분석기 기능을 구성한다.
다음에, 도 1에 부가해 도 2를 참조하여, 본 발명의 실시예 1에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 동작을 설명한다. 도 2는 본 실시예에 있어서 원 칩 클럭 동기식 메모리 장치에 대하여 논리 분석기 모드를 설정하기 위한 플로우차트를 나타내는 도면이다. 도 2의 단계(101)에 있어서, 논리 분석기 모드를 설정하지 않은 경우에는 단계(106)로 진행하여 통상의 기억 동작을 실행하고, 논리 분석기 모드를 설정하는 경우에는 단계(102)로 진행하여 모드 레지스터(메모리 장치 외부에 있으며, 여기서는 도시하지 않음)에 논리 분석기 모드를 설정한다. 단계(103)에 있어서, 논리 분석기 모드의 설정이 완료되면, 통상의 데이터 기억 영역(2)에 입력 데이터를 기억하고(단계(104)), 순서 기억 영역(4)에 논리 순서 데이터를 기억시킨다(단계(105)). 통상의 메모리로서만 사용하는 경우에는, 논리 분석기 모드를 설정하지 않고서 사용한다.
예를 들면, 동기형 DRAM(SDRAM)의 경우, 동작 개시시에 모드 레지스터의 설정을 하기 때문에, 그 때 모드 레지스터에 논리 분석기 모드를 설정한다. 또한, 논리 분석기 모드의 설정 및 후술하는 메모리의 순서 기억 영역(4)에 대한 논리 순서 데이터의 기입은 CPU(도시하지 않음)에 의해 실행된다. 본 실시예에 있어서, 순서 기억 영역(4)의 크기는 고정되어 있기 때문에, 메모리의 통상의 데이터 기억 영역(2)의 크기와 순서 기억 영역(4)의 크기를 설정할 필요는 없다. 순서 기억 영역(4)의 크기를 설정하는 예는 실시예 2에서 설명한다. 다음에, 논리 분석기 모드가 설정된 후의 동작을 설명한다.
도 3은 메모리로서 논리 분석기 기능을 내장한 동기형 DRAM(SDRAM)의 동작예를 나타내는 도면이다. SDRAM에 있어서, 논리 분석기 모드가 설정되면, 순서 기억 영역(4)에 기입되는 논리 순서 데이터를 제어하는 레지스터(1), 레지스터 전송 제어 회로(5), 행·열 어드레스 카운터(6) 및 비교기(7)가 작동 가능 상태로 되고, 메모리 제어 신호 입력핀(8), 어드레스 신호 입력핀(9) 및 데이터 신호핀(10) 등으로부터 입력된 제어 신호, 어드레스 신호 및 데이터 신호는 클럭 CLK 신호의 상승 에지에서 레지스터(1)로 취입되고, 그 때의 논리 순서 데이터로서 1 클럭씩 순차적으로 메모리의 순서 기억 영역(4)에 기억된다.
도 3의 동작예에 따라 구체적으로 설명하면, 시점(1)에 있어서, 각 제어 신호 및 데이터 신호 등(RAS, CAS, WE, CS, DQM)의 논리(logic)는 (0, 1, 1, 1, 0)으로 된다. 마찬가지로, 그 후의 각 시점 (2), (3), (4), (5), (6)에 있어서는, 각각 (0, 1, 1, 0, 0), (0, 1, 1, 1, 0), (1, 0, 0, 0, 0), (1, 0, 0, 1, 1), (1, 0, 0, 0, 1)로 된다. 이들의 논리 순서 데이터는 메모리에 설정한 순서 기억 영역(4)에 기입된다. 이와 같이, 논리 순서 데이터를 기입하고 판독할 때, 그들 데이터에 의해 메모리 동작을 해석할 수 있다. 그 때문에, 종래와 같이 메모리의 전체 핀에 대하여 프로브를 배치할 필요없이, 메모리 동작의 해석을 정확하고 용이하게, 또한 효율적으로 실행할 수 있다.
다음에, 메모리의 순서 기억 영역(4)에 대한 논리 순서(데이터)의 기입 방법에 대하여 설명한다.
제 1 기입 방법으로서는, 상기한 SDRAM의 예와 같이, 매 클럭마다 논리 순서 데이터를 기억하는 방법이다. 즉, 외부로부터의 제어 신호, 어드레스 신호 및 데이터 신호 등은 통상의 데이터 영역 제어 회로(3)에 입력됨과 동시에 레지스터(1)에 저장된다. 레지스터(1)에 저장된 논리 순서 데이터는 레지스터 전송 제어 회로(5)의 제어에 의해 레지스터(1)와 순서 기억 영역(4)을 연결하는 병렬 버스(12)를 통해 순서 기억 영역(4)으로 전송되어 기억된다.
논리 순서 데이터가 기억될 때마다 행·열 어드레스 카운터(6)를 증분하여 순서 기억 영역(4)의 어느 행·열에 기억되는가를 설정하여 파악한다. 메모리의 최종 어드레스까지 논리 순서 데이터의 기입이 끝나면, 개시 어드레스로부터 다시 논리 순서 데이터의 기입을 행한다. 순서 기억 영역(4)에 논리 순서 데이터를 기입하고 있는 동안에도, 통상의 메모리 영역(2)에 대한 메모리 동작은 실행된다.
다음에, 도 3을 참조하여 제 2 기입 방법을 설명한다.
제 2 기입 방법으로서는, 유효한 커맨드에 대한 논리 순서 데이터만을 취입하는 방법이다. 도 3을 예로 들어 설명하면, CS(칩 선택)가 로우 레벨로 되어 있는 각 시점 (2), (4), (6)에 있어서의 (0, 1, 1, 0, 0), (1, 0, 0, 0, 0), (1, 0, 0, 0, 1)이라고 하는 논리 순서 데이터만이 유효하기 때문에, 이 논리 순서 데이터만을 순서 기억 영역(4)으로 전송한다.
다음에, 도 4를 참조하여 제 3 기입 방법을 설명한다.
제 3 기입 방법으로서는, CPU(도시하지 않음)에 의해 소정의 커맨드에 의해 기입에 대한 트리거를 부가하고, 트리거를 부가한 후의 논리 순서 데이터만을 순서 기억 영역(4)에 취입한다고 하는 방법이다. 도 4는 커맨드에 의해 기입에 대한 트리거를 부가한 후의 논리 순서 데이터를 기억하도록 한 제 3 기입 방법의 플로우차트이다. 이하, 기입에 대한 트리거의 부가 방법에 대하여 설명한다.
우선, 단계(107)에 있어서, 소망하는 논리 순서 데이터를 비교기(7)에 세트한다. 단계(108)로 진행하여, 비교기(7)의 내용과 레지스터(1)에 기억된 논리 순서 데이터를 비교기(7)에서 비교한다. 일치하지 않는 경우에는 다음 데이터와 다시 비교하고, 일치한 경우에는 단계(109)로 진행하여 레지스터(1) 내용의 논리 순서 데이터를 순서 기억 영역(4)에 기억하는 동작을 개시하며, 행·열 어드레스 카운터(6)의 카운트에 의해 순서 기억 영역(4)의 최종 행까지 기억이 진행되면, 논리 순서 데이터의 취입은 거기서 종료된다(단계(110)).
다음에, 도 5를 참조하여 제 4 기입 방법을 설명한다.
제 4 기입 방법으로서는, CPU(도시하지 않음)에 의해 소정의 커맨드에 의해 기입에 대한 트리거를 부가하기 전부터 입력한 논리 순서 데이터를 순서 기억 영역(4)에 기억시키고, 소정의 시점에서 CPU에 의해 트리거를 부가한 다음, 트리거가 가해진 다음의 논리 순서 데이터를 순서 기억 영역(4)에 기억시키는 방법이다. 도 5는 커맨드에 의해 트리거를 부가하여, 그 전 및 후의 논리 순서 데이터를 기억하도록 한 제 4 기입 방법의 플로우차트이다.
우선, 단계(111)에 있어서, 검출하고자 하는 논리 순서 데이터를 비교기(7)에 세트하여 논리 순서 데이터의 기입을 개시한다. 단계(112)로 진행하여, 행·열 카운터(6)가 순서 기억 영역(4)의 절반까지 진행했는지 여부를 체크하여, 행·열 카운터(6)가 순서 기억 영역(4)의 절반까지 진행했을 경우 단계(113)로 진행하고, 비교기(7)와 레지스터(1)의 내용을 비교해 일치하면 최종 행까지 기입하여 논리 순서 데이터의 취입은 종료된다(단계(114)).
상기 단계(113)에 있어서, 비교기(7)와 레지스터(1)의 내용이 일치하지 않는 경우에는 단계(115)로 진행하고, 최종 행까지 논리 순서 데이터의 기입이 종료되면 개시 어드레스에서부터 다시 논리 순서 데이터의 기입을 재개하여 트리거를 취해 상기와 마찬가지로 동작한다.
또한, 순서 기억 영역(4)으로부터 논리 순서 데이터를 판독하는 방법은 논리 분석기 모드를 해제하여 통상의 데이터 신호와 동일하게 데이터(DQ)핀으로부터 판독하도록 한다.
(실시예 2)
이하, 도 6 내지 도 8을 참조하여, 본 발명의 실시예 2에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성에 대하여 상세히 설명한다. 도 6은 본 발명의 실시예 2에 있어서의 논리 분석기 기능을 내장한 원 칩 클럭 동기식 메모리 장치의 구성을 나타내는 블럭도이며, 도 7은 도 6에 도시한 원 칩 클럭 동기식 메모리 장치에 있어서의 순서 기억 영역의 설정 방법을 기술한 플로우차트를 도시한 도면, 도 8은 도 6에 도시한 원 칩 클럭 동기식 메모리 장치를 메모리 모듈에 탑재한 경우의 순서 기억 영역의 설정 방법을 기재한 플로우차트를 도시한 도면이다.
도 6에 있어서, 도 1에 도시한 부호와 동일한 부호를 부여한 구성 요소는 도 1의 것과 마찬가지 기능을 갖기 때문에, 중복되는 설명은 생략한다. 그러나, 참조부호 (2a)는 통상의 데이터 기억 영역, 참조부호 (4a)는 통상의 데이터 기억 영역(2a)내에 마련되고, 크기를 변경할 수 있는 순서 기억 영역이다. 또한, 레지스터(1), 레지스터 전송 제어 회로(5), 행·열 어드레스 카운터(6), 비교기(7) 및 메모리의 순서 기억 영역(4a)에 의해 논리 순서 데이터 기억 수단을 구성하여, 원 칩 클럭 동기식 메모리 장치내에서의 논리 분석기 기능을 구성한다. 또한, 본 실시예에 있어서, 행·열 어드레스 카운터(6)는 메모리의 순서 기억 영역(4a)의 개시 어드레스 및 기억 용량을 설정하는 순서 기억 영역 설정 수단을 구성하고, 그 설정 내용을 변경함으로써 순서 기억 영역(4a)의 크기를 변경할 수 있다.
다음에, 도 7을 참조하여 순서 기억 영역(4a)의 설정 방법에 대하여 설명한다. 도 7에 도시한 순서 기억 영역(4a)의 설정 방법의 경우에는, CPU(도시하지 않음)의 제어에 의해 모드 레지스터(도시하지 않음)를 설정할 때, 논리 분석기 모드의 설정과 동시에 순서 기억 영역(4a)의 크기를 설정하기 위한 개시 행·열 어드레스를 입력하여 설정한다. 이하, 그 설정 방법에 대하여 설명한다.
도 7의 단계(116)에 있어서, 논리 분석기 모드를 설정할 것인지 여부를 판정하여, 설정하지 않는 경우에는 단계(122)로 진행하여 통상의 기억 동작을 실행하고, 설정하는 경우에는 단계(117)로 진행하며, 모드 레지스터를 설정할 경우 논리 분석기 모드를 설정하고 단계(118)로 진행하여 순서 기억 영역(4a)의 개시 어드레스를 행·열 어드레스 카운터(6)에 설정한다. 단계(119)에 있어서, 논리 분석기 모드의 설정 및 개시 어드레스의 설정이 완료되면, 통상의 데이터 기억 영역(2a)에 입력 데이터를 기억하고(단계(120)), 순서 기억 영역(4a)에 논리 순서 데이터를 기억한다(단계(121)).
다음에, 도 8을 참조하여 순서 기억 영역(4a)의 다른 설정 방법에 대하여 설명한다. 도 8에 도시한 순서 기억 영역(4a)의 설정 방법은, 본 발명에 있어서의 원 칩 클럭 동기식 메모리 장치를 메모리 모듈에 탑재하였을 때의 순서 기억 영역(4a)의 용량과 개시 어드레스를 결정하는 방법이다. SDRAM 탑재 모듈의 경우, 모듈의 속성 데이터 등을 기억하는 EEPROM이 탑재되어 있기 때문에, 이 EEPROM에 순서 기억 영역(4a)의 용량 및 개시 어드레스를 미리 기입해 두고, 논리 분석기 모드로 들어 갔을 때 이 데이터를 판독하여 행·열 어드레스 카운터(6)에 설정한다. 이 EEPROM에 설정된 개시 어드레스를 판독하여 행·열 어드레스 카운터(6)에 설정하는 수단은 CPU의 제어에 의해 동작하며, 하드웨어로도 소프트웨어로도 실현할 수 있다. 또한, 상기한 것 이외의 동작은 도 2에 도시한 논리 분석기 모드의 설정과 마찬가지이다.
도 8의 단계(123)에 있어서, 논리 분석기 모드를 설정하지 않은 경우에는 단계(130)로 진행하여 통상의 기억 동작을 하고, 논리 분석기 모드를 설정하는 경우에는 단계(124)로 진행하여, EEPROM에 대한 순서 기억 영역(4a)의 용량 및 개시 어드레스의 설정 데이터가 있는지 여부를 판정하고, 설정 데이터가 없는 경우에는 단계(130)로 진행하여 통상의 기억 동작을 하며, 설정 데이터가 있는 경우에는 단계(125)로 진행한다. 단계(125)에 있어서, 모드 레지스터를 설정할 경우 논리 분석기 모드를 설정하고 단계(126)로 진행하여 순서 기억 영역(4a)의 개시 어드레스를 행·열 어드레스 카운터(6)에 설정한다. 단계(127)에 있어서, 논리 분석기 모드의 설정이 완료되면, 통상의 데이터 기억 영역(2a)에 입력 데이터를 기억시키고(단계(128)), 순서 기억 영역(4a)에 논리 순서 데이터를 기억시킨다(단계(129)).
본 발명은, 상기한 바와 같이 구성하여, 특히 논리 분석기 기능을 내장함으로써, 시스템 동작의 해석을 정확하고 용이하게, 또한 효율적으로 실현하는 것이 가능한 것 이외에, 메모리의 통상의 데이터 기억 영역 및 순서 기억 영역의 크기를 프로그램에 의해 변경할 수 있도록 하여, 동작중인 시스템에 있어서의 불량 해석을 용이하고 효과적으로 실행할 수 있다.

Claims (3)

  1. 통상의 데이터 기억 영역과 제어 신호, 데이터 신호, 어드레스 신호로 이루어지는 논리 순서 데이터를 각각 순차적으로 기억하는 순서 기억 영역으로 이루어지는 메모리와, 통상의 데이터 기억 영역에 대한 데이터의 기입 및 판독을 제어하는 데이터 영역 제어 회로와, 논리 순서 데이터를 취입하여 상기 순서 기억 영역에 기입하는 논리 순서 데이터 기억 수단을 포함한 것을 특징으로 하는 원 칩 클럭 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 논리 순서 데이터 기억 수단은, 레지스터와, 레지스터 전송 제어 회로와, 행·열 어드레스 카운터와, 비교기로 이루어지는 것을 특징으로 하는 원 칩 클럭 동기식 메모리 장치.
  3. 통상의 데이터 기억 영역과 제어 신호, 데이터 신호, 어드레스 신호로 이루어지는 논리 순서 데이터를 각각 순차적으로 기억하는 순서 기억 영역으로 이루어지는 메모리와, 통상의 데이터 기억 영역에 대한 데이터의 기입 및 판독을 제어하는 데이터 영역 제어 회로와, 논리 순서 데이터를 취입하여 상기 순서 기억 영역에 기입하는 논리 순서 데이터 기억 수단과, 상기 순서 기억 영역의 크기를 설정하는 순서 기억 영역 설정 수단을 포함한 것을 특징으로 하는 원 칩 클럭 동기식 메모리 장치.
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