JP3047185B2 - ディジタル音源装置、およびそれに用いられる外部メモリカートリッジ - Google Patents
ディジタル音源装置、およびそれに用いられる外部メモリカートリッジInfo
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- JP3047185B2 JP3047185B2 JP2016473A JP1647390A JP3047185B2 JP 3047185 B2 JP3047185 B2 JP 3047185B2 JP 2016473 A JP2016473 A JP 2016473A JP 1647390 A JP1647390 A JP 1647390A JP 3047185 B2 JP3047185 B2 JP 3047185B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/16—Solid state audio
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、ディジタル音源装置およびそれに用いら
れる外部メモリカートリッジに関し、特に例えばテレビ
ゲーム機のように音楽や効果音等の音に関する量子化デ
ータをメモリに記憶しておきその量子化データに基づい
て音を出力するためのアナログ信号を発生するディジタ
ル音源装置と、それに用いられる外部メモリカートリッ
ジに関するものである。
れる外部メモリカートリッジに関し、特に例えばテレビ
ゲーム機のように音楽や効果音等の音に関する量子化デ
ータをメモリに記憶しておきその量子化データに基づい
て音を出力するためのアナログ信号を発生するディジタ
ル音源装置と、それに用いられる外部メモリカートリッ
ジに関するものである。
（従来技術） 従来、ディジタル音源装置としては、第６図に示す回
路が知らされいる。図において、中央処理装置（以下
「CPU」）１には、アドレスバス２およびデータバス３
を介して音源となる量子化データを記憶した半導体メモ
リ「以下「メモリ」という）４が接続される。そして、
メモリ４に記憶されている量子化データを読出してディ
ジタル／アナログ変換することにより、音を出力するた
めのアナログ信号を発生する場合は、次のような処理に
よって行われる。
路が知らされいる。図において、中央処理装置（以下
「CPU」）１には、アドレスバス２およびデータバス３
を介して音源となる量子化データを記憶した半導体メモ
リ「以下「メモリ」という）４が接続される。そして、
メモリ４に記憶されている量子化データを読出してディ
ジタル／アナログ変換することにより、音を出力するた
めのアナログ信号を発生する場合は、次のような処理に
よって行われる。
まず、第１ステップにおいて、CPU1は或る音を発生す
るための最初の量子化データを記憶している番地のアド
レスデータをメモリ４に与えると同時に、読出信号Ｒを
ハイレベルとすることにより、最初の量子化データを読
出し、これをアキュムレータ1aにロードする。第２ステ
ップにおいて、CPU1はデータレジスタ６を指定するアド
レスデータを発生してアドレスデコーダに与えた後、書
込信号Ｗを出力するとともに、アキュムレータ1aにロー
ドしている量子化データをデータバス３へ出力する。こ
れに応じて、アドレスデコーダ５は、アドレスデータを
デコードすることにより、データレジスタ６への書込が
指定されたことを検出して書込パルスWPをデータレジス
タ６に与える。その結果、データレジスタ６が量子化デ
ータを読込み、次の書込パルスと量子化データが与えら
れるまで当該量子化データを一時記憶する。データレジ
スタ６に記憶されている量子化データは、ディジタル／
アナログ（以下「D/A」という）変換回路７に与えら
れ、このD/A変換回路７によってアナログ信号に変換さ
れて、別途接続される増幅回路（図示せず）等へ出力さ
れる。
るための最初の量子化データを記憶している番地のアド
レスデータをメモリ４に与えると同時に、読出信号Ｒを
ハイレベルとすることにより、最初の量子化データを読
出し、これをアキュムレータ1aにロードする。第２ステ
ップにおいて、CPU1はデータレジスタ６を指定するアド
レスデータを発生してアドレスデコーダに与えた後、書
込信号Ｗを出力するとともに、アキュムレータ1aにロー
ドしている量子化データをデータバス３へ出力する。こ
れに応じて、アドレスデコーダ５は、アドレスデータを
デコードすることにより、データレジスタ６への書込が
指定されたことを検出して書込パルスWPをデータレジス
タ６に与える。その結果、データレジスタ６が量子化デ
ータを読込み、次の書込パルスと量子化データが与えら
れるまで当該量子化データを一時記憶する。データレジ
スタ６に記憶されている量子化データは、ディジタル／
アナログ（以下「D/A」という）変換回路７に与えら
れ、このD/A変換回路７によってアナログ信号に変換さ
れて、別途接続される増幅回路（図示せず）等へ出力さ
れる。
このような動作がメモリ４の量子化データ記憶エリア
の各番地に記憶されている量子化データを読出す毎に行
われる。
の各番地に記憶されている量子化データを読出す毎に行
われる。
（発明が解決しようとする課題） 従来技術によれば、CPU1が或る１つ番地の量子化デー
タを読出してアナログ信号に変換させるために、外部
メモリ４のアドレス指定、読出信号の出力、データ
レジスタ６のアドレス指定、書込信号の出力の各動作
に順次実行しなければならず、音を発生するための処理
時間が長くなる。そのため、CPU1の負担増加を招く。ま
た、音の発生のためのプログラムステップ数も増えるの
で、プログラム開発に時間がかかり、メモリ容量の増大
を招く。
タを読出してアナログ信号に変換させるために、外部
メモリ４のアドレス指定、読出信号の出力、データ
レジスタ６のアドレス指定、書込信号の出力の各動作
に順次実行しなければならず、音を発生するための処理
時間が長くなる。そのため、CPU1の負担増加を招く。ま
た、音の発生のためのプログラムステップ数も増えるの
で、プログラム開発に時間がかかり、メモリ容量の増大
を招く。
特に、ディジタル音源装置がテレビゲーム機等のよう
に画像表示又は画像処理と音の発生を伴う情報処理装置
に適用される場合は、音楽又は効果音等の発生のための
CPU1が画像表示又はアナログ音源のためのもので兼用さ
れるので、音の発生のための処理に時間がかかるとその
分だけ画像表示等の他の能力を低下させる。なお、画像
表示能力低下を防止するためには、高速のCPUを使用す
るか、音発生回路専用のCPUを使用することが考えられ
るが、その場合は高価となる。また、この方法は、既に
販売されている情報処理装置との互換性を確保したい場
合は適用できない。
に画像表示又は画像処理と音の発生を伴う情報処理装置
に適用される場合は、音楽又は効果音等の発生のための
CPU1が画像表示又はアナログ音源のためのもので兼用さ
れるので、音の発生のための処理に時間がかかるとその
分だけ画像表示等の他の能力を低下させる。なお、画像
表示能力低下を防止するためには、高速のCPUを使用す
るか、音発生回路専用のCPUを使用することが考えられ
るが、その場合は高価となる。また、この方法は、既に
販売されている情報処理装置との互換性を確保したい場
合は適用できない。
それゆえに、この発明の主たる目的は、中央処理装置
の負担を軽減でき、少ないステップ数で音の発生のため
の処理が可能な、ディジタル音源装置を提供することで
ある。
の負担を軽減でき、少ないステップ数で音の発生のため
の処理が可能な、ディジタル音源装置を提供することで
ある。
この発明の他の目的は、中央処理装置に着脱自在な外
部メモリカートリッジの構成を変更することにより、既
存または販売済の情報処理装置の構成を変更することな
く、中央処理装置の負担を軽減でき、少ないステップ数
で音の発生のための処理が可能な、ディジタル音源装置
に用いられる外部メモリカートリッジを提供することで
ある。
部メモリカートリッジの構成を変更することにより、既
存または販売済の情報処理装置の構成を変更することな
く、中央処理装置の負担を軽減でき、少ないステップ数
で音の発生のための処理が可能な、ディジタル音源装置
に用いられる外部メモリカートリッジを提供することで
ある。
（課題を解決するための構成） この発明のディジタル音源装置は、ディジタル的に情
報を処理するための中央処理装置と、中央処理装置に接
続されるアドレスバスならびにデータバスと、アドレス
バスならびにデータバスに接続される半導体メモリと、
データバスに接続される一時記憶手段ならびに書込制御
手段と、アドレスバスに接続される検出手段と、ディジ
タル／アナログ変換手段とを備える。
報を処理するための中央処理装置と、中央処理装置に接
続されるアドレスバスならびにデータバスと、アドレス
バスならびにデータバスに接続される半導体メモリと、
データバスに接続される一時記憶手段ならびに書込制御
手段と、アドレスバスに接続される検出手段と、ディジ
タル／アナログ変換手段とを備える。
そして、半導体メモリは、所定のアドレス空間に量子
化データを記憶するための量子化データ記憶エリアと、
中央処理装置からのアクセスに応じて少なくとも量子化
データを読出制御するためのプログラムデータを記憶し
たプログラムデータ記憶エリアとを含む。量子化データ
記憶エリアには、一連の音を発生するための複数の量子
化データが量子化データ列として記憶され、かつ当該量
子化データ列の最後のアドレスに終了コードが記憶され
る。プログラムデータ記憶エリア内の或るアドレスに
は、或るアドレス範囲の量子化データ列の読出開始アド
レスを指定するための読出開始アドレスデータが記憶さ
れる。一時記憶手段は、書込信号が与えられる毎にデー
タバスから与えられる各量子化データを順次一時記憶す
るものである。検出手段は、中央処理装置から半導体メ
モリに与えられるアドレスデータが量子化データ記憶エ
リアを指定するものであることを検出するものである。
書込制御手段は、検出手段の出力がある毎に書込信号を
発生して一時記憶手段に与えかつ終了コードを検出した
とき書込信号の発生を停止するものである。ディジタル
／アナログ変換手段は、一時記憶手段に一時記憶されて
いる量子化データを順次アナログ信号に変換するもので
ある。
化データを記憶するための量子化データ記憶エリアと、
中央処理装置からのアクセスに応じて少なくとも量子化
データを読出制御するためのプログラムデータを記憶し
たプログラムデータ記憶エリアとを含む。量子化データ
記憶エリアには、一連の音を発生するための複数の量子
化データが量子化データ列として記憶され、かつ当該量
子化データ列の最後のアドレスに終了コードが記憶され
る。プログラムデータ記憶エリア内の或るアドレスに
は、或るアドレス範囲の量子化データ列の読出開始アド
レスを指定するための読出開始アドレスデータが記憶さ
れる。一時記憶手段は、書込信号が与えられる毎にデー
タバスから与えられる各量子化データを順次一時記憶す
るものである。検出手段は、中央処理装置から半導体メ
モリに与えられるアドレスデータが量子化データ記憶エ
リアを指定するものであることを検出するものである。
書込制御手段は、検出手段の出力がある毎に書込信号を
発生して一時記憶手段に与えかつ終了コードを検出した
とき書込信号の発生を停止するものである。ディジタル
／アナログ変換手段は、一時記憶手段に一時記憶されて
いる量子化データを順次アナログ信号に変換するもので
ある。
一方、ディジタル音源装置に用いられる外部メモリカ
ートリッジは、ディジタル的に情報を処理するための中
央処理装置と、中央処理装置にそれぞれ接続される第１
のアドレスバスおよび第１のデータバスと、第１のアド
レスバスおよび第１のデータバスに接続されるコネクタ
とから構成される情報処理装置に対して着脱自在に構成
され、半導体メモリと、基板と、一時記憶手段と、検出
手段と、書込制御手段と、ディジタル／アナログ変換手
段とを備える。
ートリッジは、ディジタル的に情報を処理するための中
央処理装置と、中央処理装置にそれぞれ接続される第１
のアドレスバスおよび第１のデータバスと、第１のアド
レスバスおよび第１のデータバスに接続されるコネクタ
とから構成される情報処理装置に対して着脱自在に構成
され、半導体メモリと、基板と、一時記憶手段と、検出
手段と、書込制御手段と、ディジタル／アナログ変換手
段とを備える。
そして、半導体メモリは、所定のアドレス空間に量子
化データを記憶するための量子化データ記憶エリアと、
中央処理装置からのアクセスに応じて少なくとも量子化
データを読出制御するためのプログラムデータを記憶し
たプログラムデータ記憶エリアとを含む。量子化データ
記憶エリアには、一連の音を発生するための複数の量子
化データが量子化データ列として記憶され、かつ当該量
子化データ列の最後のアドレスに終了コードが記憶され
る。プログラムデータ記憶エリア内の或るアドレスに
は、或るアドレス範囲の量子化データ列の読出開始アド
レスを指定するための読出開始アドレスデータが記憶さ
れる。基板は、情報処理装置側のコネクタに着脱自在と
され、コネクタに差込まれた際に第１のアドレスバスな
らびに第１のデータバスに接続される複数の端子部と、
各端子部を介して第１のアドレスバスならびに第１のデ
ータバスを半導体メモリに接続するための第２のアドレ
スバスならびに第２のデータバスが形成される。一時記
憶手段は、基板上に装着されかつ第２のデータバスに接
続され、書込信号が与えられる毎に第２のデータバスか
ら順次与えられる各量子化データを順次一時記憶するも
のである。検出手段は、第２のアドレスバスに接続さ
れ、中央処理装置から半導体メモリに与えられるアドレ
スデータが量子化データ記憶エリアを指定するものであ
ることを検出するものである。書込制御手段は、第２の
データバスに接続され、検出手段の出力がある毎に一時
記憶手段に書込信号を与えかつ終了コードを検出したと
き書込信号の発生を停止するものである。ディジタル／
アナログ変換手段は、一時記憶手段に一時記憶される量
子化データを順次アナログ信号に変換して、基板の端子
部を介してアナログ信号を出力するものである。
化データを記憶するための量子化データ記憶エリアと、
中央処理装置からのアクセスに応じて少なくとも量子化
データを読出制御するためのプログラムデータを記憶し
たプログラムデータ記憶エリアとを含む。量子化データ
記憶エリアには、一連の音を発生するための複数の量子
化データが量子化データ列として記憶され、かつ当該量
子化データ列の最後のアドレスに終了コードが記憶され
る。プログラムデータ記憶エリア内の或るアドレスに
は、或るアドレス範囲の量子化データ列の読出開始アド
レスを指定するための読出開始アドレスデータが記憶さ
れる。基板は、情報処理装置側のコネクタに着脱自在と
され、コネクタに差込まれた際に第１のアドレスバスな
らびに第１のデータバスに接続される複数の端子部と、
各端子部を介して第１のアドレスバスならびに第１のデ
ータバスを半導体メモリに接続するための第２のアドレ
スバスならびに第２のデータバスが形成される。一時記
憶手段は、基板上に装着されかつ第２のデータバスに接
続され、書込信号が与えられる毎に第２のデータバスか
ら順次与えられる各量子化データを順次一時記憶するも
のである。検出手段は、第２のアドレスバスに接続さ
れ、中央処理装置から半導体メモリに与えられるアドレ
スデータが量子化データ記憶エリアを指定するものであ
ることを検出するものである。書込制御手段は、第２の
データバスに接続され、検出手段の出力がある毎に一時
記憶手段に書込信号を与えかつ終了コードを検出したと
き書込信号の発生を停止するものである。ディジタル／
アナログ変換手段は、一時記憶手段に一時記憶される量
子化データを順次アナログ信号に変換して、基板の端子
部を介してアナログ信号を出力するものである。
（発明の効果） この発明のディジタル音源装置によれば、安価にして
中央処理装置の負担を軽減でき、少ないステップ数でデ
ィジタル的に音を発生するための処理を実現できる。
中央処理装置の負担を軽減でき、少ないステップ数でデ
ィジタル的に音を発生するための処理を実現できる。
この発明のディジタル音源装置に用いられる外部メモ
リカートリッジによれば、既存または発売済の情報処理
装置の構成を変更することなく、中央処理装置の負担を
軽減でき、少ないステップ数で音の発生のための処理を
実現できる。また、情報処理装置の構成を変更しないの
で、既に販売した機種との互換性を保つことができる。
リカートリッジによれば、既存または発売済の情報処理
装置の構成を変更することなく、中央処理装置の負担を
軽減でき、少ないステップ数で音の発生のための処理を
実現できる。また、情報処理装置の構成を変更しないの
で、既に販売した機種との互換性を保つことができる。
（実施例） 第１図はこの発明のディジタル音源装置の一実施例の
ブロック図である。特に、第１図は音源システムの原理
を示す。
ブロック図である。特に、第１図は音源システムの原理
を示す。
図において、CPU11には、アドレスバス12およびデー
タバス13を介して半導体メモリ14が接続される。メモリ
14は、例えば第２図のCPUから見たメモリマップの8000H
（但し、最後の桁のＨは16進表示を表す）〜FFFFHのメ
モリ空間で示すように、プログラムデータ記憶エリア14
aと、量子化データ記憶エリア14bとを含む。量子化デー
タ記憶エリア14bには、一連の音を発生するための複数
の量子化データ（X1〜Xn−1,Y1〜Ym−１…）が量子化デ
ータ列（X,Y…）として記憶され、当該量子化データ列
（X,Y…）の最後のアドレスには終了（ストップ）コー
ドが記憶される。ここで、量子化データとしては、楽器
で演奏した音楽や人の声を量子化してパルス符号変調
（PCM）したものに限らず、キーボード等の入力装置で
プログラム的手法によって作成したものでもよい。
タバス13を介して半導体メモリ14が接続される。メモリ
14は、例えば第２図のCPUから見たメモリマップの8000H
（但し、最後の桁のＨは16進表示を表す）〜FFFFHのメ
モリ空間で示すように、プログラムデータ記憶エリア14
aと、量子化データ記憶エリア14bとを含む。量子化デー
タ記憶エリア14bには、一連の音を発生するための複数
の量子化データ（X1〜Xn−1,Y1〜Ym−１…）が量子化デ
ータ列（X,Y…）として記憶され、当該量子化データ列
（X,Y…）の最後のアドレスには終了（ストップ）コー
ドが記憶される。ここで、量子化データとしては、楽器
で演奏した音楽や人の声を量子化してパルス符号変調
（PCM）したものに限らず、キーボード等の入力装置で
プログラム的手法によって作成したものでもよい。
このように量子化データを記憶させることによって、
複数の量子化データ列がまとまりのある音のデータとな
り、所望の量子化データ列の最初のアドレス（すなわち
読出開始アドレス）を指定すればストップコードを検出
するまで連続的に量子化データを順次読出せばよい。そ
の目的で、プログラムデータ記憶エリア14aには、所望
の量子化データ列に対応する音を発生すべきタイミング
に相当する或るアドレスに、或るアドレス範囲の量子化
データ列（Ｘ又はＹ等）の読出開始アドレスを指定する
ための読出開始アドレスデータが予め記憶されている。
また、ストップコードとしては、例えば無音を示すオー
ルビット零のコードが用いられる。
複数の量子化データ列がまとまりのある音のデータとな
り、所望の量子化データ列の最初のアドレス（すなわち
読出開始アドレス）を指定すればストップコードを検出
するまで連続的に量子化データを順次読出せばよい。そ
の目的で、プログラムデータ記憶エリア14aには、所望
の量子化データ列に対応する音を発生すべきタイミング
に相当する或るアドレスに、或るアドレス範囲の量子化
データ列（Ｘ又はＹ等）の読出開始アドレスを指定する
ための読出開始アドレスデータが予め記憶されている。
また、ストップコードとしては、例えば無音を示すオー
ルビット零のコードが用いられる。
一方、アドレスバス12には、アドレスデコーダ15が接
続される。データバス13には、データレジスタ16,制御
レジスタ18および読出・書込制御回路20が接続される。
アドレスデコーダ15は、量子化データ記憶エリア14bを
指定するアドレスを検出可能なデコーダを含んで構成さ
れる。また、アドレスデコーダ15は記憶エリア14bの範
囲を指定するアドレスデータが変化する毎にその検出信
号を読出・書込制御回路20に与え、書込信号Ｗが与えら
れたとき書込パルスWPを制御レジスタ18に与えるもので
ある。データレジスタ16は例えば８ビットのＤ形フリッ
プフロップ（以下「Ｄ−FF」と略称する）で構成され
る。制御レジスタ18はD0ビットに対応する１ビットのＤ
−FFで構成される。
続される。データバス13には、データレジスタ16,制御
レジスタ18および読出・書込制御回路20が接続される。
アドレスデコーダ15は、量子化データ記憶エリア14bを
指定するアドレスを検出可能なデコーダを含んで構成さ
れる。また、アドレスデコーダ15は記憶エリア14bの範
囲を指定するアドレスデータが変化する毎にその検出信
号を読出・書込制御回路20に与え、書込信号Ｗが与えら
れたとき書込パルスWPを制御レジスタ18に与えるもので
ある。データレジスタ16は例えば８ビットのＤ形フリッ
プフロップ（以下「Ｄ−FF」と略称する）で構成され
る。制御レジスタ18はD0ビットに対応する１ビットのＤ
−FFで構成される。
読出・書込制御回路20は、アドレスデコーダ15から量
子化データ記憶エリア14bの範囲を示す検出信号が与え
られる毎に書込パルス（WP）をデータレジスタ16に与
え、そのときデータバス13を介して与えられる量子化デ
ータをデータレジスタ16にロードさせるとともに、スト
ップビットを検出したとき書込パルスWPの発生を停止し
て、データレジスタ16への書込を禁止するものである。
この読出・書込制御回路20の詳細は、後述の第３図を参
照して説明する。
子化データ記憶エリア14bの範囲を示す検出信号が与え
られる毎に書込パルス（WP）をデータレジスタ16に与
え、そのときデータバス13を介して与えられる量子化デ
ータをデータレジスタ16にロードさせるとともに、スト
ップビットを検出したとき書込パルスWPの発生を停止し
て、データレジスタ16への書込を禁止するものである。
この読出・書込制御回路20の詳細は、後述の第３図を参
照して説明する。
データレジスタ16には、ディジタル／アナログ（以下
「D/A」と略称する）変換回路17が接続される。D/A変換
回路17は、データレジスタ16の記憶内容（量子化デー
タ）をD/A変換し、アナログ信号を出力するものであ
る。このアナログ信号が１つのまとまった量子化データ
列分だけ出力されると、１つの音が出力されることにな
る。そして、アナログ信号は、別途接続される増幅器
（図示せず）を介してスピーカ（図示せず）に与えら
れ、音として出力される。
「D/A」と略称する）変換回路17が接続される。D/A変換
回路17は、データレジスタ16の記憶内容（量子化デー
タ）をD/A変換し、アナログ信号を出力するものであ
る。このアナログ信号が１つのまとまった量子化データ
列分だけ出力されると、１つの音が出力されることにな
る。そして、アナログ信号は、別途接続される増幅器
（図示せず）を介してスピーカ（図示せず）に与えら
れ、音として出力される。
なお、制御レジスタ18は、本願のように自動的に量子
化データをデータレジスタ16へ書込む第１モード（エネ
ーブル;E）と従来のようにCPU11が毎回書込アドレスを
指定することにより書込む第２モード（ディスエーブ
ル;D）を切換えるためのデータ（D0の１ビット）を一時
記憶するのに用いられる。しかし、そのようなモード切
換えを必要としない用途には不要である。
化データをデータレジスタ16へ書込む第１モード（エネ
ーブル;E）と従来のようにCPU11が毎回書込アドレスを
指定することにより書込む第２モード（ディスエーブ
ル;D）を切換えるためのデータ（D0の１ビット）を一時
記憶するのに用いられる。しかし、そのようなモード切
換えを必要としない用途には不要である。
なお、アドレスデコーダ15,データレジスタ16,D/A変
換器17,制御レジスタ18及び読出・書込制御回路20は、
生産効率の向上及び組立容易化のため、ワンチップ集積
回路（IC）で構成しても良いことは勿論である。
換器17,制御レジスタ18及び読出・書込制御回路20は、
生産効率の向上及び組立容易化のため、ワンチップ集積
回路（IC）で構成しても良いことは勿論である。
第３図は読出・書込制御回路と関連回路の詳細図であ
る。読出・書込制御回路20は、セレクタ21,22と停止コ
ード検出回路23と割込信号（IRQ）発生回路24とから構
成される。この停止コード検出回路23は、停止（ストッ
プ）コードとして無音を示すオールビット零のコードが
用いられる場合、オールビット零を検出可能なデコーダ
で構成される。割込信号発生回路24は例えばＤ−FFで構
成される。
る。読出・書込制御回路20は、セレクタ21,22と停止コ
ード検出回路23と割込信号（IRQ）発生回路24とから構
成される。この停止コード検出回路23は、停止（ストッ
プ）コードとして無音を示すオールビット零のコードが
用いられる場合、オールビット零を検出可能なデコーダ
で構成される。割込信号発生回路24は例えばＤ−FFで構
成される。
次に、第１図〜第３図を参照して、第１図及び第３図
の実施例動作を説明する。通常、CPU11はメモリ14のプ
ログラムデータ記憶エリア14aに予め設定記憶されてい
るプログラムに基づいて音発生以外の動作を実行してい
るが、ディジタル音を発生する場合は以下の動作が行わ
れる。
の実施例動作を説明する。通常、CPU11はメモリ14のプ
ログラムデータ記憶エリア14aに予め設定記憶されてい
るプログラムに基づいて音発生以外の動作を実行してい
るが、ディジタル音を発生する場合は以下の動作が行わ
れる。
まず、本願の特徴となる音を発生する場合の動作、す
なわち１ステップで量子化データをデータレジスタ16へ
書込むモード（第１モード）を述べる。音を発生すべき
タイミングになると、CPU11は、読出・書込制御回路20
の動作モードを第１モードに指定するために、モード指
定データ（例えば、5010HのアドレスのD0ビットのデー
タ）をデータバス13を介して制御レジスタ18に与えると
ともに、制御レジスタ指定アドレスデータ（例えば、50
10H）をアドレスバス12へ出力することにより、モード
指定データを制御レジスタ18にロードさせる。
なわち１ステップで量子化データをデータレジスタ16へ
書込むモード（第１モード）を述べる。音を発生すべき
タイミングになると、CPU11は、読出・書込制御回路20
の動作モードを第１モードに指定するために、モード指
定データ（例えば、5010HのアドレスのD0ビットのデー
タ）をデータバス13を介して制御レジスタ18に与えると
ともに、制御レジスタ指定アドレスデータ（例えば、50
10H）をアドレスバス12へ出力することにより、モード
指定データを制御レジスタ18にロードさせる。
その後、ある量子化データ列（例えばＸ）の音を発生
させるために、CPU11は出力すべき量子化データ列Ｘの
先頭アドレスを指定するアドレスデータ（AD1）をアド
レスカウンタ（図示せず）にプリセットしてアドレスバ
ス12へ出力すると同時に、読出信号Ｒを出力する。この
とき、アドレスデコーダ15は、アドレスデータをデコー
ドして、量子化データ記憶エリア14b（例えば、8000H〜
BFFFHの範囲のいずれかのアドレス）が指定されたこと
を検出し、システムクロックSCKに同期して１パルスを
発生する。このパルスがセレクタ22のＢ入力端子に与え
られる。応じて、セレクタ22は、そのとき制御レジスタ
18から第１モードを示す信号（ハイレベル）が与えられ
ているので、Ａ入力端子への信号を書込パルスWPとして
データレジスタ16に与える。
させるために、CPU11は出力すべき量子化データ列Ｘの
先頭アドレスを指定するアドレスデータ（AD1）をアド
レスカウンタ（図示せず）にプリセットしてアドレスバ
ス12へ出力すると同時に、読出信号Ｒを出力する。この
とき、アドレスデコーダ15は、アドレスデータをデコー
ドして、量子化データ記憶エリア14b（例えば、8000H〜
BFFFHの範囲のいずれかのアドレス）が指定されたこと
を検出し、システムクロックSCKに同期して１パルスを
発生する。このパルスがセレクタ22のＢ入力端子に与え
られる。応じて、セレクタ22は、そのとき制御レジスタ
18から第１モードを示す信号（ハイレベル）が与えられ
ているので、Ａ入力端子への信号を書込パルスWPとして
データレジスタ16に与える。
一方、メモリ14は、量子化データ列Ｘの先頭アドレス
の指定に応じて、量子化データX1を読出し、データバス
13を介してセレクタ21のＢ入力端子に与える。このと
き、セレクタ21にはストップコード検出回路23からスト
ップコード検出出力（ハイレベル）が与えられていない
ので、セレクタ21はＢ入力端子からの量子化データX1を
選択してデータレジスタ16に与える。従って、データレ
ジスタ16は、量子化データX1をロード（一時記憶）す
る。この量子化データX1がD/A変換器17でD/A変換されて
アナログ信号として出力される。
の指定に応じて、量子化データX1を読出し、データバス
13を介してセレクタ21のＢ入力端子に与える。このと
き、セレクタ21にはストップコード検出回路23からスト
ップコード検出出力（ハイレベル）が与えられていない
ので、セレクタ21はＢ入力端子からの量子化データX1を
選択してデータレジスタ16に与える。従って、データレ
ジスタ16は、量子化データX1をロード（一時記憶）す
る。この量子化データX1がD/A変換器17でD/A変換されて
アナログ信号として出力される。
続いて、CPU11は、アドレスカウンタ（図示せず）を
歩進させて次の量子化データX2を指定するためのアドレ
スデータを発生し、アドレスバス12へ出力する。応じ
て、アドレスデコーダ15は、量子化データ記憶エリア14
bが指定されたことを検出し、システムクロックSCKに同
期して１パルスを出力する。この１パルスが、セレクタ
22を介して書込パルスWPとしてデータレジスタ16に与え
られる。これと同時に、外部メモリ14から量子化データ
X2が読出され、データバス13を介してセレクタ21のＢ入
力端子に与えられ、それがデータレジスタ16の入力とな
る。そのため、データレジスタ16は量子化データX2をロ
ードする。
歩進させて次の量子化データX2を指定するためのアドレ
スデータを発生し、アドレスバス12へ出力する。応じ
て、アドレスデコーダ15は、量子化データ記憶エリア14
bが指定されたことを検出し、システムクロックSCKに同
期して１パルスを出力する。この１パルスが、セレクタ
22を介して書込パルスWPとしてデータレジスタ16に与え
られる。これと同時に、外部メモリ14から量子化データ
X2が読出され、データバス13を介してセレクタ21のＢ入
力端子に与えられ、それがデータレジスタ16の入力とな
る。そのため、データレジスタ16は量子化データX2をロ
ードする。
以後、同様にして、CPU11が量子化データ列Ｘの各番
地を順次指定することにより、量子化データ記憶エリア
14bを指定するアドレスデータが変化する毎に書込パル
スWPがデータレジスタ16に与えられると同時に、アドレ
ス指定された量子化データが読出されるので、データレ
ジスタ16には各量子化データが順次記憶されることにな
る。このようにして、データレジスタ16に順次記憶され
た量子化データX1〜Xnは、D/A変換器17でD/A変換されて
アナログ信号として出力されるが、一連の量子化データ
（すなわち量子化データ列Ｘのデータ）がアナログ信号
として出力されることにより、ある１つの音又は音楽が
発生されることになる。
地を順次指定することにより、量子化データ記憶エリア
14bを指定するアドレスデータが変化する毎に書込パル
スWPがデータレジスタ16に与えられると同時に、アドレ
ス指定された量子化データが読出されるので、データレ
ジスタ16には各量子化データが順次記憶されることにな
る。このようにして、データレジスタ16に順次記憶され
た量子化データX1〜Xnは、D/A変換器17でD/A変換されて
アナログ信号として出力されるが、一連の量子化データ
（すなわち量子化データ列Ｘのデータ）がアナログ信号
として出力されることにより、ある１つの音又は音楽が
発生されることになる。
そして、CPU11が量子化データ列Ｘの最後のアドレス
（ADn＋１）を指定すると、メモリ14からストップコー
ドが読出される。このストップコードがデータバス13を
介してセレクタ21および停止コード検出回路23に与えら
れる。このとき、上述の動作と同様にして、アドレスデ
コーダ15が１パルスを発生しかつセレクタ22が書込パル
スWPを出力するので、データレジスタ16はストップコー
ドを（無音で表すオールビット零のコード）ロードす
る。このストップコードの読出に応じて、停止コード検
出回路23がそれを検出し、セレクタ21にハイレベルを与
える。そのため、セレクタ21は以後Ａ入力端子からのデ
ータをデータレジスタ21に与える。従って、ストップコ
ード（オールビット零のデータ）がデータレジスタ16及
びセレクタ21を循環しながらデータレジスタ16にロード
され続ける。その結果、D/A変換回路17が連続的に零レ
ベルのアナログ信号を出力するので、無音状態となる。
（ADn＋１）を指定すると、メモリ14からストップコー
ドが読出される。このストップコードがデータバス13を
介してセレクタ21および停止コード検出回路23に与えら
れる。このとき、上述の動作と同様にして、アドレスデ
コーダ15が１パルスを発生しかつセレクタ22が書込パル
スWPを出力するので、データレジスタ16はストップコー
ドを（無音で表すオールビット零のコード）ロードす
る。このストップコードの読出に応じて、停止コード検
出回路23がそれを検出し、セレクタ21にハイレベルを与
える。そのため、セレクタ21は以後Ａ入力端子からのデ
ータをデータレジスタ21に与える。従って、ストップコ
ード（オールビット零のデータ）がデータレジスタ16及
びセレクタ21を循環しながらデータレジスタ16にロード
され続ける。その結果、D/A変換回路17が連続的に零レ
ベルのアナログ信号を出力するので、無音状態となる。
これと同時に、割込信号発生回路24は、停止コード検
出回路23からハイレベルがありかつセレクタ22からクロ
ックパルスが与えられていることに応じて割込信号（IR
Q）を発生し、停止コード検出回路23がオールビット零
以外のデータを検出してその出力をローレベルとするま
で持続する。
出回路23からハイレベルがありかつセレクタ22からクロ
ックパルスが与えられていることに応じて割込信号（IR
Q）を発生し、停止コード検出回路23がオールビット零
以外のデータを検出してその出力をローレベルとするま
で持続する。
一方、CPU11は、プログラム処理に基づいて割込信号
の有無を検出すべきタイミングで割込信号の読込みを指
定するアドレス（例えば5010H−Ｒ）を発生する。これ
に応じて、アドレスデコーダ15が割込信号の読込みを示
す信号を発生してゲート回路25を開成させるので、ゲー
ト回路25はIRQ信号をデータバス13へ出力する。なお、
第１図実施例に示すように、データバス13を介さずにIR
Q信号をCPU11に直接与える場合は、ゲート回路25が不要
となる。
の有無を検出すべきタイミングで割込信号の読込みを指
定するアドレス（例えば5010H−Ｒ）を発生する。これ
に応じて、アドレスデコーダ15が割込信号の読込みを示
す信号を発生してゲート回路25を開成させるので、ゲー
ト回路25はIRQ信号をデータバス13へ出力する。なお、
第１図実施例に示すように、データバス13を介さずにIR
Q信号をCPU11に直接与える場合は、ゲート回路25が不要
となる。
また、量子化データ列Ｙの量子化データY1〜Ymに基づ
いて音を発生する場合は、CPU11が先頭アドレス（An＋
１）を指定した後、順次アドレスをAn＋２〜Amまで歩進
することにより、同様の動作が行われる。但し、CPU11
が１ステップで各量子化データをデータレジスタ16へ書
込むモードの設定は、一旦設定するとモード変更する必
要のない限り、不要となる。
いて音を発生する場合は、CPU11が先頭アドレス（An＋
１）を指定した後、順次アドレスをAn＋２〜Amまで歩進
することにより、同様の動作が行われる。但し、CPU11
が１ステップで各量子化データをデータレジスタ16へ書
込むモードの設定は、一旦設定するとモード変更する必
要のない限り、不要となる。
ところで、第３図の実施例は、第６図に示す従来方式
による音の発生も可能なように、CPU11が１ステップで
各量子化データをデータレジスタ16へ書込む第１モード
と、第６図に示す従来技術と同様に２ステップで各量子
化データをデータレジスタ16へ書込むモード（第２モー
ド）に切換え可能に構成されている。そこで、次に２ス
テップで書込む第２モードの動作を説明する。
による音の発生も可能なように、CPU11が１ステップで
各量子化データをデータレジスタ16へ書込む第１モード
と、第６図に示す従来技術と同様に２ステップで各量子
化データをデータレジスタ16へ書込むモード（第２モー
ド）に切換え可能に構成されている。そこで、次に２ス
テップで書込む第２モードの動作を説明する。
第２モードの場合は、制御レジスタ18に対応するアド
レス（例えば5010H）のD0ビットに第２モードを指定す
るデータ（例えば、論理「０」）が設定されている。そ
して、CPU11は、量子化データの読出に先立ちアドレス5
010Hを指定して、第２モード指定データを制御レジスタ
18に予めロードさせておく。この場合は、制御レジスタ
18が能動化信号を出力しない（すなわちローレベルの不
能動化信号を出力する）ので、セレクタ22が不能動化さ
れる。従って、たとえ無音を示すオールビット零のデー
タがメモリ14から読出されたとしても、割込信号発生回
路24はIRQ信号を発生しないように構成されている。
レス（例えば5010H）のD0ビットに第２モードを指定す
るデータ（例えば、論理「０」）が設定されている。そ
して、CPU11は、量子化データの読出に先立ちアドレス5
010Hを指定して、第２モード指定データを制御レジスタ
18に予めロードさせておく。この場合は、制御レジスタ
18が能動化信号を出力しない（すなわちローレベルの不
能動化信号を出力する）ので、セレクタ22が不能動化さ
れる。従って、たとえ無音を示すオールビット零のデー
タがメモリ14から読出されたとしても、割込信号発生回
路24はIRQ信号を発生しないように構成されている。
そして、２ステップで各量子化データをデータレジス
タ16へ書込む第２モードを使用する場合は、プログラム
データ記憶エリア14aには量子化データの読出アドレス
データとデータレジスタ16に書込みを指定する書込アド
レスデータが２ステップでプログラム設定され、量子化
データ記憶エリア14bの各量子化データ列の最後にはス
トップコードがプログラム設定されていない。そして、
CPU11は、第１ステップにおいて、或る１つの量子化デ
ータの読出アドレスデータの記憶されているアドレスを
指定することにより、当該アドレスから量子化データを
書込んで、アキュムレータ（図示せず）にロードする。
タ16へ書込む第２モードを使用する場合は、プログラム
データ記憶エリア14aには量子化データの読出アドレス
データとデータレジスタ16に書込みを指定する書込アド
レスデータが２ステップでプログラム設定され、量子化
データ記憶エリア14bの各量子化データ列の最後にはス
トップコードがプログラム設定されていない。そして、
CPU11は、第１ステップにおいて、或る１つの量子化デ
ータの読出アドレスデータの記憶されているアドレスを
指定することにより、当該アドレスから量子化データを
書込んで、アキュムレータ（図示せず）にロードする。
その後、CPU11は、第２ステップにおいて、データレ
ジスタ16への書込を指定するアドレスデータ（5011H−
Ｗ）を出力する。これがアドレスデコーダ15によって検
出され、アドレスデコーダ15がデコード出力をセレクタ
22のＡ入力端子に与える。セレクタ22はＡ入力端子への
入力信号がある毎に書込パルスWPを発生してデータレジ
スタ16に与える。そのため、メモリ14から量子化データ
が読出され、データバス13を介してセレクタ21に与えら
れる。セレクタ21はＢ入力端子に与えられる量子化デー
タを選択して、データレジスタ16に与えるため、データ
レジスタ16はこの量子化データをロードする。
ジスタ16への書込を指定するアドレスデータ（5011H−
Ｗ）を出力する。これがアドレスデコーダ15によって検
出され、アドレスデコーダ15がデコード出力をセレクタ
22のＡ入力端子に与える。セレクタ22はＡ入力端子への
入力信号がある毎に書込パルスWPを発生してデータレジ
スタ16に与える。そのため、メモリ14から量子化データ
が読出され、データバス13を介してセレクタ21に与えら
れる。セレクタ21はＢ入力端子に与えられる量子化デー
タを選択して、データレジスタ16に与えるため、データ
レジスタ16はこの量子化データをロードする。
上述のような２ステップで量子化データをデータレジ
スタ16へ書込む動作が各量子化データ毎に実行される。
なお、D/A変換回路17の動作は１ステップで書込を行う
第１モードと同様であるので省略する。
スタ16へ書込む動作が各量子化データ毎に実行される。
なお、D/A変換回路17の動作は１ステップで書込を行う
第１モードと同様であるので省略する。
なお、プログラムの設計上、従来技術と同様の第２モ
ードを全く必要としない用途に適用する場合は、制御レ
ジスタ18によるモード切換回路とモード切換えのための
プログラムデータの設定が不要となる。
ードを全く必要としない用途に適用する場合は、制御レ
ジスタ18によるモード切換回路とモード切換えのための
プログラムデータの設定が不要となる。
次に、本願の特徴となる１ステップで量子化データを
書込む第１モードが従来の２ステップで量子化データを
書込む第２モードよりもCPU11の負担を軽減できる理由
を説明する。
書込む第１モードが従来の２ステップで量子化データを
書込む第２モードよりもCPU11の負担を軽減できる理由
を説明する。
第4A図および第4B図は第１図実施例（すなわち第１モ
ード）と第６図の従来技術（第２モード）を比較するた
めのプログラムの図解図と書込動作のタイムチャートを
示す図であり、特に第4A図はプログラムの図解図、第4B
図は動作タイムチャートを示す。
ード）と第６図の従来技術（第２モード）を比較するた
めのプログラムの図解図と書込動作のタイムチャートを
示す図であり、特に第4A図はプログラムの図解図、第4B
図は動作タイムチャートを示す。
第4A図において、１つの音が５つの量子化データで表
現される場合を考えれば、本願実施例では量子化データ
X1〜X5がオペランドとしてアドレスAD1〜AD5に順次記憶
され、ストップコード（STPC）がその直後のアドレスAD
6に記憶される。一方、第６図の従来例では、量子化デ
ータX1〜X5とデータレジスタへの書込を指定するデータ
Ｒ−ADがオペランドとして交互にアドレスAD1〜AD10に
順次記憶される。ここで、命令語の「LDA」はデータの
読出命令を示し、「STA」はデータレジスタへのロード
命令を示す。なお、図示の例では、マシンクロックの４
サイクルで１ステップを実行する場合を示している。
現される場合を考えれば、本願実施例では量子化データ
X1〜X5がオペランドとしてアドレスAD1〜AD5に順次記憶
され、ストップコード（STPC）がその直後のアドレスAD
6に記憶される。一方、第６図の従来例では、量子化デ
ータX1〜X5とデータレジスタへの書込を指定するデータ
Ｒ−ADがオペランドとして交互にアドレスAD1〜AD10に
順次記憶される。ここで、命令語の「LDA」はデータの
読出命令を示し、「STA」はデータレジスタへのロード
命令を示す。なお、図示の例では、マシンクロックの４
サイクルで１ステップを実行する場合を示している。
そこで、タイムチャートを比較すると、本願実施例で
は、１ステップ（４サイクル）期間の前半で読出アドレ
ス指定が行われ、後半で量子化データの読出しと同時に
データレジスタ６への書込みが行われている。これに対
して、従来技術では、奇数ステップ期間の前半で読出ア
ドレス指定が行われかつ後半でアキュムレータにロード
されている量子化データの書込が行われ、偶数ステップ
期間の前半で書込アドレス指定が行われかつ後半でアキ
ュムレータにロードされている量子化データを読出すと
同時にデータレジスタ６への書込が行われる。
は、１ステップ（４サイクル）期間の前半で読出アドレ
ス指定が行われ、後半で量子化データの読出しと同時に
データレジスタ６への書込みが行われている。これに対
して、従来技術では、奇数ステップ期間の前半で読出ア
ドレス指定が行われかつ後半でアキュムレータにロード
されている量子化データの書込が行われ、偶数ステップ
期間の前半で書込アドレス指定が行われかつ後半でアキ
ュムレータにロードされている量子化データを読出すと
同時にデータレジスタ６への書込が行われる。
従って、本願実施例によれば、従来方式に比べて約1/
2のプログラムステップ数で済み、音の発生のための処
理時間が約1/2に短縮でき、CPU11の負担を大幅に軽減で
きる。また、CPU11の負担を同程度に選ぶならば、CPU11
が音の発生に関与する処理時間を短縮することによりそ
の他の処理に利用できる。さらに、プログラムステップ
数を低減できることにより、プログラム開発に要する時
間の短縮と労力の軽減を図れる利点もある。このような
効果ないし利点は、画像表示のための制御と音の発生処
理を同時的に行うような情報処理装置、例えばテレビゲ
ーム機において極めて有効となる。そこで、以下には本
願発明をテレビゲーム機に適用した場合について説明す
る。
2のプログラムステップ数で済み、音の発生のための処
理時間が約1/2に短縮でき、CPU11の負担を大幅に軽減で
きる。また、CPU11の負担を同程度に選ぶならば、CPU11
が音の発生に関与する処理時間を短縮することによりそ
の他の処理に利用できる。さらに、プログラムステップ
数を低減できることにより、プログラム開発に要する時
間の短縮と労力の軽減を図れる利点もある。このような
効果ないし利点は、画像表示のための制御と音の発生処
理を同時的に行うような情報処理装置、例えばテレビゲ
ーム機において極めて有効となる。そこで、以下には本
願発明をテレビゲーム機に適用した場合について説明す
る。
第５図はこの発明の他の実施例のブロック図であり、
特にテレビゲーム機に適用した場合のテレビゲーム機本
体30とこの実施例の特徴となる外部メモリカートリッジ
40のブロック図を示す。
特にテレビゲーム機に適用した場合のテレビゲーム機本
体30とこの実施例の特徴となる外部メモリカートリッジ
40のブロック図を示す。
図において、テレビゲーム機本体30はCPU11′を含
み、CPU11′はアナログ音源回路11aを含む。アナログ音
源回路11aは、例えば２書類の方形波と三角波と正弦波
の４種類のサウンドジェネレータを含む。アナログ音源
回路11aの出力は、第１アナログ信号として出力され、
エッジコネクタ31を介して後述の外部メモリカートリッ
ジ40へ導かれる。
み、CPU11′はアナログ音源回路11aを含む。アナログ音
源回路11aは、例えば２書類の方形波と三角波と正弦波
の４種類のサウンドジェネレータを含む。アナログ音源
回路11aの出力は、第１アナログ信号として出力され、
エッジコネクタ31を介して後述の外部メモリカートリッ
ジ40へ導かれる。
一方、CPU11′には、第１のアドレスバス12および第
１のデータバス13を介してエッジコネクタ41が接続され
る。エッジコネクタ31には、画像用アドレスバス32およ
びデータバス33を介して画像処理装置（以下「PPU」と
略称する）34が接続される。このPPU34は、CPU11′の制
御の下で、後述のキャラクタメモリ46から与えられるキ
ャラクタデータに基づいて走査形ディスプレイの走査に
同期したドッドデータを発生し、映像信号として出力す
るものであり、例えば特開昭59-11814号（対応USP.4824
106）の技術が用いられる。
１のデータバス13を介してエッジコネクタ41が接続され
る。エッジコネクタ31には、画像用アドレスバス32およ
びデータバス33を介して画像処理装置（以下「PPU」と
略称する）34が接続される。このPPU34は、CPU11′の制
御の下で、後述のキャラクタメモリ46から与えられるキ
ャラクタデータに基づいて走査形ディスプレイの走査に
同期したドッドデータを発生し、映像信号として出力す
るものであり、例えば特開昭59-11814号（対応USP.4824
106）の技術が用いられる。
外部メモリカートリッジ40は、エッジコネクタ31に着
脱自在に構成され、エッジコネクタ31に装着した際に電
気的に接続される複数の端子が形成された基板41を含
む。基板41には、第１のアドレスバス12に接続される第
２のアドレスバス42、第１のデータバス13に接続される
第２のデータバス43、PPU用アドレスバス32に接続され
るアドレスバス44、およびPPU用データバス33に接続さ
れるデータバス45がそれぞれ形成される。そして、第２
のアドレスバス42および／または第２のデータバス43に
は、第１図実施例と同様にして、メモリ14′、アドレス
デコーダ15、データレジスタ16、制御レジスタ18、およ
び／または読出・書込制御回路20がそれぞれ接続され
る。アドレスバス44およびデータバス45には、キャラク
タメモリ46が接続される。
脱自在に構成され、エッジコネクタ31に装着した際に電
気的に接続される複数の端子が形成された基板41を含
む。基板41には、第１のアドレスバス12に接続される第
２のアドレスバス42、第１のデータバス13に接続される
第２のデータバス43、PPU用アドレスバス32に接続され
るアドレスバス44、およびPPU用データバス33に接続さ
れるデータバス45がそれぞれ形成される。そして、第２
のアドレスバス42および／または第２のデータバス43に
は、第１図実施例と同様にして、メモリ14′、アドレス
デコーダ15、データレジスタ16、制御レジスタ18、およ
び／または読出・書込制御回路20がそれぞれ接続され
る。アドレスバス44およびデータバス45には、キャラク
タメモリ46が接続される。
メモリ14′はプログラムデータ記憶エリア14a′と量
子化データ記憶エリア14bを含む。量子化データ記憶エ
リア14には、第１図実施例と同様にディジタル音源とし
て用いるための量子化データが記憶される。プログラム
データ記憶エリア14a′には、PPU46を制御して画像表示
するためのプログラムデータに加えて、アナログ音源回
路11aでアナログ的に音を発生するためのデータが記憶
される。例えば、サウンドジェネレータのどの種類の単
一又は組合せのサウンドジェネレータを選ぶかを指定す
るためのサウンド種類データや、音程又は音色を指定す
るための周波数や波形等のデータ等が記憶される。これ
らのアナログ音源用データは単独で記憶するのみなら
ず、量子化データと同期して出力できるようにプログラ
ム設定しておけば、アナログ音源とディジタル音源の２
系統の音を合成して発生することが可能となり、変化に
富んだ音を発生でき、効果音としても有効となる。ま
た、プログラムデータ記憶エリア14a′には、IRQ信号が
あったときに元の画像表示のための動作に復帰するため
のプログラムデータも設定記憶される。
子化データ記憶エリア14bを含む。量子化データ記憶エ
リア14には、第１図実施例と同様にディジタル音源とし
て用いるための量子化データが記憶される。プログラム
データ記憶エリア14a′には、PPU46を制御して画像表示
するためのプログラムデータに加えて、アナログ音源回
路11aでアナログ的に音を発生するためのデータが記憶
される。例えば、サウンドジェネレータのどの種類の単
一又は組合せのサウンドジェネレータを選ぶかを指定す
るためのサウンド種類データや、音程又は音色を指定す
るための周波数や波形等のデータ等が記憶される。これ
らのアナログ音源用データは単独で記憶するのみなら
ず、量子化データと同期して出力できるようにプログラ
ム設定しておけば、アナログ音源とディジタル音源の２
系統の音を合成して発生することが可能となり、変化に
富んだ音を発生でき、効果音としても有効となる。ま
た、プログラムデータ記憶エリア14a′には、IRQ信号が
あったときに元の画像表示のための動作に復帰するため
のプログラムデータも設定記憶される。
そして、A/D変換回路17の出力である第２アナログ信
号を、音源回路11a出力の第１アナログ信号と合成して
出力するために、A/D変換回路17の出力端からの導電パ
ターンが抵抗47aを介して基板41のエッジ部分の端子48a
まで延びるように形成される。また、端子48aには、ア
ナログ音源回路11aからの第１アナログ信号の出力ライ
ンに対応する位置の端子48bおよび抵抗47bを介して形成
された導電パターンが接続される。これによって、第１
アナログ信号と第２アナログ信号とが基板41上で合成さ
れた後、エッジコネクタ31を介してテレビゲーム機30か
ら導出されることになる。なお、この実施例のアドレス
デコーダ15a,データレジスタ16,A/D変換回路17,制御レ
ジスタ18および読出・書込制御回路20の動作は、第１図
実施例と同様のため、その説明を省略する。
号を、音源回路11a出力の第１アナログ信号と合成して
出力するために、A/D変換回路17の出力端からの導電パ
ターンが抵抗47aを介して基板41のエッジ部分の端子48a
まで延びるように形成される。また、端子48aには、ア
ナログ音源回路11aからの第１アナログ信号の出力ライ
ンに対応する位置の端子48bおよび抵抗47bを介して形成
された導電パターンが接続される。これによって、第１
アナログ信号と第２アナログ信号とが基板41上で合成さ
れた後、エッジコネクタ31を介してテレビゲーム機30か
ら導出されることになる。なお、この実施例のアドレス
デコーダ15a,データレジスタ16,A/D変換回路17,制御レ
ジスタ18および読出・書込制御回路20の動作は、第１図
実施例と同様のため、その説明を省略する。
第５図実施例のように構成すれば、既存のテレビゲー
ム機30の回路構成を変更することなく、外部メモリカー
トリッジ40側にディジタル音源を追加することができ、
既存のテレビゲーム機30と互換性を保ちつつ音色や音の
種類に変化に富んだ音源を実現できる利点がある。その
ため、従来テレビゲーム機30ではできなかったディジタ
ル音声合成による言葉や複雑や音楽やシンセサイザのよ
うな音も発生できる。
ム機30の回路構成を変更することなく、外部メモリカー
トリッジ40側にディジタル音源を追加することができ、
既存のテレビゲーム機30と互換性を保ちつつ音色や音の
種類に変化に富んだ音源を実現できる利点がある。その
ため、従来テレビゲーム機30ではできなかったディジタ
ル音声合成による言葉や複雑や音楽やシンセサイザのよ
うな音も発生できる。
第１図はこの発明の一実施例のディジタル音源装置のブ
ロック図である。 第２図はCPUのメモリ空間を図解的に示したメモリマッ
プである。 第３図は読出・書込制御回路と関連回路の詳細図であ
る。 第4A図および第4B図は第１図実施例（第１モード）と第
６図の従来例（第２モード）を比較するためのプログラ
ムの図解図と書込動作のタイムチャートを示す図であ
り、特に第4A図はプログラム図解図、第4B図は動作タイ
ムチャートを示す。 第５図はこの発明の他の実施例のブロック図であり、特
にテレビゲーム機に適用した場合のテレビゲーム機本体
30とこの発明の特徴となる外部メモリカートリッジ40の
ブロック図を示す。 第６図は従来のディジタル音源装置の一例の回路図を示
す。 図において、11及び11′はCPU（情報処理装置）、14及
び14′は半導体メモリ、14aはプログラムデータ記憶エ
リア、14bは量子化データ記憶エリア、15はアドレスデ
コーダ（検出手段）、16はデータレジスタ（一時記憶手
段）、17はD/A変換回路、18は制御レジスタ、20は読出
・書込制御回路（書込手段）、30はテレビゲーム機本
体、40は外部メモリカートリッジを示す。
ロック図である。 第２図はCPUのメモリ空間を図解的に示したメモリマッ
プである。 第３図は読出・書込制御回路と関連回路の詳細図であ
る。 第4A図および第4B図は第１図実施例（第１モード）と第
６図の従来例（第２モード）を比較するためのプログラ
ムの図解図と書込動作のタイムチャートを示す図であ
り、特に第4A図はプログラム図解図、第4B図は動作タイ
ムチャートを示す。 第５図はこの発明の他の実施例のブロック図であり、特
にテレビゲーム機に適用した場合のテレビゲーム機本体
30とこの発明の特徴となる外部メモリカートリッジ40の
ブロック図を示す。 第６図は従来のディジタル音源装置の一例の回路図を示
す。 図において、11及び11′はCPU（情報処理装置）、14及
び14′は半導体メモリ、14aはプログラムデータ記憶エ
リア、14bは量子化データ記憶エリア、15はアドレスデ
コーダ（検出手段）、16はデータレジスタ（一時記憶手
段）、17はD/A変換回路、18は制御レジスタ、20は読出
・書込制御回路（書込手段）、30はテレビゲーム機本
体、40は外部メモリカートリッジを示す。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/00 A63F 13/00 - 13/12 G10K 15/04 302 G11C 5/00 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】ディジタル的に情報を処理するための中央
処理装置、 前記中央処理装置に接続されるアドレスバス、 前記中央処理装置に接続されるデータバス、 前記アドレスバスならびに前記データバスに接続され、
所定のアドレス空間に量子化データを記憶するための量
子化データ記憶エリアと、前記中央処理装置からのアク
セスに応じて少なくとも量子化データを読出制御するた
めのプログラムデータを記憶したプログラムデータ記憶
エリアとを含む半導体メモリを備え、 前記半導体メモリは、前記量子化データ記憶エリアには
一連の音を発生するための複数の量子化データを量子化
データ列として記憶しかつ当該量子化データ列の最後の
アドレスに終了コードを記憶しておき、プログラムデー
タ記憶エリア内の或るアドレスには或るアドレス範囲の
量子化データ列の読出開始アドレスを指定するための読
出開始アドレスデータを記憶しておき、 さらに、前記データバスに接続され、書込信号が与えら
れる毎にデータバスから与えられる各量子化データを順
次一時記憶するための一時記憶手段、 前記アドレスバスに接続され、前記中央処理装置から前
記半導体メモリに与えられるアドレスデータが前記量子
化データ記憶エリアを指定するものであることを検出す
る検出手段、 前記データバスに接続され、前記検出手段の出力がある
毎に書込信号を発生して前記一時記憶手段に与えかつ前
記終了コードを検出したとき書込信号の発生を停止する
書込制御手段、および 前記一時記憶手段に一時記憶されている量子化データを
順次アナログ信号に変換するディジタル／アナログ変換
手段を備えた、ディジタル音源装置。 - 【請求項２】前記書込制御手段は、終了コードを検出す
る終了コード検出手段を含み、さらに終了コード検出手
段の出力に応答して前記中央処理装置に割込信号を与え
て前記量子化データ記憶エリアをアドレス指定するのを
禁止させる禁止手段を含む、請求項第１項記載のディジ
タル音源装置。 - 【請求項３】前記半導体メモリは、前記中央処理装置に
画像表示のための演算処理を実行させるための画像処理
データをさらに記憶し、 前記中央処理装置は、前記書込制御手段の禁止手段から
割込信号が与えられたことに応答して画像処理データに
基づく画像表示のための演算処理の実行に切り換える、
請求項第２項記載のディジタル音源装置。 - 【請求項４】ディジタル的に情報を処理するための中央
処理装置と、中央処理装置にそれぞれ接続される第１の
アドレスバスならびに第１のデータバスと、第１のアド
レスバスならびに第１のデータバスに接続されるコネク
タとから構成される情報処理装置に対して着脱自在な外
部メモリカートリッジを装着することによってディジタ
ル的に音を発生するディジタル音源装置に用いられる、
外部メモリカートリッジであって、 所定のアドレス空間に量子化データを記憶するための量
子化データ記憶エリアと、前記中央処理装置からのアク
セスに応じて少なくとも量子化データを読出制御するた
めのプログラムデータを記憶したプログラムデータ記憶
エリアとを含む半導体メモリを備え、 前記半導体メモリは、前記量子化データ記憶エリアには
一連の音を発生するための複数の量子化データを量子化
データ列として記憶しかつ当該量子化データ列の最後の
アドレスに終了コードを記憶しておき、プログラムデー
タ記憶エリア内の或るアドレスには或るアドレス範囲の
量子化データ列の読出開始アドレスを指定するための読
出開始アドレスデータを記憶しておき、 さらに、前記コネクタに着脱自在とされ、コネクタに差
し込まれた際に前記第１のアドレスバスならびに前記第
１のデータバスに接続される複数の端子部と、各端子部
を介して第１のアドレスバスならびに第１のデータバス
を前記半導体メモリに接続するための第２のアドレスバ
スならびに第２のデータバスが形成された基板、 前記基板上に装着されかつ前記第２のデータバスに接続
され、書込信号が与えられる毎に第２のデータバスから
順次与えられる各量子化データを順次一時記憶するため
の一時記憶手段、 前記第２のアドレスバスに接続され、前記中央処理装置
から前記半導体メモリに与えられるアドレスデータが前
記量子化データ記憶エリアを指定するものであることを
検出する検出手段、 前記第２のデータバスに接続され、前記検出手段の出力
がある毎に前記一時記憶手段に書込信号を与えかつ前記
終了コードを検出したとき書込信号の発生を停止する書
込制御手段、および 前記一時記憶手段に一時記憶される量子化データを順次
アナログ信号に変換して、前記基板の端子部を介してア
ナログ信号を出力するディジタル／アナログ変換手段を
備えた、ディジタル音源装置に用いられる外部メモリカ
ートリッジ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016473A JP3047185B2 (ja) | 1990-01-26 | 1990-01-26 | ディジタル音源装置、およびそれに用いられる外部メモリカートリッジ |
| PCT/JP1991/000085 WO1991011811A1 (fr) | 1990-01-26 | 1991-01-25 | Source sonore numerique et cartouche de memoire externe utilisee |
| KR1019910701202A KR0181694B1 (ko) | 1990-01-26 | 1991-01-25 | 디지털 음원장치 및 그에 이용되는 외부 메모리 카트리지 |
| CA002049300A CA2049300C (en) | 1990-01-26 | 1991-01-25 | Digital sound source device and external memory cartridge used therefor |
| US07/768,613 US5317714A (en) | 1990-01-26 | 1991-01-25 | Digital sound source apparatus and external memory cartridge used therefor |
| AU71401/91A AU647452B2 (en) | 1990-01-26 | 1991-01-25 | Digital sound source apparatus and external memory unit used therefor |
| DE19914190152 DE4190152T (ja) | 1990-01-26 | 1991-01-25 | |
| GB9120516A GB2249889B (en) | 1990-01-26 | 1991-09-26 | Digital sound source apparatus and external memory cartridge used therefor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016473A JP3047185B2 (ja) | 1990-01-26 | 1990-01-26 | ディジタル音源装置、およびそれに用いられる外部メモリカートリッジ |
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| Publication Number | Publication Date |
|---|---|
| JPH03222197A JPH03222197A (ja) | 1991-10-01 |
| JP3047185B2 true JP3047185B2 (ja) | 2000-05-29 |
Family
ID=11917239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016473A Expired - Lifetime JP3047185B2 (ja) | 1990-01-26 | 1990-01-26 | ディジタル音源装置、およびそれに用いられる外部メモリカートリッジ |
Country Status (8)
| Country | Link |
|---|---|
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| JP (1) | JP3047185B2 (ja) |
| KR (1) | KR0181694B1 (ja) |
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| CA (1) | CA2049300C (ja) |
| DE (1) | DE4190152T (ja) |
| GB (1) | GB2249889B (ja) |
| WO (1) | WO1991011811A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI111789B (fi) * | 1989-01-10 | 2003-09-15 | Nintendo Co Ltd | Elektroninen pelilaite, jossa on mahdollisuus pseudostereofoniseen äänen kehittämiseen |
| JP3163119B2 (ja) * | 1991-07-19 | 2001-05-08 | シャープ株式会社 | 記録再生装置 |
| US5388841A (en) | 1992-01-30 | 1995-02-14 | A/N Inc. | External memory system having programmable graphics processor for use in a video game system or the like |
| US5493665A (en) * | 1992-12-21 | 1996-02-20 | Base 10 Systems, Inc. | Portable memory device and method of securing the integrity of stored data therein utilizing a starting address and a stored memory cycle number |
| US6241611B1 (en) | 1995-05-10 | 2001-06-05 | Nintendo Co., Ltd. | Function expansion device and operating device using the function expansion device |
| DE69625523T2 (de) | 1995-05-10 | 2003-07-10 | Nintendo Co Ltd | Steuergerät mit analogem Joystick |
| JP3544268B2 (ja) | 1995-10-09 | 2004-07-21 | 任天堂株式会社 | 三次元画像処理装置およびそれを用いた画像処理方法 |
| CN1149465C (zh) * | 1995-10-09 | 2004-05-12 | 任天堂株式会社 | 三维图像显示游戏机系统和三维图像处理方法 |
| JP3524247B2 (ja) | 1995-10-09 | 2004-05-10 | 任天堂株式会社 | ゲーム機およびそれを用いたゲーム機システム |
| US6007428A (en) | 1995-10-09 | 1999-12-28 | Nintendo Co., Ltd. | Operation controlling device and video processing system used therewith |
| JPH09167050A (ja) | 1995-10-09 | 1997-06-24 | Nintendo Co Ltd | 操作装置およびそれを用いる画像処理システム |
| GB2313432B (en) | 1995-11-10 | 2000-06-21 | Nintendo Co Ltd | Joystick device |
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| JPH1063470A (ja) * | 1996-06-12 | 1998-03-06 | Nintendo Co Ltd | 画像表示に連動する音響発生装置 |
| US6139434A (en) | 1996-09-24 | 2000-10-31 | Nintendo Co., Ltd. | Three-dimensional image processing apparatus with enhanced automatic and user point of view control |
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| JPH1165871A (ja) * | 1997-08-11 | 1999-03-09 | Mitsubishi Electric Corp | ワンチップクロック同期式メモリー装置 |
| RU2121718C1 (ru) * | 1998-02-19 | 1998-11-10 | Яков Шоел-Берович Ровнер | Портативная музыкальная система для караоке и картридж для нее |
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- 1991-01-25 KR KR1019910701202A patent/KR0181694B1/ko not_active IP Right Cessation
- 1991-01-25 CA CA002049300A patent/CA2049300C/en not_active Expired - Fee Related
- 1991-01-25 US US07/768,613 patent/US5317714A/en not_active Expired - Lifetime
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- 1991-09-26 GB GB9120516A patent/GB2249889B/en not_active Expired - Fee Related
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