JP3320582B2 - 電子楽器の制御装置及びその制御プログラム設定方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電子ピアノ、電
子オルガン等といった電子楽器において、制御プログラ
ムの変更や設定を容易にした電子楽器の制御装置及びそ
の制御プログラム設定方法に関する。

【０００２】

【従来の技術】従来の電子楽器の制御装置では、楽音の
内容を表す例えば波形データと楽音生成放音用プログラ
ムとは別々のメモリに格納されていた。従って、制御装
置の回路構成が複雑となりコストアップの原因となって
いた。そこで、かかる問題を除去するために、本出願人
は、波形データと楽音生成放音用プログラムを同一のメ
モリに記憶して、メモリをコンパクトにした楽音情報記
憶装置を出願中である（特開平２−１２６２９６号公報
参照）。

【０００３】以下、特開平２−１２６２９６号公報に開
示された従来の電子楽器の制御装置と同等の電子楽器の
制御装置について、図面を参照しながら説明する。な
お、ここで説明する従来の電子楽器の制御装置は、特開
平２−１２６２９６号公報に開示された従来の電子楽器
の制御装置と実質的に同じであるが、以下においては、
説明を簡単、且つ分かり易くするために、要部のみを抽
出して説明する。

【０００４】図６は、従来の電子楽器に適用されている
制御装置の要部の構成を示すブロック図である。図にお
いて、符号５０で示すブロックは、例えば１チップの大
規模集積回路（ＬＳＩ）で構成されている。このＬＳＩ
５０には、タイミング発生器５１、楽音発生器（ＴＧ：
トーンジェネレータ）５２、中央処理装置（以下、「Ｃ
ＰＵ」という。）５３等といった主要回路が含まれてい
る。以下、このＬＳＩ５０の構成及び動作について説明
する。

【０００５】タイミング発生器５１は、本ＬＳＩ５０の
内部で使用される各種タイミング信号を発生する。この
タイミング発生器５１は、図示しないリセット信号発生
器から送られてくるリセット信号ＲＳＴによって初期状
態にされ、図示しないマスタークロック発生器から送ら
れてくるマスタークロックＭＣＫに基づいて各種タイミ
ング信号を生成する。これら各種タイミング信号のう
ち、本ＬＳＩ５０で使用される主要なものを以下に示
す。 ＴＧＣＬＫ：楽音発生器５２用のクロックである。 ＣＰＵＣＬＫ：ＣＰＵ５３用のクロックである。 ＴＧ／ＣＰＵ：楽音発生器５２又はＣＰＵ５３の何れ
の実行サイクルであるかを示す信号である。高位レベル
（以下、「Ｈレベル」という。）は楽音発生器５２の実
行サイクルであることを示し、低位レベル（以下、「Ｌ
レベル」という。）はＣＰＵ５３の実行サイクルである
ことを示す。本制御装置では、選択信号ＴＧ／ＣＰＵの
１サイクルを単位として、即ち、１サイクル中で楽音発
生器５２とＣＰＵ５３とが交互に動作しながら各種制御
が行われる。

【０００６】楽音発生器５２はデジタル楽音信号を発生
するものである。この楽音発生器５２は、上記リセット
信号ＲＳＴによって内部が初期状態にされ、タイミング
信号ＴＧＣＬＫに従って動作する。この楽音発生器５２
の内部の詳細な構成についての説明は省略するが、概略
以下のように動作する。即ち、楽音発生器５２は、ＣＰ
Ｕ５３から送られてくる複数の信号、即ちアドレス信号
ＣＡＢを後述するデコーダ５４でデコードした信号、デ
ータ信号ＣＤＢ、出力イネーブル信号ＣＯＥＸ及びリー
ド／ライト信号ＣＷＲＸによって制御されることによ
り、所定のデジタル楽音信号を発生する。

【０００７】より詳しくは、楽音発生器５２は、上述し
た各信号に従って波形データを読み出すためのアドレス
信号ＴＡＢを発生して選択器５５に送る。そして、選択
器５５を経由したアドレス信号ＴＡＢは、アドレス信号
ＳＡＢとして出力端子Ｔ４から本ＬＳＩ５０の外部に出
力される。この出力端子Ｔ４にはＲＯＭ７０が接続され
ており、このＲＯＭ７０に記憶されている波形データが
音階に応じた速度で読み出され、入出力端子Ｔ５からト
ライステートバッファ５７を経由して楽音発生器５２に
取り込まれる。楽音発生器５２は、取り込んだ波形デー
タに対し振幅制御等を施してデジタル楽音信号を生成
し、出力端子Ｔ６から本ＬＳＩ５０の外部に出力する。
この出力端子Ｔ６にはＤ／Ａ変換器（ＤＡＣ）７２が接
続されている。Ｄ／Ａ変換器７２は、受け取ったデジタ
ル楽音信号をアナログ楽音信号に変換する。このＤ／Ａ
変換器７２で変換されたアナログ信号が、例えばスピー
カ（図示しない）に供給されて楽音が放音される。

【０００８】ＣＰＵ５３は、入力端子Ｔ０から入力され
たリセット信号ＲＳＴによって内部が初期状態にされ、
タイミング信号ＣＰＵＣＬＫに従って動作する。このＣ
ＰＵ５３は、ＲＯＭ７０に記憶されている楽音生成放音
用プログラムに従って動作することにより各種制御信号
を発生する。このＣＰＵ５３で発生された制御信号によ
り本制御装置の各部が制御される。

【０００９】より詳しくは、ＣＰＵ５３は、楽音生成放
音用プログラムを読み出すためのアドレス信号ＣＡＢを
発生して選択器５５に送る。選択器５５を経由したアド
レス信号ＣＡＢは、アドレス信号ＳＡＢとして出力端子
Ｔ４から本ＬＳＩ５０の外部に出力される。この出力端
子Ｔ４にはＲＯＭ７０が接続されており、このＲＯＭ７
０に記憶されている楽音生成放音用プログラムが読み出
され、トライステートバッファ５７を経由してＣＰＵ５
３に取り込まれる。ＣＰＵ５３は、取り込んだ楽音生成
放音用プログラム（命令）を解釈・実行することにより
各種制御信号、例えばアドレス信号ＣＡＢ、データ信号
ＣＤＢ、出力イネーブル信号ＣＯＥＸ、リード／ライト
信号ＣＷＲＸ等を発生する。これらの信号によって本制
御装置の各部が制御される。

【００１０】即ち、楽音生成放音用プログラムに従って
ＣＰＵ５３が動作することにより、上記各種制御信号が
発生され、各種制御が行われる。例えば、図示しない外
部回路に含まれるキーボード部の鍵、操作パネル部の音
色設定スイッチが走査され、キーボード部の鍵の押鍵又
は離鍵に伴う鍵情報（鍵のオン／オフ情報、鍵番号、タ
ッチ情報等）が得られる。そして、この鍵情報に基づい
て楽音発生器５２へ発音が割り当てられ、操作パネル部
の音色設定スイッチ、音量設定スイッチ等の設定状態に
応じた楽音信号が、楽音発生器５２から発生される。

【００１１】デコーダ（Ｄ）５４は、ＣＰＵ５３が出力
するアドレス信号ＣＡＢの上位の所定ビットをデコード
して、楽音発生器５２を選択する選択信号を発生する。
このデコーダ５４から出力される選択信号はＬレベルで
アクティブな信号である。ＣＰＵ５３は、楽音発生器５
２にアクセスする際は、アドレス信号ＣＡＢの上位の所
定ビットに所定のデータを出力する。これにより、上記
デコーダ５４からの選択信号がＬレベルにされ、楽音発
生器５２が選択される。楽音発生器５２は、この選択信
号がＬレベルの間に、ＣＰＵ５３にデータ信号ＣＤＢを
送り、又は、ＣＰＵ５３からデータ信号ＣＤＢを受け取
る。

【００１２】選択器５５は、選択端子Ｓへ供給される選
択信号ＴＧ／ＣＰＵに応じて、Ａ入力側（Ａ０〜Ａ２）
又はＢ入力側（Ｂ０〜Ｂ２）の何れかに供給されている
信号を選択して出力端子Ｏ０〜Ｏ２から出力する。具体
的には、選択信号ＴＧ／ＣＰＵがＬレベルの時にはＣＰ
Ｕ５３からのアドレス信号ＣＡＢ、出力イネーブル信号
ＣＯＥＸ及びリード／ライト信号ＣＷＲＸ（以下、「Ｃ
ＰＵ制御信号」と総称する。）が選択されて出力端子Ｏ
０〜Ｏ２から出力される。一方、選択信号ＴＧ／ＣＰＵ
がＨレベルの時には楽音発生器５２からのアドレス信号
ＴＡＢ、Ｈレベル信号及びＬレベル信号（以下、「楽音
発生器制御信号」という。）が選択されて出力端子Ｏ０
〜Ｏ２から出力される。この選択器５５の出力端子Ｏ０
からのアドレス信号ＳＡＢは出力端子Ｔ４から、出力端
子Ｏ１からのリード／ライト信号ＳＷＲＸは出力端子Ｔ
３から、出力端子Ｏ２からの出力イネーブル信号ＳＯＥ
Ｘは出力端子Ｔ２から、それぞれ本ＬＳＩ５０の外部に
出力される。

【００１３】これにより、選択信号ＴＧ／ＣＰＵがＬレ
ベルの時には、ＣＰＵ制御信号がＲＯＭ７０に供給され
て楽音生成放音用プログラムが読み出される。また、Ｃ
ＰＵ制御信号がＲＡＭ７１に与えられて、ＲＡＭ７１に
記憶されているデータの読み出し又は書き込みが行われ
る。一方、選択信号ＴＧ／ＣＰＵがＨレベルの時には、
楽音発生器制御信号がＲＯＭ７０に供給される。この場
合、リード／ライト信号ＳＷＲＸは常時Ｈレベル（リー
ド状態）であり、出力イネーブル信号ＳＯＥＸは常時Ｌ
レベル（出力可能状態）である。従って、ＲＯＭ７０か
ら波形データが読み出されることになる。なお、ＲＯＭ
７０にアクセスするかＲＡＭ７１にアクセスするかは、
後述するデコーダ６１によって制御される。

【００１４】トライステートバッファ５７は、選択器５
５から出力されるリード／ライト信号ＳＷＲＸがＨレベ
ル（リード状態）の時にアクティブになり、入力信号Ｓ
ＤＢをそのまま通過させる。一方、リード／ライト信号
ＳＷＲＸがＬレベル（ライト状態）の時は出力端子がハ
イインピーダンス状態になり、入力信号ＳＤＢの通過を
阻止する。

【００１５】トライステートバッファ５８は、インバー
タ５６から供給される信号ＳＷＲがＨレベル（ライト状
態）の時にアクティブになり、入力信号ＣＤＢをそのま
ま通過させる。一方、信号ＳＷＲがＬレベル（リード状
態）の時は出力端子がハイインピーダンス状態になり、
入力信号ＣＤＢの通過を阻止する。

【００１６】インバータ５６は、上記トライステートバ
ッファ５８を制御することにより、データ信号ＣＤＢの
流れの方向を制御するために使用される。即ち、選択器
５５から出力されたリード／ライト信号ＳＷＲＸがＨレ
ベル（リード状態）の時は、トライステートバッファ５
７の制御端子にＨレベルの信号が、トライステートバッ
ファ５８の制御端子にＬレベルの信号がそれぞれ供給さ
れることにより、トライステートバッファ５７がアクテ
ィブにされ、トライステートバッファ５８がハイインピ
ーダンス状態にされる。これにより、データ信号の流れ
は、本ＬＳＩ５０の外部から内部へ向かうように制御さ
れる。

【００１７】逆に、選択器５５から出力されたリード／
ライト信号ＳＷＲＸがＬレベル（ライト状態）の時は、
トライステートバッファ５７の制御端子にＬレベルの信
号が、トライステートバッファ５８の制御端子にＨレベ
ルの信号がそれぞれ供給されることにより、トライステ
ートバッファ５７がハイインピーダンス状態にされ、ト
ライステートバッファ５８がアクティブにされる。これ
により、データ信号の流れは、本ＬＳＩ５０の内部から
外部へ向かうように制御される。

【００１８】以上がＬＳＩ５０の内部の構成であるが、
このＬＳＩ５０の周辺に、デコーダ６１、ＯＲゲート６
２及び６３、出力ポート６４、入力ポート６５、ＲＯＭ
７０、ＲＡＭ７１及びＤ／Ａ変換器（ＤＡＣ）７２が付
加されて電子楽器の制御装置が構成される。

【００１９】デコーダ６１は、出力ポート６４、入力ポ
ート６５、ＲＯＭ７０又はＲＡＭ７１の何れかを選択す
る信号を生成するために使用される。このデコーダ６１
は、ＬＳＩ５０からのアドレス信号ＳＡＢの上位の所定
ビットを入力し、何れか１つの出力端子のみにＬレベル
で有意な信号を出力する。従って、１つのアドレス信号
ＳＡＢに対して、出力ポート６４、入力ポート６５、Ｒ
ＯＭ７０又はＲＡＭ７１の何れか１つのみが選択され
る。なお、このデコーダ６１の動作は、上述したデコー
ダ５４と排他的な動作となるように、アドレス信号ＳＡ
Ｂ（アドレス信号ＣＡＢに等しい）の上位の所定ビット
が定義されている。

【００２０】ＯＲゲート６２は、データ信号ＳＤＢを出
力ポート６４にセットする信号を出力する。このＯＲゲ
ート６２には、ＬＳＩ５０からのリード／ライト信号Ｓ
ＷＲＸ及びデコーダ６１からの選択信号が供給されてい
る。そして、これら両信号がＬレベルになったときにア
クティブな信号を出力ポート６４に供給する。

【００２１】出力ポート６４は、ＯＲゲート６２からの
信号がアクティブになった時に、データ信号ＳＤＢを外
部回路に出力する。外部回路は、上述したようなキーボ
ード部、操作パネル部等の回路である。

【００２２】ＯＲゲート６３は、外部回路から送られて
きているデータを取り込むことを入力ポート６５に指示
する信号を出力する。このＯＲゲート６３には、ＬＳＩ
５０からの出力イネーブル信号ＳＯＥＸ及びデコーダ６
１からの選択信号が供給されている。そして、これら両
信号がＬレベルになったときにアクティブな信号を入力
ポート６５に供給する。

【００２３】入力ポート６５は、ＯＲゲート６３からの
信号がアクティブになった時に、外部回路からのデータ
を取り込み、データ信号ＳＤＢとしてＬＳＩ５０に供給
する。

【００２４】ＲＯＭ７０は読み出し専用のメモリであ
り、波形データと楽音生成放音用プログラムが記憶され
ている。ＲＡＭ７１は書き込み可能なメモリであり、Ｃ
ＰＵ５３が処理中のデータを一時記憶するために使用さ
れる。このＲＡＭ７１の一部又は全部はバッテリでバッ
クアップされており、電源が遮断されても、特定のデー
タ（例えば操作パネルから取り込んだ音色設定データ）
を保持しておくことができる。

【００２５】次に、上記構成の電子楽器の制御装置の主
要部分の動作について、図７に示したタイミングチャー
トを参照して更に詳細に説明する。

【００２６】図７（Ａ）は、ＣＰＵ５３のリード時のタ
イミングチャートを示している。ＣＰＵ５３は、楽音発
生器５２、ＲＯＭ７０、ＲＡＭ７１又は入力ポート６５
からデータを入力する際は、上述したように、これらの
何れかを選択するためのアドレス信号ＣＡＢを出力す
る。これにより、アドレス信号ＣＡＢはデコーダ５４
で、アドレス信号ＳＡＢはデコーダ６１でそれぞれデコ
ードされ、楽音発生器５２、ＲＯＭ７０、ＲＡＭ７１又
は入力ポート６５の何れか１つが選択される。同時に、
リード／ライト信号ＣＷＲＸをＨレベル（リード状態）
にし、所定のタイミングで出力イネーブル信号ＣＯＥＸ
及びＳＯＥＸをアクティブ（Ｌレベル）にする。これに
より、アドレス信号ＣＡＢで選択された楽音発生器５
２、ＲＯＭ７０、ＲＡＭ７１又は入力ポート６５の何れ
か１つがデータＣＤＩＮを出力するので、ＣＰＵ５３
は、このデータＣＤＩＮを所定のタイミングで取り込
む。

【００２７】図７（Ｂ）は、ＣＰＵ５３のライト時のタ
イミングチャートを示している。ＣＰＵ５３は、楽音発
生器５２、ＲＡＭ７１又は出力ポート６４にデータを送
る際は、上述したように、これらの何れかを選択するた
めのアドレス信号ＣＡＢを出力する。これにより、アド
レス信号ＣＡＢはデコーダ５４で、アドレス信号ＳＡＢ
はデコーダ６１でそれぞれデコードされ、楽音発生器５
２、ＲＡＭ７１又は出力ポート６４の何れか１つが選択
される。同時に、出力イネーブル信号ＣＯＥＸをＨレベ
ル（出力禁止状態）にし、所定のタイミングでデータＣ
ＤＯＵＴを出力する。そして、リード／ライト信号ＣＷ
ＲＸをアクティブ（Ｌレベル）にする。これにより、ア
ドレス信号ＣＡＢで選択された楽音発生器５２、ＲＡＭ
７１又は入力ポート６５の何れか１つはデータＣＤＯＵ
Ｔを取り込む。

【００２８】図７（Ｃ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出す時のタイミングチャートを
示している。楽音発生器５２は、上述したように、ＣＰ
Ｕ５３からの指示に応じてアドレス信号ＴＡＢを発生す
る。このアドレス信号ＴＡＢは、アドレス信号ＳＡＢと
してＲＯＭ７０に与えられ、図７（Ａ）に示したＣＰＵ
５３のリード時のタイミングと同様にして、データＣＤ
ＩＮを所定のタイミングで取り込む。但し、出力イネー
ブル信号ＳＯＥＸは、所定のタイミングでＬレベルにな
るのではなく、最初からＬレベルになっている。

【００２９】上記の説明では、ＣＰＵ５３又は楽音発生
器５２が、それぞれＲＯＭ７０、ＲＡＭ７１等にアクセ
スする場合について説明したが、実際には、ＣＰＵ５３
と楽音発生器５２とが１サイクル中で交互にＲＯＭ７
０、ＲＡＭ７１等にアクセスするように動作する。図７
（Ｄ）及び（Ｅ）は、この場合のタイミングチャートの
一部を示している。

【００３０】図７（Ｄ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出し、引き続いてＣＰＵ５３
が、楽音発生器５２、ＲＯＭ７０、ＲＡＭ７１又は入力
ポート６５からデータを読み出す際のタイミングチャー
トを示している。なお、スケールは図７（Ａ）〜（Ｃ）
の１／２である。これは、上記の図７（Ａ）と（Ｃ）と
を組み合わせた場合の動作例である。

【００３１】図７（Ｅ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出し、引き続いてＣＰＵ５３
が、楽音発生器５２、ＲＡＭ７１又は出力ポート６４に
データを書き込む際のタイミングチャートを示してい
る。スケールは図７（Ａ）〜（Ｃ）の１／２である。こ
れは、上記の図７（Ｂ）と（Ｃ）とを組み合わせた場合
の動作例である。実際の電子楽器の制御装置において
は、図７（Ｄ）、（Ｅ）に示した１サイクルを１つのタ
イムスロットとし、これらが複数集まって時分割で動作
することにより、複数音の同時発音が実現されている。

【００３２】以上説明した従来の電子楽器の制御装置
は、符号５０で示された部分のみをＬＳＩ化した構成で
あるが、デコーダ６１、ＯＲゲート６２及び６３、出力
ポート６４及び入力ポート６５を加えた部分（符号６０
で示す部分）をＬＳＩ化した構成であってもよい。この
場合は、ＲＯＭ７０とＲＡＭ７１及びＤ／Ａ変換器７２
のみがＬＳＩの外部に接続されることになる。

【００３３】

【発明が解決しようとする課題】上述した従来の電子楽
器の制御装置においては、波形データと楽音生成放音用
プログラムの全てをＬＳＩの外部に設けたＲＯＭ７０に
記憶しているので、波形データを記憶するメモリと楽音
生成放音用プログラムを記憶するメモリとを別々に設け
る場合に比べて制御回路の構成が簡単になり、且つコス
トも安価になっている。

【００３４】しかしながら、上記の構成では、処理装置
の高速化・高機能化の要求に対応できないという問題が
あった。例えば、近年の電子楽器は、同時発音数（ポリ
フォニック数）の増大が求められている。上述した従来
の電子楽器の制御装置で同時発音数を増やそうとすれ
ば、増加した分の発音処理をＣＰＵ５３が行う必要があ
る。しかし、ハードウエア構成がそのままであれば、Ｃ
ＰＵ５３が１音の発生に要する時間は変わらないから、
発音数が増えた分だけＣＰＵ５３が余分に処理を行う必
要がある。これにより、各音の発音処理を行う間隔が増
えてしまい、発音遅れを起こしてしまうことがある。

【００３５】かかる問題を解消するためには、１つの発
音に割り当てられたタイムスロットの時間を短くするこ
とも考えられるが、ハードウエアの性能の制限によって
この方法にも限界がある。特に、楽音発生器５２、ＣＰ
Ｕ５３、これらの付属回路等をＬＳＩ化して１チップに
した場合は、ＬＳＩの入出力バッファ等による遅延時間
が増大し、一定以上の処理速度を実現することは困難で
あった。

【００３６】かかる問題を解決する１つの方法として、
本発明者は、制御プログラムを記憶するメモリの一部を
ＬＳＩ内部に設け、ＬＳＩ内部のメモリに記憶された制
御プログラムの実行と楽音発生器による波形データの読
み出し動作を並行して行わせることにより、高速処理が
可能な電子楽器の制御装置を考えている。

【００３７】従来の電子楽器の制御装置においては、Ｌ
ＳＩ内部のＲＯＭに記憶される制御プログラムは、製作
の容易さや集積密度を高くするという観点から、マスク
化されるのが一般的である。つまり、ＬＳＩ内部にマス
クＲＯＭを形成して制御プログラムを記憶するという方
法が一般的に採用されている。しかしながら、この方法
は、少量多品種の製品を開発する場合には好適とはいえ
ない。即ち、制御プログラムは個々の機種によって異な
るので、各機種に対応してマスクパターンを作成すると
すれば膨大な開発コストがかかってしまう。また、制御
プログラムをマスクＲＯＭ化することの他の問題は、制
御プログラムにバグが発見されたような場合に、ＬＳＩ
自体を作り直す必要があり、保守性に劣るという問題が
あった。

【００３８】本発明の目的は、かかる問題を解消するた
めになされたもので、少量多品種の電子楽器の製作に好
適で、しかも、制御プログラムの設定を容易に行うこと
のできる電子楽器の制御装置及びその制御プログラム設
定方法を提供することにある。

【００３９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の電子楽器の制御装置は、記憶手段に記憶さ
れた制御プログラムに従って動作する通常モードを有す
る電子楽器の制御装置において、前記記憶手段は書き換
え可能な読出専用記憶手段であり、該読出専用記憶手段
をテストモード又は通常モードの何れで動作させるかを
指示する指示手段と、該指示手段でテストモードが指示
された場合に、外部から与えられた制御データに応じ
て、外部から与えられたテストデータを前記読出専用記
憶手段に書き込み又は前記読出専用記憶手段から読み出
したテストデータを外部に出力する制御手段、とを具備
し、前記テストデータとして前記制御プログラムを用い
たことを特徴とする。

【００４０】また、本発明の電子楽器の制御装置は、前
記読出専用記憶手段及び制御手段は、同一チップの集積
回路に形成することができる。

【００４１】また、本発明の電子楽器の制御装置の制御
プログラム設定方法は、記憶手段に記憶された制御プロ
グラムに従って動作する通常モードを有する電子楽器の
制御装置において、前記記憶手段は書き換え可能な読出
専用記憶手段であり、該読出専用記憶手段をテストモー
ド又は通常モードの何れで動作させるかを指示する指示
手段を有し、該指示手段でテストモードが指示された場
合に、外部から与えられた制御データに応じて、外部か
ら与えられた制御プログラムを前記読出専用記憶手段に
順次書き込み、その後、前記読出専用記憶手段から制御
プログラムを順次読み出して前記外部から与えられた制
御プログラムとを順次比較して正当性をチェックする。

【００４２】上記本発明の電子楽器の制御装置及びその
制御プログラム設定方法における書換可能な読出専用記
憶手段としては、例えばフラッシュメモリＥＥＰＲＯＭ
（電気的消去可能なプログラマブルＲＯＭ）、紫外線消
去型ＥＰＲＯＭ、その他の消去可能な種々のタイプのＰ
ＲＯＭで構成することができる。また、指示手段として
は、例えば外部から与えられる制御信号を用いることが
できる。

【００４３】

【作用】本発明の電子楽器の制御装置においては、制御
プログラムを記憶する記憶手段として書き換え可能な読
出専用記憶手段、例えばフラッシュメモリＥＥＰＲＯＭ
（電気的消去可能なプログラマブルＲＯＭ）、紫外線消
去型ＥＰＲＯＭ、その他の消去可能な種々のタイプのＰ
ＲＯＭを用いている。そして、指示手段でテストモード
を指示した状態で、この読出専用記憶手段に対し、外部
から制御データを与えることによって、同じく外部から
与えるテストデータとしての制御プログラムを書き込
み、又は書き込まれているテストデータとしての制御プ
ログラムを読み出すことができるようにしている。

【００４４】これにより、テストモードにすることによ
って、外部からの指示により読出専用記憶手段の内容を
任意に書き換えることができるので、従来のように機種
毎のマスクパターンを作成する必要がない。従って、機
種毎に異なる制御プログラムを読出専用記憶手段に記憶
させることが容易となり、少量多品種の製品開発に好適
なものとなっている。また、制御プログラムにバグが発
見されたような場合にも、制御プログラムを容易に変更
することができるので、保守が容易になるという利点が
ある。

【００４５】また、本電子楽器の制御装置においては、
前記読出専用記憶手段の内容を自由に書き換えることが
できるので集積回路化に適しており、前記読出専用記憶
手段及び制御手段を同一チップの集積回路で構成すれ
ば、コンパクトで量産性に優れた電子楽器の制御装置を
実現できる。

【００４６】また、本発明の電子楽器の制御装置の制御
プログラム設定方法においては、指示手段でテストモー
ドが指示されている場合に、外部から与えられた制御デ
ータに応じて、同じく外部から与えられたテストデータ
としての制御プログラムを前記読出専用記憶手段に順次
書き込み、その後、前記読出専用記憶手段からテストデ
ータとしての制御プログラムを順次読み出して前記外部
から与えられた制御プログラムとを順次比較して正当性
をチェックする。

【００４７】従って、読出専用記憶手段の全領域のテス
トが完了した時点では、当該読出専用記憶手段に書き込
むべき制御プログラムは既に読出専用記憶手段に書き込
まれており、改めて制御プログラムを書き込む操作を行
う必要がない。通常、製品の出荷時には、上述したよう
な読出専用記憶手段の記憶内容の正当性をチェックする
出荷テストが行われる。本発明においては、テストデー
タとして制御プログラム自体を用いているので、出荷テ
ストと制御プログラムの書き込みを同時に行うことがで
き、制御プログラムの設定を短時間で行うことができ
る。

【００４８】

【実施例】以下、本発明の実施例を、従来の電子楽器の
制御装置と比較しながら詳細に説明する。

【００４９】図４は、本発明に係る電子楽器の制御装置
の実施例の要部の構成を示すブロック図である。図４に
示すブロックは、従来の技術の欄で図６を参照しながら
説明したＬＳＩ５０に対応している。本実施例において
も図４に示す部分はＬＳＩで構成されているものとす
る。従って、図６に示したＬＳＩ５０は、図４に示され
たＬＳＩで置き換えることが可能である。なお、図６に
示した従来の電子楽器の制御装置のＬＳＩ５０以外の部
分は、本実施例でも同じ構成がそのまま適用されるの
で、この部分については説明を省略し又は簡略化する。
但し、本実施例においてＬＳＩ内部に新たに設けられた
ＲＯＭ及びＲＡＭと区別するために、以下の説明では、
図６におけるＲＯＭ７０を「外部ＲＯＭ７０」、ＲＡＭ
７１を「外部ＲＡＭ７１」と称する。

【００５０】図４に示したＬＳＩの内部には、タイミン
グ発生器１１、楽音発生器（ＴＧ）１２、ＣＰＵ１３、
内部記憶装置３０、内部ＲＡＭ３１等といった主要回路
が含まれている。以下、このＬＳＩの構成及び動作につ
いて説明する。

【００５１】タイミング発生器１１は、本ＬＳＩの内部
で使用される各種タイミング信号を発生する。このタイ
ミング発生器１１は、図示しないリセット信号発生器か
ら送られてくるリセット信号ＲＳＴによって初期状態に
され、図示しないマスタークロック発生器から送られて
くるマスタークロックＭＣＫに基づいて各種タイミング
信号を生成する。これら各種タイミング信号のうち、本
ＬＳＩで使用される主要なものを以下に示す。 ＴＧＣＬＫ：楽音発生器１２用のクロックである。 ＣＰＵＣＬＫ：ＣＰＵ１３用のクロックである。 ＴＧ／ＣＰＵ：楽音発生器１２又はＣＰＵ１３の何れ
の実行サイクルであるかを示す信号である。Ｈレベルは
楽音発生器１２の実行サイクルであることを示し、Ｌレ
ベルはＣＰＵ１３の実行サイクルであることを示す。本
制御装置では、選択信号ＴＧ／ＣＰＵの１サイクル、つ
まり、楽音発生器１２の実行サイクルとＣＰＵ１３の実
行サイクルとで成る１サイクルを単位として各種制御が
行われる。ＷＩＴ ：ＣＰＵ１３へウエイトを指示するウエイト信
号ＣＷＴを発生するタイミングを決定するために用いら
れる信号であり、例えば、図５（Ｈ）に示すようなタイ
ミングで変化する。

【００５２】楽音発生器１２は、デジタル楽音信号を発
生する。この楽音発生器１２は、上記リセット信号ＲＳ
Ｔによって内部が初期状態にされ、タイミング信号ＴＧ
ＣＬＫに従って動作する。この楽音発生器１２の内部の
詳細な構成に関する説明は省略するが、概略以下のよう
に動作する。即ち、楽音発生器１２は、ＣＰＵ１３から
送られてくる複数の信号、つまりアドレス信号ＣＡＢを
後述するデコーダ１４でデコードした信号、データ信号
ＣＤＢ、出力イネーブル信号ＣＯＥＸ及びリード／ライ
ト信号ＣＷＲＸによって制御されることにより、所定の
デジタル楽音信号を発生する。

【００５３】より詳しくは、楽音発生器１２は、上述し
た各信号に従って波形データを読み出すためのアドレス
信号ＴＡＢを発生して選択器１５に送る。そして、選択
器１５を経由したアドレス信号ＴＡＢは、アドレス信号
ＳＡＢとして出力端子Ｔ４から本ＬＳＩの外部に出力さ
れる。この出力端子Ｔ４には外部ＲＯＭ７０が接続され
ており（図６参照）、この外部ＲＯＭ７０に記憶されて
いる波形データが音階に応じた速度で読み出され、入出
力端子Ｔ５からトライステートバッファ１７を経由して
楽音発生器１２に取り込まれる。楽音発生器１２は、取
り込んだ波形データに対し振幅制御等を施してデジタル
楽音信号を生成し、出力端子Ｔ６から本ＬＳＩの外部に
出力する。この出力端子Ｔ６にはＤ／Ａ変換器７２（図
６参照）が接続されている。

【００５４】ＣＰＵ１３は、入力端子Ｔ０から入力され
たリセット信号ＲＳＴによって内部が初期状態にされ、
タイミング信号ＣＰＵＣＬＫに従って動作する。このＣ
ＰＵ１３は、内部記憶装置３０に設けられている内部Ｒ
ＯＭ４２（図１参照）又は外部ＲＯＭ７０に記憶されて
いる制御プログラム、例えば楽音生成放音用プログラム
に従って各種制御信号を発生する。ＣＰＵ１３は、内部
ＲＯＭ４２に記憶されている楽音生成放音用プログラム
に従って動作する場合は、図５（Ｂ）に示すように、１
サイクルの前半及び後半の双方を使用して動作し、外部
ＲＯＭ７０に記憶されている楽音生成放音用プログラム
に従って動作する場合は、１サイクルの後半だけを使用
して動作する。このＣＰＵ１３で発生された制御信号が
本制御装置の各部に与えられることにより本制御装置全
体が制御される。

【００５５】より詳しくは、ＣＰＵ１３は、楽音生成放
音用プログラムを読み出すためのアドレス信号ＣＡＢを
発生して内部記憶装置３０及び選択器１５に送る。そし
て、選択器１５を経由したアドレス信号ＣＡＢは、アド
レス信号ＳＡＢとして出力端子Ｔ４から外部に出力さ
れ、外部ＲＯＭ７０に供給される。これにより、内部記
憶装置３０に設けられている内部ＲＯＭ４２又は外部Ｒ
ＯＭ７０の何れかに記憶されている楽音生成放音用プロ
グラムが読み出されてＣＰＵ１３に取り込まれる。内部
ＲＯＭ４２又は外部ＲＯＭ７０の何れの楽音生成放音用
プログラムが取り込まれるかは、デコーダ１４及びデコ
ーダ６１（図６参照）からの選択信号により決定され
る。ＣＰＵ１３は、取り込んだ楽音生成放音用プログラ
ム（命令）を解釈・実行することにより各種制御信号、
例えばアドレス信号ＣＡＢ、データ信号ＣＤＢ、出力イ
ネーブル信号ＣＯＥＸ、リード／ライト信号ＣＷＲＸ等
を発生する。これらの信号が本制御装置の各部に与えら
れることにより本制御装置全体が制御される。

【００５６】即ち、楽音生成放音用プログラムに従って
ＣＰＵ１３が動作することにより上記各種制御信号が発
生され、これら各種制御信号に応じて、例えば、図示し
ない外部回路に含まれるキーボード部の鍵、操作パネル
部の音色設定スイッチが走査され、キーボード部の鍵の
押鍵又は離鍵に伴う鍵情報（鍵のオン／オフ情報、鍵番
号、タッチ情報等）が得られる。そして、この鍵情報に
基づいて楽音発生器１２へ発音が割り当てられ、操作パ
ネル部の音色設定スイッチ、音量設定スイッチ等の設定
状態に応じた楽音信号が、楽音発生器１２から発生され
る。

【００５７】デコーダ１４は、ＣＰＵ１３が出力するア
ドレス信号ＣＡＢの上位の所定ビットをデコードして、
楽音発生器１２、内部記憶装置３０又は内部ＲＡＭ３１
の何れかを選択するためのチップセレクト信号ＣＳＸ０
〜ＣＳＸ２を発生する。このチップセレクト信号ＣＳＸ
０〜ＣＳＸ２はＬレベルでアクティブな信号である。Ｃ
ＰＵ１３は、楽音発生器１２にアクセスする際は、アド
レス信号ＣＡＢの上位の所定ビットに所定のデータを出
力することによりチップセレクト信号ＣＳＸ２をＬレベ
ルにして楽音発生器１２を選択する。同様に、ＣＰＵ１
３は、内部記憶装置３０にアクセスする際は、アドレス
信号ＣＡＢの上位の所定ビットに所定のデータを出力す
ることによりチップセレクト信号ＣＳＸ０をＬレベルに
して内部記憶装置３０を選択する。同様に、ＣＰＵ１３
は、内部ＲＡＭ３１にアクセスする際は、アドレス信号
ＣＡＢの上位の所定ビットに所定のデータを出力するこ
とによりチップセレクト信号ＣＳＸ１をＬレベルにして
内部ＲＡＭ３１を選択する。なお、このデコーダ１４の
動作は、デコーダ６１（図６参照）と排他的な動作とな
るように、アドレス信号ＣＡＢ及びアドレス信号ＳＡＢ
の上位の所定ビットが定義されている。

【００５８】また、このデコーダ１４が出力する３種類
のチップセレクト信号ＣＳＸ０〜ＣＳＸ２は、３入力Ａ
ＮＤゲート２４に供給される。ＡＮＤゲート２４は、こ
れらチップセレクト信号ＣＳＸ０〜ＣＳＸ２の論理積を
とって出力する。即ち、ＡＮＤゲート２４は、チップセ
レクト信号ＣＳＸ０〜ＣＳＸ２の全てがＨレベルの場合
にＨレベルの信号ＩＡＸを出力する。換言すれば、ＡＮ
Ｄゲート２４は、ＬＳＩ内部の楽音発生器１２、内部記
憶装置３０又は内部ＲＡＭ３１の何れもが選択されてい
ない場合に、つまりＬＳＩ外部の出力ポート６４、入力
ポート６５、外部ＲＯＭ７０又は外部ＲＡＭ７１の何れ
かが選択されている場合にＨレベルの信号を出力する。
このＡＮＤゲート２４の出力信号ＩＡＸは、ＡＮＤゲー
ト２１及び２２、並びにインバータ２５に供給される。

【００５９】インバータ２５は、ＡＮＤゲート２４の出
力信号ＩＡＸを反転して出力する。このインバータ２５
の出力信号ＳＣＳＸは出力端子Ｔ７からＬＳＩの外部に
出力されると共に、ＯＲゲート２６に供給される。出力
端子Ｔ７からＬＳＩの外部に出力された信号ＳＣＳＸ
は、本実施例では特に使用されていない。

【００６０】ＯＲゲート２６は、ＣＰＵ１３のウエイト
状態を制御するウエイト信号ＣＷＴを作成するために使
用される。即ち、このＯＲゲート２６の３つの入力端子
には、インバータ２５からの信号ＳＣＳＸ、タイミング
発生器１１からのウエイト信号ＷＩＴ及びタイミング発
生器１１からの選択信号ＴＧ／ＣＰＵがインバータ２７
により反転された信号が供給されており、これらの全信
号がＬレベルの時にＬレベルで有意なウエイト信号ＣＷ
Ｔを出力する。このウエイト信号ＣＷＴは、ＬＳＩ内部
の楽音発生器１２、内部記憶装置３０又は内部ＲＡＭ３
１の何れもが選択されておらず、楽音発生器１２の実行
サイクルであり、且つ、ウエイト信号ＷＩＴがＬレベル
になった時にＬレベルとなる。このことは、ＣＰＵ１３
が、出力ポート６４、入力ポート６５、外部ＲＯＭ７０
又は外部ＲＡＭ７１の何れかにアクセスしていることを
意味し、この場合、ＣＰＵ１３は１サイクルの後半で動
作することになる。

【００６１】即ち、ＯＲゲート２６のウエイト信号ＣＷ
ＴがＣＰＵ１３に供給されると、ＣＰＵ１３はウエイト
状態に遷移し、図５に示すように、ＣＰＵ１３がその時
点で出力している各種信号は、当該サイクルの後半まで
引き延ばされる。これにより、ＣＰＵ１３は１サイクル
の後半で動作することになる。

【００６２】内部記憶装置３０は、図１に示すように、
内部ＲＯＭ４２の他にテストのための回路を含んでい
る。この内部記憶装置３０の詳細については後述する
が、内部ＲＯＭ４２は書き換え可能なＰＲＯＭ（プログ
ラマブルリードオンリメモリ）で構成されている。この
ＲＯＭ４２には、楽音生成放音用プログラムのうち、特
に高速処理が必要とされるルーチン、例えばアサイナ処
理、発音処理等のルーチンが記憶されている。なお、楽
音生成放音用プログラムの特に高速処理を要求されない
ルーチン、例えば操作パネルのスイッチ処理ルーチン
は、波形データと共に外部ＲＯＭ７０に記憶されてい
る。

【００６３】内部ＲＡＭ３１は書き込み可能なメモリで
あり、ＣＰＵ１３が処理中のデータを一時記憶するため
に使用される。この内部ＲＡＭ３１には、楽音生成放音
用プログラムのうち、特に高速にアクセスする必要のあ
るデータが記憶される。高速にアクセスする必要のない
データは外部ＲＡＭ７１に記憶される。

【００６４】選択器１５は、選択端子Ｓへ供給される選
択信号ＴＧ／ＣＰＵに応じて、Ａ入力側（Ａ０〜Ａ２）
又はＢ入力側（Ｂ０〜Ｂ２）の何れかに供給されている
信号を選択して出力端子Ｏ０〜Ｏ２から出力する。具体
的には、選択信号ＴＧ／ＣＰＵがＬレベルの時にはＣＰ
Ｕ１３からの上述したＣＰＵ制御信号が選択されて出力
端子Ｏ０〜Ｏ２から出力される。一方、選択信号ＴＧ／
ＣＰＵがＨレベルの時には、上述した楽音発生器制御信
号が選択されて出力端子Ｏ０〜Ｏ２から出力される。こ
の選択器１５の出力端子Ｏ０からのアドレス信号ＳＡＢ
は出力端子Ｔ４から、出力端子Ｏ１からのリード／ライ
ト信号ＳＷＲＸは出力端子Ｔ３から、出力端子Ｏ２から
の出力イネーブル信号ＳＯＥＸは出力端子Ｔ２から、そ
れぞれ本ＬＳＩの外部に出力される。本ＬＳＩ外部の外
部ＲＯＭ７０、外部ＲＡＭ７１等の動作は、従来の技術
の欄で説明したものと同じである。

【００６５】トライステートバッファ１７は、選択器１
５から制御端子に供給されるリード／ライト信号ＳＷＲ
ＸがＨレベル（リード状態）の時は、入力信号ＳＤＢを
そのまま通過させる。一方、リード／ライト信号ＳＷＲ
ＸがＬレベル（ライト状態）の時は出力端子がハイイン
ピーダンス状態になり、入力信号ＳＤＢの通過を阻止す
る。

【００６６】トライステートバッファ１８は、インバー
タ１６から供給される信号ＳＷＲがＨレベル（ライト状
態）の時はアクティブになり、入力信号ＣＤＢをそのま
ま通過させて出力する。一方、信号ＳＷＲがＬレベル
（リード状態）の時は出力端子がハイインピーダンス状
態になり、入力信号ＣＤＢの通過を阻止する。

【００６７】インバータ１６は、上記トライステートバ
ッファ１８を制御することにより、データ信号ＣＤＢの
流れの方向を制御するために使用される。即ち、選択器
１５から出力されたリード／ライト信号ＳＷＲＸがＨレ
ベル（リード状態）の時は、トライステートバッファ１
７の制御端子にＨレベルの信号が、トライステートバッ
ファ１８の制御端子にＬレベルの信号がそれぞれ供給さ
れることにより、トライステートバッファ１７がアクテ
ィブにされ、トライステートバッファ１８がハイインピ
ーダンス状態にされる。これにより、リード／ライト信
号ＳＷＲＸがＨレベル（リード状態）の時は、データ信
号ＣＤＢの流れは、本ＬＳＩの外部から内部へ向かうよ
うに制御される。

【００６８】逆に、選択器１５から出力されたリード／
ライト信号ＳＷＲＸがＬレベル（ライト状態）の時は、
トライステートバッファ１７の制御端子にＬレベルの信
号が、トライステートバッファ１８の制御端子にＨレベ
ルの信号がそれぞれ供給されることにより、トライステ
ートバッファ１７がハイインピーダンス状態にされ、ト
ライステートバッファ１８がアクティブにされる。これ
により、データ信号ＣＤＢの流れは、本ＬＳＩの内部か
ら外部へ向かうように制御される。

【００６９】トライステートバッファ１９は、ＡＮＤゲ
ート２１から供給される信号がＨレベル（外部からのリ
ード状態）の時はアクティブになり、入力信号（トライ
ステートバッファ１７の出力信号）をそのまま通過させ
る。一方、ＡＮＤゲート２１から供給される信号がＬレ
ベル（内部のリード状態）の時は出力端子がハイインピ
ーダンス状態になり、入力信号の通過を阻止する。

【００７０】トライステートバッファ２０は、ＡＮＤゲ
ート２２から供給される信号がＨレベル（外部へのライ
ト状態）の時はアクティブになり、入力信号ＣＤＢをそ
のまま通過させる。一方、Ｌレベル（内部へのライト状
態）の時は出力端子がハイインピーダンス状態になり、
入力信号ＣＤＢの通過を阻止する。

【００７１】ＡＮＤゲート２１及び２２は、それぞれ、
トライステートバッファ１９及び２０を制御することに
より、データ信号ＣＤＢの流れの方向を制御するために
使用される。即ち、ＣＰＵ１３から出力されたリード／
ライト信号ＣＷＲＸがＨレベル（リード状態）の時に、
ＡＮＤゲート２４からの信号ＩＡＸがＨレベルであれ
ば、ＡＮＤゲート２１からトライステートバッファ１９
の制御端子にＨレベルの信号が供給されることによりト
ライステートバッファ１９がアクティブにされ、リード
／ライト信号ＣＷＲＸがインバータ２３により反転され
た信号が供給されているＡＮＤゲート２２からトライス
テートバッファ２０の制御端子にＬレベルの信号が供給
されることによりトライステートバッファ２０がハイイ
ンピーダンス状態にされる。これにより、データ信号の
流れは、本ＬＳＩ５０の外部から内部へ向かうように制
御される。

【００７２】逆に、ＣＰＵ１３から出力されたリード／
ライト信号ＣＷＲＸがＬレベル（ライト状態）の時に、
ＡＮＤゲート２４からの信号ＩＡＸがＨレベルであれ
ば、ＡＮＤゲート２１からトライステートバッファ１９
の制御端子にＬレベルの信号が供給されることによりト
ライステートバッファ１９がハイインピーダンス状態に
され、リード／ライト信号ＣＷＲＸがインバータ２３に
より反転された信号が供給されているＡＮＤゲート２２
からトライステートバッファ２０の制御端子にＨレベル
の信号が供給されることによりトライステートバッファ
２０がアクティブにされる。これにより、データ信号の
流れは、本ＬＳＩ５０の内部から外部へ向かうように制
御される。

【００７３】なお、ＡＮＤゲート２４からの信号ＩＡＸ
がＬレベルであれば、つまり、ＣＰＵ１３が内部記憶装
置３０、内部ＲＡＭ３１又は楽音発生器１２の何れかに
アクセスする場合は、ＡＮＤゲート２１及び２２の出力
は共にＬレベルになり、本ＬＳＩの内部と外部の流れは
遮断される。

【００７４】このように、トライステートバッファ１７
及び１８と、トライステートバッファ１９及び２０とい
った２組のトライステートバッファ対によって本ＬＳＩ
の外部と内部との間のデータ信号の流れる方向を制御す
ることにより、ＣＰＵ１３が内部メモリ（内部ＲＯＭ４
２、内部ＲＡＭ３１等）、又は外部メモリ（外部ＲＯＭ
７０、外部ＲＡＭ７１等）の何れにもアクセスできるよ
うになっている。

【００７５】次に、上記構成の電子楽器の制御装置の主
要部分の動作について、図５に示したタイミングチャー
トを参照して更に詳細に説明する。

【００７６】図５（Ａ）は、ＬＳＩの外部へ出力される
アドレス信号ＳＡＢを示す。選択器１５の入力信号が選
択信号ＴＧ／ＣＰＵにより交互に選択されることによ
り、楽音発生器１２からのアドレスとＣＰＵ１３からの
アドレスとが交互に出力される。従って、楽音発生器１
２は、サイクルの前半で外部ＲＯＭ７０から波形データ
を読み出し、ＣＰＵ１３は、外部ＲＯＭ７０にアクセス
する場合は、サイクルの後半で外部ＲＯＭ７０から楽音
生成放音用プログラムを読み出す。

【００７７】図５（Ｂ）は、ＬＳＩの内部で使用される
アドレス信号ＣＡＢを示す。ＣＰＵ１３は、サイクルの
前半と後半で２回のアドレス信号ＣＡＢを出力する。従
って、内部ＲＯＭ４２にアクセスする場合は、サイクル
の前半及び後半の双方で内部ＲＯＭ４２から楽音生成放
音用プログラムを読み出すことが可能となっている。こ
のことは、ＣＰＵ１３は内部記憶装置３０に格納されて
いる楽音生成放音用プログラムに従って動作する場合
は、外部ＲＯＭ７０に格納されている楽音生成放音用プ
ログラムに従って動作する場合の２倍の速度で処理がで
きることを意味する。

【００７８】図５の区間ｔ１は、ＣＰＵ１３が内部ＲＯ
Ｍ４２又は内部ＲＡＭ３１からデータを読み出す場合の
タイミングを示している。即ち、ＣＰＵ１３は、図５
（Ｅ）に示すように、リード／ライト信号ＣＷＲＸをＨ
レベル（リード状態）にすると共に、アドレス信号ＣＡ
Ｂを発生して内部記憶装置３０又は内部ＲＡＭ３１に与
える。そして、図５（Ｄ）に示すように、出力イネーブ
ル信号ＣＯＥＸを所定のタイミングでアクティブ（Ｌレ
ベル）にすることにより、図５（Ｆ）に示すように、内
部ＲＯＭ４２又は内部ＲＡＭ３１から読み出されたデー
タＣＤＩＮが使用可能になる。ＣＰＵ１３は、このデー
タＣＤＩＮをサイクルの前半の後ろのエッジで取り込
む。この動作と並行して、本ＬＳＩの外部には、楽音発
生器１２が出力するアドレス信号ＴＡＢがアドレス信号
ＳＡＢとして出力される。従って、上記ＣＰＵ１３の動
作と並行して、外部ＲＯＭ７０から波形データが読み出
され、トライステートバッファ１７を介して楽音発生器
１２に取り込まれる。

【００７９】図５の区間ｔ２は、ＣＰＵ１３が内部ＲＡ
Ｍ３１にデータを書き込む場合のタイミングを示してい
る。即ち、ＣＰＵ１３は、図５（Ｄ）に示すように、出
力イネーブル信号ＣＯＥＸをＨレベル（出力禁止状態）
にすると共に、アドレス信号ＣＡＢを発生して内部記憶
装置３０又は内部ＲＡＭ３１に与える。そして、図５
（Ｅ）に示すように、リード／ライト信号ＣＷＲＸを所
定のタイミングでアクティブ（Ｌレベル）にすると共
に、図５（Ｇ）に示すように、書き込むべきデータＣＤ
ＯＵＴを出力する。このデータＣＤＯＵＴは、リード／
ライト信号ＣＷＲＸの後ろの立ち上がりエッジで内部記
憶装置３０又は内部ＲＡＭ３１に書き込まれることにな
る。

【００８０】図５の区間ｔ３及び区間ｔ４は、ＣＰＵ１
３が外部ＲＯＭ７０からデータを読み出す場合のタイミ
ングを示している。即ち、区間ｔ３の終わりでウエイト
信号ＣＷＴがアクティブになることにより区間ｔ３で発
生された各信号が区間ｔ４まで引き延ばされ、ＣＰＵ１
３はサイクルの後半で外部ＲＯＭ７０からのデータＣＤ
ＩＮを取り込むことになる。かかる制御により、従来の
電子楽器の制御装置と同様に、マージンをもって外部Ｒ
ＯＭ７０からデータを読み出すことができる。この場合
も、サイクルの前半（区間ｔ３）では、上記動作と並行
して、楽音発生器１２が外部ＲＯＭ７０から波形データ
が読み出す動作を行うことができる。

【００８１】なお、上記実施例では、電子楽器の制御装
置の一部をＬＳＩで構成した場合について説明したが、
これらをディスクリート部品で構成できることは勿論で
ある。また、本実施例では、図６の符号５０に対応する
部分をＬＳＩで構成した場合について説明したが、図６
の符号６０に対応する部分まで範囲を拡張してＬＳＩ化
することも可能である。この場合、ディスクリート部品
が少なくなり、コンパクトに電子楽器の制御装置を構成
できるという利点がある。

【００８２】次に、上述した内部記憶装置３０の詳細に
ついて、図１に示したブロック図を参照しながら詳細に
説明する。

【００８３】図１において、テスト回路４１は、本ＬＳ
Ｉをテストモードで動作させる場合の各種制御信号を生
成するものである。このテスト回路４１には、入力端子
Ｔ８からモード選択信号ＭＳＬが供給されるようになっ
ている。このモード選択信号ＭＳＬは本発明の指示手段
に相当する。このモード選択信号ＭＳＬが例えばＬレベ
ルのときは、内部記憶装置３０はテストモードで動作
し、Ｈレベルのときは通常モード（テストモード以外の
モード）で動作する。そして、この入力端子Ｔ８は、通
常はＨレベルになるように例えばプルアップ抵抗を介し
て電源に接続されているが、例えば出荷テスト時等にお
いて、テストモードで動作させる場合は、強制的にＬレ
ベルにされる。

【００８４】また、このテスト回路４１は入出力端子Ｔ
９に接続されている。この入出力端子Ｔ９は、内部記憶
装置３０にテストデータを与えたり、内部記憶装置３０
からテストデータを読み出したりするために使用され
る。この入出力端子Ｔ９は、他の端子、例えば入出力端
子Ｔ５或いは出力端子Ｔ６等と共用するように構成して
もよい。この場合、モード選択信号ＭＳＬに応じてテス
トデータの入出力に使用するか、又は、本来のデータの
入出力に使用するかを選択するように構成すればよい。

【００８５】また、テスト回路４１は、制御データとし
て、モード信号ＴＳ、リード／ライト信号ＴＳＷＲＸ、
チップセレクト信号ＴＳＣＳＸ、出力イネーブル信号Ｔ
ＳＯＥＸ、アドレス信号ＴＳＡＢを出力する。これらの
各信号は、入出力端子Ｔ９を介して外部から与えられる
データに基づいて、このテスト回路４１で作成される。
また、このテスト回路４１は、入出力端子Ｔ９を介して
外部から与えられるテストデータをデータ信号ＴＳＤＢ
として内部ＲＯＭ４２に送ると共に、内部ＲＯＭ４２か
らトライステートバッファ４４を介して得られるデータ
信号ＴＳＤＢを入出力端子Ｔ９を介して外部に送り出
す。

【００８６】内部ＲＯＭ４２は、本発明の書換可能な読
出専用記憶手段に相当するものであり、例えばフラッシ
ュＥＥＰＲＯＭ（電気的消去可能なプログラマブルＲＯ
Ｍ）、紫外線消去型ＥＰＲＯＭ、その他の消去可能な種
々のタイプのＰＲＯＭを用いることができる。この内部
ＲＯＭ４２は、通常モードでは、単なる読出専用メモリ
として機能する。この内部ＲＯＭ４２に対する書き込み
／読み出しの制御は、選択器４３から与えられる制御信
号によって行われる。

【００８７】選択器４３は、選択端子Ｓへ供給されるモ
ード信号ＴＳに応じて、Ａ入力側（Ａ０〜Ａ３）又はＢ
入力側（Ｂ０〜Ｂ３）の何れかに供給されている信号を
選択して出力端子Ｏ０〜Ｏ３から出力する。

【００８８】具体的には、モード信号ＴＳがＬレベルの
時、つまり通常モードの時にはＣＰＵ１３からのアドレ
ス信号ＣＡＢ及び出力イネーブル信号ＣＯＥＸ、デコー
ダ１４からのチップセレクト信号ＣＳＸ０、並びに常に
Ｈレベルの信号が選択されて出力端子Ｏ０〜Ｏ３から出
力される。ここで、常にＨレベルの信号はリード／ライ
ト信号ＣＷＲＸに対応する信号であるが、通常モードで
はＲＯＭ４２は読出専用メモリとして使用されるので、
常にリード状態を指示するべくＨレベルにされている。
一方、モード信号ＴＳがＨレベルの時にはテスト回路４
１からのアドレス信号ＴＳＡＢ、出力イネーブル信号Ｔ
ＳＯＥＸ、チップセレクト信号ＴＳＣＳＸ及びリード／
ライト信号ＴＳＷＲＸが選択されて出力端子Ｏ０〜Ｏ３
から出力される。この出力端子Ｏ０〜Ｏ３から出力され
た信号は、それぞれＲＯＭ４２のアドレス入力端子Ａ、
出力イネーブル端子ＯＥ、チップセレクト端子ＣＳ及び
リード／ライト端子Ｒ／Ｗに供給される。

【００８９】トライステートバッファ４４は、ＡＮＤゲ
ート４５から出力される信号ＴＳＲがＨレベル（テスト
モードでリード状態）の時にアクティブになり、入力信
号ＣＤＢをそのまま通過させる。一方、信号ＴＳＲがＬ
レベル（テストモードでライト状態）の時は出力端子が
ハイインピーダンス状態になり、入力信号ＣＤＢの通過
を阻止する。

【００９０】ここで、ＡＮＤゲート４５は、モード信号
ＴＳがＨレベルであり、且つ、リード／ライト信号ＴＳ
ＷＲＸがＨレベルの時に、つまりテストモードでリード
状態が指定されているときにＨレベルの信号ＴＳＲを出
力する。従って、テストモードでリード状態の時にのみ
トライステートバッファ４４がアクティブにされ、内部
ＲＯＭ４２の出力端子ＯＵＴから出力されたデータ信号
ＣＤＢがデータ信号ＴＳＤＢとしてテスト回路４１に送
られ、更に入出力端子Ｔ９を経由して本ＬＳＩの外部に
送られる。これ以外の状態のときは、トライステートバ
ッファ４４はハイインピーダンス状態にされ、入出力端
子Ｔ９から入力されてテスト回路４１を経由したデータ
がＲＯＭ４２の入力端子ＩＮに供給されている。ＲＯＭ
４２へのデータの書き込みは、この状態で行われること
になる。

【００９１】以上のように、内部ＲＯＭ４２に対するテ
ストは、内部ＲＯＭ４２にテストデータを与え、このテ
ストデータに応じて内部ＲＯＭ４２から得られたデータ
を予め用意された期待値（この場合は与えたテストデー
タと同じデータ）と比較することによりテストが進めら
れる。なお、図１には、内部ＲＯＭ４２をテストするた
めの回路構成だけ示していないが、楽音発生器１２、Ｃ
ＰＵ１３及び内部ＲＡＭ３１に対しても、上記と同様の
構成で成るテストを行うための回路を組み込むことがで
きる。

【００９２】次に、上記のように構成されるＬＳＩのテ
ストを行う場合の処理の一例につき、図２のフローチャ
ートを参照しながら説明する。このテストの実行制御、
つまり入出力端子Ｔ９にテストデータを送り、また、入
出力端子Ｔ９から得られたデータと期待値とを比較する
処理は、例えばＬＳＩテスターを用いて行われるものと
する。なお、本ＬＳＩにおいては、ＲＯＭ４２に対して
だけでなく、楽音発生器１２、ＣＰＵ１３及び内部ＲＡ
Ｍ３１に対しても、図１に示したと同様の回路が組み込
まれているものとする。また、このテストを行うに先だ
って、モード選択信号ＭＳＬはＬレベルに設定されてい
るものとする。

【００９３】先ず、ＣＰＵ１３のテストが行われる（ス
テップＳ１０）。即ち、入出力端子Ｔ９を介して入力さ
れたテストデータがＣＰＵ１３に送られる。ＣＰＵ１３
は、このテストデータに基づき所定の演算を行い、所定
時間経過後に演算結果を入出力端子Ｔ９から出力する。
次いで、入力したテストデータに応答してＣＰＵ１３か
ら得られたデータと期待値とが一致するかどうかが調べ
られる（ステップＳ１２）。ここで、一致することが判
断されるとＣＰＵ１３は正常である旨が判断されて次の
ステップに進み、一致しないことが判断されると、ＣＰ
Ｕ１３が故障しているものと判断されテストは異常終了
する。この場合、ＣＰＵ１３が故障している旨の表示を
行うようにするのが好ましい。なお、図２においては、
１つのテストデータに対するテスト処理しか示されてい
ないが、複数のテストデータを用いて複数項目をテスト
する場合は、上記ステップＳ１０及びＳ１１を繰り返し
て行うようにすればよい。

【００９４】次いで、楽音発生器１２のテストが行われ
る（ステップＳ１２）。即ち、入出力端子Ｔ９を介して
入力されたテストデータが楽音発生器１２に送られる。
楽音発生器１２は、このテストデータに基づき所定の処
理を行い、所定時間経過後に処理結果を入出力端子Ｔ９
から出力する。次いで、入力したテストデータに応答し
て楽音発生器１２から得られたデータと期待値とが一致
するかどうかが調べられる（ステップＳ１３）。ここ
で、一致することが判断されると楽音発生器１２は正常
である旨が判断されて次のステップに進み、一致しない
ことが判断されると、楽音発生器１２が故障しているも
のと判断されテストは異常終了する。この場合、楽音発
生器１２が故障している旨の表示を行うようにするのが
好ましい。なお、図２においては、１つのテストデータ
に対するテスト処理しか示されていないが、複数のテス
トデータを用いて複数項目をテストする場合は、上記ス
テップＳ１２及びＳ１３を繰り返して行うようにすれば
よい。

【００９５】次いで内部ＲＡＭ３１のテストが行われる
（ステップＳ１４〜Ｓ１７）。即ち、先ず、入出力端子
Ｔ９を介して入力されたテストデータが内部ＲＡＭ３１
にセットされる（ステップＳ１４）。次いで、内部ＲＡ
Ｍ３１からデータがリードされ、入出力端子Ｔ９を介し
て取り出される（ステップＳ１５）。そして、内部ＲＡ
Ｍ３１にセットしたデータと内部ＲＡＭ３１からリード
したデータとが一致するかどうかが調べられる（ステッ
プＳ１６）。ここで、一致することが判断されると内部
ＲＡＭ３１の全領域に対するテストが完了したかどうか
が調べられ（ステップＳ１７）、完了していないことが
判断されるとステップＳ１４に戻って同様の処理が繰り
返され、完了したことが判断されると次のステップに進
む。上記ステップＳ１４〜Ｓ１７の繰り返し実行の過程
において、ステップＳ１６でデータが一致しないことが
判断されると、内部ＲＡＭ３１に不具合がある旨が判断
され、テストは異常終了する。この場合、内部ＲＡＭ３
１に不具合がある旨の表示を行うようにするのが好まし
い。

【００９６】次いで内部ＲＯＭ４２のテストが行われる
（ステップＳ１８〜Ｓ２０）。即ち、先ず、入出力端子
Ｔ９を介して順次入力されたテストデータが内部ＲＯＭ
４２にセットされる（ステップＳ１８）。この場合、テ
ストデータとしては、本ＬＳＩに設定すべき楽音生成放
音用プログラムが用いられる。次いで、内部ＲＯＭ４２
からデータが順次リードされ、入出力端子Ｔ９を介して
取り出される（ステップＳ１９）。そして、内部ＲＯＭ
４２にセットしたデータと内部ＲＯＭ４２からリードし
たデータとが一致するかどうかが調べられる（ステップ
Ｓ２０）。ここで、一致しないことが判断されると、内
部ＲＯＭ４２に不具合がある旨が判断され、テストは異
常終了する。この場合、内部ＲＯＭ４２に不具合がある
旨の表示を行うようにするのが好ましい。一方、上記ス
テップＳ２０で一致することが判断されると内部ＲＯＭ
４２は正常である旨が判断され、一連のテストは正常終
了する。この正常終了の場合は、内部ＲＯＭ４２には、
楽音生成放音用プログラムが正常に記憶されている。従
って、改めて楽音生成放音用プログラムを内部ＲＯＭ４
２に書き込む操作は不要である。

【００９７】以上のように、ＬＳＩのテストと同時に楽
音生成放音用プログラムの書き込みをも行うので、例え
ば図３に示すように、各製品Ａ〜Ｃに対応した楽音生成
放音用プログラムｄ〜ｄ”を内部ＲＯＭ４２のテストデ
ータとして用意しておけば、ＬＳＩのテストと同時に楽
音生成放音用プログラムの設定もできるので、例えば出
荷テストに必要な時間を節約できるという利点がある。
なお、図３におけるａ（ＣＰＵテストデータ）、ｂ（楽
音発生器テストデータ）及びｃ（内部ＲＡＭテストデー
タ）は各製品Ａ〜Ｃで共通に使用することができる。

【００９８】

【発明の効果】以上詳述したように、この発明によれ
ば、少量多品種の電子楽器の製作に好適で、しかも、制
御プログラムの設定を容易に行うことのできる電子楽器
の制御装置及びその制御プログラム設定方法を提供でき
る。

【図面の簡単な説明】

【図１】本発明の電子楽器の制御装置における内部記憶
装置の構成を示すブロック図である。

【図２】本発明の電子楽器の制御装置におけるテスト手
順を示すフローチャートである。

【図３】本発明の電子楽器の制御装置におけるテストで
使用されるテストデータの例を示す図である。

【図４】本発明の電子楽器の制御装置の要部の構成を示
すブロック図である。

【図５】本発明の電子楽器の制御装置の主要部の動作を
示すタイミングチャートである。

【図６】従来の電子楽器の制御装置の要部の構成を示す
ブロック図である。

【図７】従来の電子楽器の制御装置の主要部の動作を示
すタイミングチャートである。

【符号の説明】

１１ タイミング発生器 １２ 楽音発生器 １３ ＣＰＵ １４、６１ デコーダ １５、４３ 選択器 １６、２３、２５、２７ インバータ １７、１８、１９、２０、４４ トライステートバッ
ファ ２１、２２、２４、４５ ＡＮＤゲート ２６、６２、６３ ＯＲゲート ３０ 内部記憶装置 ３１ 内部ＲＡＭ ４１ テスト回路 ４２ 内部ＲＯＭ ６４ 出力ポート ６５ 入力ポート ７０ 外部ＲＯＭ ７１ 外部ＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 G11C 29/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 楽音信号を発生する楽音発生手段と、 制御プログラムを記憶する書換可能な読出専用記憶手段
   と、 前記読出専用記憶手段に記憶された制御プログラムに従
   って前記楽音発生手段を制御することにより楽音信号を
   発生させる制御手段、とを具備する 電子楽器の制御装置
   において、楽音信号を発生させる通常モード又は前記楽音発生手
   段、読出専用記憶手段及び制御手段をテストするテスト
   モードの何れで動作させるかを指示する指示手段、を更
   に備え、 前記指示手段でテストモードが指示された場合に、入力
   されたテストデータに従って前記楽音発生手段及び制御
   手段をテストし、且つ入力された前記制御プログラムを
   前記読出専用記憶手段に書き込んだ後に読み出して一致
   するかどうかをテストすると共に前記読出専用記憶手段
   に書き込まれた前記制御プログラムをそのまま残す、 ことを特徴とする電子楽器の制御装置。
2. 【請求項２】 前記読出専用記憶手段に書き込まれる制
   御プログラムは、該制御装置が採用される電子楽器の種
   類に応じて決定されることを特徴とする請求項１に記載
   の電子楽器の制御装置。
3. 【請求項３】 前記楽音発生手段、読出専用記憶手段及
   び制御手段は、同一チップの集積回路に形成されること
   を特徴とする請求項１に記載の電子楽器の制御装置。
4. 【請求項４】 楽音信号を発生する楽音発生手段と、 制御プログラムを記憶する書換可能な読出専用記憶手段
   と、 前記読出専用記憶手段に記憶された制御プログラムに従
   って前記楽音発生手段を制御することにより楽音信号を
   発生させる制御手段、とを具備する電子楽器に前記制御
   プログラムを設定する制御プログラム設定方法であっ
   て、 楽音信号を発生させる通常モード又は前記楽音発生手
   段、読出専用記憶手段及び制御手段をテストするテスト
   モードの何れで動作させるかを指示する指示手段によっ
   てテストモードが指示された場合に、入力されたテスト
   データに従って前 記楽音発生手段及び制御手段をテスト
   し、 入力された前記制御プログラムを前記読出専用記憶手段
   に書き込んだ後に読み出して正当性をチェックすると共
   に、前記読出専用記憶手段に書き込まれた前記制御プロ
   グラムをそのまま残す、 ことを特徴とする電子楽器の制御プログラム設定方法。