JP5228579B2 - 楽音発生装置用の集積回路 - Google Patents

Description

この発明は、楽音発生装置に用いる集積回路であって、該楽音発生装置の全体を制御するＣＰＵと楽音を生成する音源部とを備える集積回路に関する。

波形メモリ音源を備える楽音発生装置においては、発生すべき楽音を指示する演奏情報が入力されたときに、ＣＰＵは、プログラムメモリから波形メモリ音源を制御するための音源制御プログラムをプログラムメモリから読み出して、該読み出した音源制御プログラムを実行することで、音源制御用の各種パラメータを生成する。波形メモリ音源は、該生成された音源制御用の各種パラメータに基づき楽音信号を生成する処理を実行する。すなわち、波形メモリ音源は、波形サンプルデータが記憶された波形メモリから波形サンプルデータを読み出し、該読み出した波形サンプルデータに対応する楽音信号を音源制御用の各種パラメータに基づき生成する。

楽音発生装置に備わる波形メモリ音源の構成として、楽音発生装置全体の動作を制御するＣＰＵと、波形メモリ音源と、その周辺回路、つまり、メモリ（内部ＲＡＭ）、メモリ入出力インターフェース（メモリＩ/Ｏ）、および通信入出力インターフェース（通信Ｉ/Ｏ）などを１チップ上に形成した大規模集積回路（音源ＬＳＩ）があった。この種の音源ＬＳＩにおいて、ＣＰＵが実行する音源ドライバ処理プログラム等のプログラムと、波形サンプルデータ群とを記憶した外部ＲＯＭを用いる（プログラムメモリと波形メモリを１つの外部ＲＯＭにまとめる）ことにより、ＣＰＵと波形メモリ音源とで該外部ＲＯＭを共用することができた。このように、プログラムメモリと波形メモリを１つの外部ＲＯＭにまとめることは、楽音発生装置の回路小型化やコスト抑制などの点で有利である。

プログラムと波形サンプルデータとが記憶された外部ＲＯＭを接続した音源ＬＳＩを備える楽音発生装置においては、ＣＰＵは、プログラムを実行すべきときに外部ＲＯＭにアクセスし、外部ＲＯＭからプログラムを読み出して、該読み出したプログラムを実行する。また、波形メモリ音源は、楽音信号を生成すべきときに外部ＲＯＭにアクセスし、サンプリグ周期に従い該外部ＲＯＭから波形サンプルを読出して楽音信号を生成する。このような音源ＬＳＩにおいて、ＣＰＵのパフォーマンスを向上するために、音源ＬＳＩに接続されたＲＡＭの容量に応じて部ＲＯＭに記憶されたプログラムの一部をＲＡＭに転送し、ＣＰＵは、外部ＲＯＭにアクセスするバスとは別のバスを介してＲＡＭにアクセスし、該ＲＡＭから該プログラムを読み出して実行する、という技術があった（例えば、下記特許文献１を参照）。
特開平１１‐２０２８６６号公報

しかし、上記特許文献１に示された従来の技術においては、プログラムと波形サンプルデータとが記憶された外部ＲＯＭに、ＣＰＵと波形メモリ音源との両方がアクセスすることから、両者のアクセスを動的に調停するためのアクセス管理部を設けなければならず、音源ＬＳＩの回路構成が複雑になる、という不都合があった。

また、プログラムと波形サンプルデータとが記憶された外部ＲＯＭを接続した音源ＬＳＩにおいては、ＣＰＵ及び波形メモリ音源が外部ＲＯＭを共用することから、ＣＰＵ及び波形メモリ音源の何れかの動作に悪影響が生じ、結果として音源ＬＳＩの性能を低下させることになる、という不都合があった。例えば、サンプリング周期の時間内で波形メモリ音源が外部ＲＯＭにアクセスする回数が多いと、その影響でＣＰＵによる外部ＲＯＭ上のプログラムの実行速度が低下する。これに対して、ＣＰＵによる外部ＲＯＭ上のプログラム実行速度の低下を抑制するためには、波形メモリ音源による外部ＲＯＭへのアクセスを減らさなければならず、その場合には、波形メモリ音源の発音数が減少してしまう。

この発明は、上記の点に鑑みてなされたもので、ＣＰＵが実行するプログラムと音源部が使用する音源用データを記憶した外部ＲＯＭを接続した集積回路において、簡単な構成でＣＰＵ及び音源部の何れの動作性能も低下させないようにした集積回路を提供することを目的とする。

この発明は、楽音発生装置に組み込まれ、第１外部メモリ、及び、第２外部メモリを接続可能な集積回路において、当該集積回路は、プログラムと音源用データとが記憶された第１外部メモリが接続された場合には、更に、プルアップ抵抗が接続される一方、音源用データが記憶された第１外部メモリ及びプログラムが記憶された第２外部メモリが接続された場合には、更にプルダウン抵抗が接続されるものであり、当該集積回路は、前記集積回路および該集積回路が組み込まれた楽音制御装置の動作を制御するためのＣＰＵと、前記第１外部メモリに記憶された音源用データに基づき楽音信号を生成するための音源部と、前記ＣＰＵにより、バスを介して、プログラムを含む各種データの書き込み、および前記各種データの読み出しが行われるＲＡＭと、前記ＣＰＵによる前記第１外部メモリに対するアクセスを可能にさせる第１選択情報、および前記音源部による前記第１外部メモリに対するアクセスを可能にさせる第２選択情報のいずれか一方を出力する選択情報発生部と、前記第１外部メモリが接続され、前記第１選択情報および前記第２選択情報のいずれか一方に基づき、前記ＣＰＵおよび前記音源部のいずれか一方を前記第１外部メモリに対してアクセス可能に接続する第１外部メモリ入出力部と、前記第２外部メモリが接続可能な第２外部メモリ入出力部であって、前記第２外部メモリが接続された場合には、前記ＣＰＵを該第２外部メモリに対してアクセス可能にする第２外部メモリ入出力部と、前記プルアップ抵抗が接続された場合は、楽音発生装置の起動時に、前記選択情報発生部から外部メモリ入出力部に第１選択情報を出力させることで、前記ＣＰＵによる前記第１外部メモリに対するアクセスを可能にする一方、前記プルダウン抵抗が接続された場合は、楽音発生装置の起動時に、前記選択情報発生部から第１外部メモリに第２選択情報を出力させることで、前記音源部による前記第１外部メモリに対する前記バスを介さない前記第１外部メモリ入出力部経由のアクセスを可能にする第１設定手段と、前記起動時に、前記第１設定手段により前記ＣＰＵによる前記第１外部メモリのアクセスが可能となった場合は、前記ＣＰＵに、前記第１外部メモリをアクセスさせて、該第１外部メモリに記憶された前記プログラムのうち第１プログラムを第１スタートアドレスから起動させる一方、前記第１設定手段により前記音源部による前記第１外部メモリのアクセスが可能となった場合は、前記ＣＰＵに、前記第２外部メモリをアクセスさせて、該第２外部メモリに記憶された前記プログラムのうち第３プログラムを所定のスタートアドレスから起動させる起動制御手段と、前記起動制御手段により前記第１プログラムが起動された場合に、該起動された第１プログラムに基づき、前記第１外部メモリに記憶された前記プログラムのうち第２プログラムを前記ＲＡＭに転送し、該ＲＡＭに転送された該第２プログラムの第２スタートアドレスから起動する制御を、前記バスを介して、ＣＰＵに行わせる転送制御手段と、前記転送制御手段によりＲＡＭに転送され起動された前記第２プログラムに基づき、ＣＰＵが、前記選択情報発生部から前記第１外部メモリ入出力部に第２選択情報を出力させることで、音源部による第１外部メモリに対する前記バスを介さない前記第１外部メモリ入出力部経由のアクセスを可能にする第２設定手段と、前記転送制御手段によりＲＡＭに転送され起動された前記第２プログラムに基づいて、楽音発生装置の動作を、前記バスを介して、ＣＰＵに制御させる、又は、前記第２外部メモリに記憶されており、前記起動制御手段により起動された前記第３プログラムに基づいて、楽音発生装置の動作をＣＰＵに制御させる動作制御手段とを備える楽音発生装置用の集積回路である。

集積回路にプログラムと音源用データとが記憶された第１外部メモリが接続された場合には更にプルアップ抵抗が接続され、楽音発生装置の起動時には、選択情報発生部から外部メモリ入出力部に第１選択情報を出力させることで、ＣＰＵによる第１外部メモリに対するアクセスを可能にし、ＣＰＵに第１外部メモリに記憶された第１プログラムを第１スタートアドレスから起動させて、起動された第１プログラムに基づき、第１外部メモリに記憶された第２プログラムをＲＡＭに転送し、該ＲＡＭに転送された該第２プログラムの第２スタートアドレスから起動する制御を、前記バスを介して、ＣＰＵに行わせて、ＲＡＭに転送され起動された第２プログラムに基づき、ＣＰＵが選択情報発生部から第１外部メモリ入出力部に第２選択情報を出力させることで音源部による第１外部メモリに対するバスを介さない第１外部メモリ入出力部経由のアクセスを可能にするとともに、ＲＡＭに転送され起動された第２プログラムに基づいて、楽音発生装置の動作を、前記バスを介して、ＣＰＵに制御させる。一方、集積回路に音源用データが記憶された第１外部メモリ及びプログラムが記憶された第２外部メモリが接続された場合には更にプルダウン抵抗が接続され、楽音発生装置の起動時に、選択情報発生部から第１外部メモリに第２選択情報を出力させることで、音源部による第１外部メモリに対するバスを介さない第１外部メモリ入出力部経由のアクセスを可能にするとともに、ＣＰＵに第２外部メモリに記憶された第３プログラムを所定のスタートアドレスから起動させて、起動された第３プログラムに基づいて、楽音発生装置の動作をＣＰＵに制御させる。

この発明によれば、ＣＰＵと音源部のいずれにおいても、動作性能が低下することがなく、最大のパフォーマンスを発揮することができる。また、第１外部メモリ入出力部は、通常のメモリインタフェースに、選択情報に応じて接続先を切り替えるセレクタ機能を付加しただけの簡単な回路構成で実現することができる。従って、この発明によれば、簡単な回路構成で、ＣＰＵと音源部のいずれのデバイスも最大のパフォーマンスを発揮することができるようになるという優れた効果を奏する。

以下、添付図面を参照して、この発明の一実施形態について詳細に説明する。この発明に係る集積回路は、電子楽器や楽音発生装置など、該集積回路に含まれる音源部により楽音信号を発生する装置ならば、どのような装置にも適用することができる。以下の実施例では、一例として、この発明に係る集積回路を電子楽器に適用した構成例について述べる。

図１は、この発明に係る集積回路を組み込んだ電子楽器の電子的ハードウェア構成例を示すブロック図である。図１において、符号１は、ＣＰＵ１０と音源部１１及びその周辺回路を１つのチップで形成した集積回路（音源ＬＳＩ）である。符号２は、集積回路（音源ＬＳＩ）１が組み込まれた電子楽器である。集積回路（音源ＬＳＩ）１には、例えば音源部１１を制御するための音源制御プログラムなど電子楽器２の動作を制御するためにＣＰＵ１０が実行する複数のプログラムと、音源部１１が楽音信号の生成に用いる複数の音源用データとが記憶された外部ＲＯＭ（「PROGRAM & WAVE ROM」：プログラム及び波形ＲＯＭ）３が外部接続される。ここで「外部」とは集積回路１に対する外部という意味である。プログラム及び波形ＲＯＭ３は、読み出し専用の不揮発性メモリ、又は書き換え可能な不揮発性メモリ（フラッシュメモリ）によって構成される。

ＣＰＵ１０は、プログラム及び波形ＲＯＭ３に記憶されたプログラムを適宜のＲＡＭ（後述する内部ＲＡＭ１５又は外部ＲＡＭ２３）に転送し、該転送されたプログラムに基づく処理を実行することで、当該音源ＬＳＩ１が組み込まれた電子楽器２の動作を制御する。すなわち、ＣＰ１０は、プログラムによって指示される命令に従い、メモリや入出力部（Ｉ／Ｏ）などの各種デバイスにアクセスし、該アクセスしたデバイスとの間でデータ信号及びアドレス信号の入出力を行うと共に、ＣＰＵ１０内部でデータ演算を行う。なお、図１においては、ＣＰＵ１０にデータを入力し、またＣＰＵ１０からデータを出力するためのデータ信号線（両矢印）と、ＣＰＵ１０からアドレス信号を出力するためのアドレス信号線（片方向矢印）とを明確に区別して描いている。

音源部１１は、各サンプリング周期毎に複数時分割チャンネル動作を行い、該プログラム及び波形ＲＯＭ３に記憶された音源用データを用いて楽音信号を生成する処理を行う。この実施例では、プログラム及び波形ＲＯＭ３は、音源用データとして、例えばＰＣＭ符号化形式など従来から知られる適宜の符号化形式で符号化された波形サンプルデータを複数記憶したものとする。従って、音源１１の各チャンネルは、該プログラム及び波形ＲＯＭ３に記憶された波形サンプルデータを読み出して、該読み出した波形サンプルデータに基づいて楽音信号を生成するようになっている。音源部１１で生成された楽音信号は、各サンプリング周期毎に音源１１の内部で全チャンネル分ミキシングされ、デジタル／アナログ変換部（ＤＡＣ）７に供給され、該ＤＡＣ７においてアナログ音響信号に変換される。ＤＡＣ７により変換されたアナログ音響信号は、アンプ及びスピーカを含んで構成されるサウンドシステム８に供給され、該サウンドシステム８のアンプにおいて増幅され、該増幅後のアナログ音響信号がスピーカから発音される。

プログラム及び波形ＲＯＭ３は、セレクタ１２、ゲート回路１３およびセレクト信号発生部（Ｓ信号発生部）１４からなる外部メモリ入出力部を介して、音源ＬＳＩ１に接続されており、ＣＰＵ１０及び音源部１１のいずれか一方の直接アクセスを選択的に受け付ける。この発明に係る音源ＬＳＩ１においては、基本的には、セレクト信号発生部１４が発生するセレクト信号（選択情報）に基づきセレクタ１２が、ＣＰＵ１０および音源部１１のいずれか一方を、プログラム及び波形ＲＯＭ３に対してアクセス可能に接続する点に１つの特徴がある。

セレクト信号発生部１４は、セレクタ１２に対するセレクト信号（選択情報）を発生する選択情報発生部である。セレクト信号は、ＣＰＵ１０をプログラム及び波形ＲＯＭ３に対してアクセス可能に接続するセレクタ１２の設定、および音源部１１をプログラム及び波形ＲＯＭ３に対してアクセス可能に接続するセレクタ１２の設定のいずれか一方に切り替えるための２値の信号（２進数で表現すると「０」又は「１」）である。この実施例では、セレクタ１２にＣＰＵ１０を選択させるセレクト信号（第１選択情報）を「１」とし、セレクタ１２に音源部１１を選択させるセレクト信号（第２選択情報）を「０」とする。セレクト信号発生部１４の出力信号はゲート回路１３に入力される。セレクト信号発生部１４には、電子楽器２の起動時の初期値として、セレクタ１２にＣＰＵ１０を選択させるセレクト信号「１」が設定されている。ＣＰＵ１０は、後述するセレクタ切り替え処理において、セレクト信号発生部１４にアクセスし、セレクト信号発生部１４が発生するセレクト信号を、セレクト信号「１」から、セレクタ１２に音源部１１を選択させるセレクト信号「０」に切り替える。

ゲート回路１３において、一方の入力にはセレクト信号発生部１４の出力が接続され、もう一方の入力にはプルアップ抵抗（Ｐｕｌｌ Ｕｐ抵抗）２５が接続される。ゲート回路１３は、プルアップ抵抗２５によりプルアップされることで、「ゲートが開いた」状態となる。「ゲートが開いた」状態では、セレクト信号発生部１４から供給されたセレクト信号は、ゲート回路１３を通って、セレクタ１２に入力される。つまり、セレクト信号発生部１４からセレクト信号「１」が出力されたときには、セレクト信号「１」がセレクタ１２に入力され、セレクト信号「０」が出力されたときには、セレクト信号「０」がセレクタ１２に入力される。
これに対して、ゲート回路１３にプルダウン抵抗を接続した場合、ゲート回路１３は「閉じた状態」となり、セレクト信号発生部１４から供給されたセレクト信号はゲート回路１３から出力されず、従ってセレクタ１２に入力されない。この場合には、セレクト信号発生部１４の出力信号が「１」又は「０」のいずれであっても、セレクタ１２に入力されるゲート回路１３の出力信号は、セレクタ１２に音源部１１を選択させるセレクト信号「０」となる。後述する通り、電子楽器２の機種グレードが上位機種の場合など、プログラム及び波形ＲＯＭ３にＣＰＵ１０がアクセスする必要のない構成では、ゲート回路１３にプルダウン抵抗を接続して、ゲート回路１３を「閉じる」。

セレクタ１２は、ゲート回路１３から供給されたセレクト信号が設定され、該設定されたセレクト信号に基づき、ＣＰＵ１０及び音源部１１のいずれか一方を外部のプログラム及び波形ＲＯＭ３に対するアクセス可能に接続するメモリインタフェースである。セレクタ１２に設定されたセレクト信号が「１」のときは、ＣＰＵ１０がプログラム及び波形ＲＯＭ３にアクセス可能に接続され、セレクタ１２に設定されたセレクト信号が「０」のときは、音源部１１がプログラム及び波形ＲＯＭ３にアクセス可能に接続される。
セレクタ１２は、ＣＰＵ１０及び音源部１１のいずれか一方をプログラム及び波形ＲＯＭ３の接続相手に選択する機構のほかは、従来から知られるメモリインタフェースと同様な動作、つまり、ＣＰＵ１０及び音源部１１のいずれか一方から与えられたチップセレクト信号をデコード線（片方向矢印）を介してプログラム及び波形ＲＯＭ３に出力し、また、ＣＰＵ１０及び音源部１１のいずれか一方とプログラム及び波形ＲＯＭ３との間でのデータ入出力を仲介する動作を行う。なお、プログラムやデータの入出力は、データ及びアドレス信号線（両矢印）を通じて行われる。

音源ＬＳＩ１には、上述したＣＰＵ１０と、音源部１１と、セレクタ１２、ゲート１３およびセレクト信号発生部１４からなる外部メモリ入出力部のほかに、内部ＲＡＭ１５と、外部バスライン２２に接続された外部バス入出力インターフェース（外部バスＩ／Ｏ）１６と、表示器４に接続された表示データ入出力インターフェース（表示Ｉ／Ｏ）１７と、操作子５に接続された操作子操作データ入出力インターフェース（操作子Ｉ／Ｏ）１８と、ＭＩＤＩ端子６に接続されたＭＩＤＩデータ入出力インターフェース（ＭＩＤＩ Ｉ／Ｏ）１９と、アドレスデコーダ２０が備わる。音源部１１、セレクタ１２、セレクト信号発生部１４、内部ＲＡＭ１５、外部バスＩ／Ｏ１６、表示Ｉ／Ｏ１７、操作子Ｉ／Ｏ１８、およびＭＩＤＩ Ｉ／Ｏ１９は、内部バスライン２１を介して、ＣＰＵ１０に対して接続されており、ＣＰＵ１０と各デバイスの間でデータ信号を入出力することができ、また、ＣＰＵ１０から出力されたアドレス信号を各デバイスで受け取ることができる。

アドレスデコーダ２０の入力には、ＣＰＵ１０のアドレス信号線が接続されている。アドレス信号は、アドレス空間をコード化した信号であって、その上位ビットによりＣＰＵ１０のアクセス対象のデバイスを特定する。アドレスデコーダ１９の出力は、音源部１１、セレクタ１２、セレクト信号発生部１４、内部ＲＡＭ１５、外部バスＩ／Ｏ１６、表示Ｉ／Ｏ１７、操作子Ｉ／Ｏ１８、およびＭＩＤＩ Ｉ／Ｏ１９の各デバイスに対して、デコード線により接続されている。アドレスデコーダ２０は、ＣＰＵ１０より出力されたアドレス信号をデコードして、該該アドレス信号の上位ビットによって指定された何れか１つのデバイスにチップセレクト信号を出力することで、ＣＰＵ１０による該指定されたデバイスに対するアクセスを有効にする。アドレスデコーダ２０とデコード線で接続された各デバイスは、アドレスデコーダ２０から出力されたチップセレクト信号が与えられると、ＣＰＵ１０の命令に基づくプログラムやデータの読み出しや書き込みなど、ＣＰＵ１０の制御による動作を行える状態になる。

内部ＲＡＭ１５は内部バスライン２１に接続されたＲＡＭであり、読み書き可能な半導体メモリによって構成される。ＣＰＵ１０は、内部ＲＡＭ１５にアクセスし、プログラム及び波形ＲＯＭ３から当該内部ＲＡＭ１５に転送されたプログラムを実行し、また、該プログラムに関連する各種データを内部ＲＡＭ１５に書き込んだり、あるいは内部ＲＡＭ１５に格納された各種データを読み出したりする。また、内部ＲＡＭ１５は、ＣＰＵ１０によりワークエリアとして利用される。

また、音源ＬＳＩ１には、外部バスＩ／Ｏ１６を介して外部バスライン２２に接続された外部ＲＡＭ２３が接続される。音源ＬＳＩ１に外部ＲＡＭ２３を接続することで、ＣＰＵ１０は、外部ＲＡＭ２３を内部ＲＡＭ１５と同様に利用することができ、音源ＬＳＩ１のメモリ容量を拡張することができる。ＣＰＵ１０が外部ＲＡＭ２３にアクセスするときには、ＣＰＵ１０から出力された外部ＲＡＭ２３に対するアドレス信号がアドレスデコーダ２０でデコードされ、アドレスデコーダ２０から外部バスＩ／Ｏ１６にチップセレクト信号が出力され、該外部バスＩ／Ｏ１６から外部バスライン２２上の外部ＲＡＭ２３に該チップセレクト信号が入力される。ＣＰ１０と外部ＲＡＭ２３との間でのデータ信号及びアドレス信号の入出力は、外部バスＩ／Ｏ１６を通じて行うので、ＣＰＵ１０による外部ＲＡＭ２３へのアクセス速度は内部ＲＡＭ１５へのアクセス速度よりも遅い。

更に、図１において点線で示す通り、音源ＬＳＩ１には、外部バスライン２２を介して、電子楽器２の動作を制御するための各種プログラムを記憶したプログラムＲＯＭ（Ｐｒｏｇｒａｍ ＲＯＭ）２４を接続することができる。プログラムＲＯＭ２４を接続することで、ＣＰＵ１０は、プログラムＲＯＭ２４のプログラムを読み出し、該読み出したプログラムを実行することができる。プログラム及び波形ＲＯＭ３とは別に、プログラムや音色データ等のＣＰＵ１０がアクセスし、音源部１１がアクセスしないデータを記憶したプログラムＲＯＭ２４を設けることで、ＣＰＵ１０は、音源部１１の動作状況に係りなく常時プログラムＲＯＭ２４にアクセスできるようになるので、ＣＰＵ１０の処理パフォーマンスの向上を図ることができる。なお、プログラムＲＯＭ２４を接続すると、ＲＯＭ登載数が増える分だけコストが高くなる。プログラムＲＯＭ２４は、例えば電子楽器２の機種グレートが上位機種のときの性能を高めるためのオプションである。

また、表示Ｉ／Ｏ１７は、ＣＰＵ１０の命令に基づき、電子楽器２に備わる表示器４の表示制御に関するデータを入出力するためのパラレル通信インターフェースである。表示器４は、例えば電子楽器２のパネルに配置された液晶ディスプレイによって構成され、表示Ｉ／Ｏ１７から供給された制御データに基づき各種情報を画面に表示する。

操作子Ｉ／Ｏ１８に接続された操作子５は、電子楽器２のパネルに配置された各種パラメータの値を設定するためのスイッチ等を含むパネル操作子や、演奏者が演奏情報を入力するため演奏操作子（鍵盤など）である。操作子Ｉ／Ｏ１８は、ＣＰＵ１０の命令に基づき、操作子５の操作状態をスキャンして、パラメータの設定値データや、ノートオンイベント等の演奏情報など、操作子５の操作に応じた各種データを音源ＬＳＩ１に入力するためのパラレル通信インターフェースである。

また、ＭＩＤＩ端子６は、電子楽器２とＭＩＤＩ（Musical Instrument Digital Interface）規格に準拠した外部ＭＩＤＩ機器（図示しない）を接続するための端子である。ＭＩＤＩ Ｉ／Ｏ１９は、ＣＰＵ１０の命令に基づき、ＭＩＤＩ端子６に接続された外部ＭＩＤＩ機器（図示しない）から入力されるＭＩＤＩデータを音源ＬＳＩ１に入力し、また、音源ＬＳＩ１内で生成されたＭＩＤＩデータをＭＩＤＩ端子６に接続された外部ＭＩＤＩ機器（図示しない）へ出力するためのシリアル通信インターフェースである。

図２は、図１に示す電子楽器２の機種グレードに応じた装置構成の違いを説明する図である。（ａ）は下位機種、（ｂ）は中位機種、（ｃ）は上位機種をそれぞれ示す。下位機種、中位機種、及び上位機種という機種グレードに応じた装置構成の違いは、音源ＬＳＩ１に対して外部バスライン２２を介して接続される外部メモリの構成（数）の違いにある。
図２（ａ）に示す通り、電子楽器２が下位機種の場合には、音源ＬＳＩ（集積回路）１には、プログラム及び波形ＲＯＭ３のみが、外部メモリとして接続される。この場合、音源ＬＳＩ１内のゲート回路１３にはプルアップ抵抗２５が接続される（図１参照）。ＣＰＵ１０が処理の実行に使用するメモリは、音源ＬＳＩ１内の内部ＲＡＭ１５のみである。

また、（ｂ）に示す通り、電子楽器２が中位機種の場合には、音源ＬＳＩ１には、プログラム及び波形ＲＯＭ３と外部ＲＡＭ２３が外部メモリとして接続される。外部ＲＡＭ２３は、図２（ｂ）では省略した外部バスライン２２に接続されている（図１参照）。この場合、音源ＬＳＩ１内のゲート回路１３にはプルアップ抵抗２５が接続される（図１参照）。ＣＰＵ１０は処理の実行に使用するメモリとして、音源ＬＳＩ１内の内部ＲＡＭ１５に加えて、外部ＲＡＭ２３を使用することができる。ＣＰＵ１０は、実行する各種プログラムや音色データなどの各種データを内部ＲＡＭ１５ないし外部ＲＡＭ２３に格納する。前述の通り、ＣＰＵ１０による外部ＲＡＭ２３へのアクセス速度は、内部ＲＡＭ１５へのアクセス速度よりも遅いので、使用頻度の高いプログラム及びデータは内部ＲＡＭ１５に格納するとよい。

また、（ｃ）に示す通り、電子楽器２が上位機種の場合には、音源ＬＳＩ１には、プログラム及び波形ＲＯＭ３、外部バスライン２２に接続された外部ＲＡＭ２３、およびプログラムＲＯＭ２４が外部メモリとして接続される。プログラムＲＯＭ２４は、プログラム専用のＲＯＭであり、図２(ａ)ないし(ｂ)においてプログラム及び波形ＲＯＭ３に記憶されている複数のプログラムと同様な、電子楽器２の動作を制御するためにＣＰＵ１０が実行する複数のプログラムが記憶されている。この場合、プログラム及び波形ＲＯＭ３は、ＣＰＵ１０が実行するプログラムを記憶する必要はなく、音源部１１が使用する音源用データのみを記憶すれば良い。また、図１における音源ＬＳＩ１内のゲート回路１３には、プルアップ抵抗２５ではなく、プルダウン抵抗が接続される。ゲート回路１３にプルダウン抵抗が接続されることでゲート回路１３が閉じるので、信号発生部１４の出力信号が「１」又は「０」のいずれであっても、セレクタ１２に入力されるゲート回路１３の出力信号は、「０」である。よって、この場合には、セレクタ１２は、常に音源部１１をプログラム及び波形ＲＯＭ３に対するアクセス可能に接続する。

なお、ゲート回路１３にプルアップ抵抗２５又はプルダウン抵抗のいずれが接続されるかは、電子楽器２の設計時に、上記図２（ａ）〜（ｃ）のいずれの構成（機種グレード）を採用するか、言い換えれば、ＣＰＵ１０がプログラム及び波形ＲＯＭ３にアクセスする必要があるかどうかにより固定的に決まるものであり、ユーザが設定するものではないことに留意されたい。また、ゲート回路１３に接続されたプルアップ抵抗２５又はプルダウン抵抗は、ゲート回路の開閉状態を開又は閉のいずれかに固定的に決定する手段でありさえすればよいので、プルアップ抵抗２５又はプルダウン抵抗に限らず、その他適宜のゲート制御手段によって構成されてもよい。

図３は、図２（ａ）の下位機種又は（ｂ）の中位機種において、電子楽器２の起動時（電源投入時）にＣＰＵ１０が実行する電子楽器２の動作を制御するための処理の手順の一例を示すフローチャートである。

セレクト信号発生部１４は、電子楽器２の起動時に、セレクタ１２にＣＰＵ１０を選択させるセレクト信号「１」を出力するよう設計されている。下位機種又は中位機種ではゲート回路１３にプルアップ抵抗２５が接続されているので、ゲート回路１３は「ゲートが開いた状態」である。従って、セレクト信号発生部１４からセレクト信号「１」が出力されると、該出力されたセレクト信号「１」がゲート回路１３を介してセレクタ１２に供給される。セレクタ１２では、セレクト信号発生部１４からのセレクト信号「１」に応じて、プログラム及び波形ＲＯＭ３に対してＣＰＵ１０がアクセス可能に接続された状態で動作を開始する。動作を開始したＣＰＵ１０がプログラム及び波形ＲＯＭ３に対するアドレス信号を出力すると、アドレスデコーダ２０からセレクタ１２を経由してプログラム及び波形ＲＯＭ３へ、プログラム及び波形ＲＯＭ３に対するチップセレクト信号が出力され、ＣＰＵ１０によるプログラム及び波形ＲＯＭ３に対するアクセスが有効になる。よって、ＣＰＵ１０は、該セレクタ１２を介してプログラム及び波形ＲＯＭ３にアクセスし、該プログラム及び波形ＲＯＭ３に記憶されたブートローダプログラムの所定のスタートアドレスから該ブートローダプログラムを起動する。
ここで、図１において、アドレスデコータ２０とセレクタ１２を結ぶデコード線は、接続点２６から外部バスＩ／Ｏ１６に分岐するデコード線が出ていることに留意されたい。この分岐線（デコード線）は、後述する上位機種の構成（プログラム専用のプログラムＲＯＭ２４を外部バスＩ／Ｏ１６に接続した構成）の場合に、外部バスＩ／Ｏ１６経由でプログラムＲＯＭ２４に対するチップセレクト信号を供給するラインである。この分岐線上にはゲート回路２７が設けられている。ゲート回路２７には、セレクタ１２の前段に設けられたゲート回路１３の出力信号がゲート制御信号として供給される。ゲート回路２７は、セレクト信号「１」が供給されたときに「ゲートが閉じた状態」となり、デコード線から入力されたチップセレクト信号を後段に出力しない。よって、セレクタ１２でＣＰＵ１０が選択されているときには、セレクト信号「１」がゲート回路２７に供給されるので、アドレスデコータ２０から出力されたチップセレクト信号が外部バスＩ／Ｏ１６に供給されないようになっている。

起動時の処理（ブートローダプログラム）のステップＳ２において、ＣＰＵ１０は、該プログラム及び波形ＲＯＭ３に記憶された各種プログラムを内部ＲＡＭ１５又は外部ＲＡＭ２３に転送するための設定を行う。そして、ステップＳ３において、ＣＰＵ１０は、前記ステップＳ２における各種プログラムの転送設定に基づき、該各種プログラムをプログラム及び波形ＲＯＭ３から、それぞれの転送先に設定された内部ＲＡＭ１５又は外部ＲＡＭ２３に転送する。
ここで転送される各種プログラムは、電子楽器２の動作を制御するためのプログラム（プログラム本体部）である。これらプログラム本体部の転送先は、ブートローダプログラムによって指定される。外部ＲＡＭ２３を持たない下位機種では、プログラム及び波形ＲＯＭ３に記憶されたプログラム本体部は全て内部ＲＡＭ１５に転送される。内部ＲＡＭ１５と外部ＲＡＭ２３を備える中位機種では、内部ＲＡＭ１５と外部ＲＡＭ２３のいずれか一方にプログラム本体部が転送されてもよいし、プログラム本体部を内部ＲＡＭ１５と外部ＲＡＭ２３に分散して転送してもよい。例えば、使用頻度の高いプログラムを内部ＲＡＭ１５に転送し、使用頻度の相対的に低いプログラムを外部ＲＡＭ２３に転送するとよい。

プログラムの転送が実行された後、ＣＰＵ１０は、ブートローダプログラムに記述されたジャンプ先アドレスの指定を含むジャンプ命令及に基づき、内部ＲＡＭ１５又は外部ＲＡＭ２３に転送されたプログラム本体部の所定のスタートアドレスにジャンプする（ステップＳ４）。これにより、ＣＰＵ１０は、ジャンプ先の内部ＲＡＭ１５又は外部ＲＡＭ２３の所定のスタートアドレスから転送されたプログラム（プログラム本体部）を実行することができる。

図４は、前記図３のステップＳ４に示す「ジャンプ」後に、ＣＰＵ１０が実行する処理の手順一例を示すフローチャートである。この処理は、ＣＰＵ１０が前記図３のステップＳ３により内部ＲＡＭ１５又は外部ＲＡＭ２３に転送されたプログラム（プログラム本体部）に基づいて実行する処理であって、電子楽器２の動作を制御するためのメイン処理である。ステップＳ５において、ＣＰＵ１０は、セレクト信号発生部１４にアクセスし、該セレクト信号発生部１４の発生するセレクト信号を、セレクタ１２に音源部１１を選択させるためのセレクト信号「０」に切り替える制御を行う。図１においてアドレスデコーダ２０とセレクト信号発生部１４を接続するデコーダ線は、該ステップＳ５においてＣＰＵ１０がセレクト信号発生部１４にアクセスするためのものである。ＣＰＵ１０の制御によりセレクト信号発生部１４から出力されたセレクト信号「０」は、ゲート回路１３を介してセレクタ１２に供給され、セレクタ１２に書き込まれる。これにより、セレクタ１２は、音源部１１をプログラム及び波形ＲＯＭ３に対してアクセス可能に接続する。これ以降、音源部１１からセレクタ１２経由でプログラム及び波形ＲＯＭ３にチップセレクト信号が出力されると、プログラム及び波形ＲＯＭ３に対する音源部１１のアクセスが有効になる。従って、音源部１１は、ＣＰＵ１０の動作状況に係りなく、プログラム及び波形ＲＯＭ３にアクセスして、該プログラム及び波形ＲＯＭ３に記憶された波形サンプルデータを読み出すことができる。
一方、ＣＰＵ１０は、該ステップＳ５の「セレクタ切り替え処理」以後、プログラム及び波形ＲＯＭ３にアクセスできなくなる。電子楽器２の動作に必要なプログラム本体部は、既に、内部ＲＡＭ１５又は外部ＲＡＭ２３に転送されているので、ＣＰＵ１０はプログラム及び波形ＲＯＭ３にアクセスする必要がない。

ステップＳ６において、ＣＰＵ１０は電子楽器２の初期設定を行う。ここで行う初期設定は、電子楽器において一般的に行われる初期設定であって、内部ＲＡＭ１５乃至外部ＲＡＭ２３に電子楽器２の制御に用いるワークエリアを確保するとともに、音源部１１、表示Ｉ/Ｏ１７、表示器４、操作子Ｉ/Ｏ１８、ＭＩＤＩ Ｉ/Ｏ１９、外部バスＩ/Ｏ１６等の動作の初期設定を行い、電子楽器４の通常の動作を開始するための準備を行う。例えば、音源部１１の初期設定では、全ての発音チャンネルをノートオフするなどの動作を行う。ここで行う初期設定の一部ないし全部を、図３のステップＳ１で行うようにしてもよい。その後、ＣＰＵ１０は、ステップＳ７〜Ｓ９の処理を繰り返すことで、鍵盤における押鍵又は離鍵（ノートオン又はノートオフ）操作やパネルスイッチの操作など操作子５から入力された操作イベントを操作子Ｉ／Ｏで検出するか、又は、ＭＩＤＩ端子６から入力されるＭＩＤＩイベントデータをＭＩＤＩ Ｉ／Ｏで検出するイベント検出処理を行い（ステップＳ７）、前記ステップＳ７においてイベントが検出された場合（ステップＳ８のＹＥＳ）には、該検出されたイベントに応じた処理を、内部ＲＡＭ１５又は外部ＲＡＭ２３に格納されたプログラムに基づいて実行する（ステップＳ９）。ここでイベントに応じて実行される処理には、例えば、パネルスイッチの操作に応じて複数の音色データの中から発音に用いる音色を選択する処理、パネルスイッチの操作に応じて音色データを編集保存する処理、鍵盤の操作イベントや外部から入力するＭＩＤＩイベントに応じて音源１１の発音チャンネルを制御する処理などが含まれる。これにより、ＣＰＵ１０は、内部ＲＡＭ１５又は外部ＲＡＭ２３に転送されたプログラムに基づき、当該音源ＬＳＩ（集積回路）１が組み込まれた電子楽器２の動作を制御する。

図２（ｃ）の上位機種の電子楽器２の起動時（電源投入時）にＣＰＵ１０が実行する処理の手順の一例を、図５のフローチャートに示す。図５のステップ１０〜Ｓ１３は、前記図４のステップＳ６〜Ｓ９と同様の処理である。図２（ｃ）の上位機種の構成によれば、電子楽器２の制御に必要な各種プログラムを記憶したプログラムＲＯＭ２４が、外部バスライン２２を介して音源ＬＳＩ１に外部接続されているので、ＣＰＵ１０は、このプログラムＲＯＭ２４に常時アクセスすることができる。このような構成の上位機種において電子楽器２の起動時には、セレクト信号発生部１４からセレクト信号「１」が出力されるが、上述の通り、ゲート回路１３にプルダウン抵抗が接続されて、ゲートが「閉じた状態」であるため、ゲート回路１３は、セレクト信号「１」を出力せずに、セレクト信号「０」をセレクタ１２に出力する。ここで、ゲート回路１３からセレクト信号「０」が出力されるので、アドレスデコータ２０と外部バスＩ／Ｏ１６を結ぶデコード線上のゲート回路２７には、ゲート制御信号として、セレクト信号「０」が供給され、ゲート回路２７が「開いた状態」となる。よって、ＣＰＵ１０によるブートプログラムへのアクセス命令がアドレスデコータ２０から外部バスＩ／Ｏ１６へ出力され、ＣＰＵ１０は、プログラムＲＯＭ２４にアクセスし、該プログラムＲＯＭ２４に記憶されたブートローダプログラムの所定のスタートアドレスから起動される。このとき、セレクタ１２にはセレクト信号「０」が設定されているので、ＣＰＵ１０は、プログラム及び波形ＲＯＭ３にアクセスすることはできない。

ＣＰＵ１０は、プログラムＲＯＭ２４に記憶されたブートローダプログラムの所定のスタートアドレスから起動し、該ブートローダプログラムに基づき、ステップＳ１０の初期設定を行った後、Ｓ１１〜Ｓ１３により電子楽器２の動作の制御を行う。前記ステップＳ１０の初期設定には、電子楽器２の動作を制御するためのプログラム（プログラム本体部）を、内部ＲＡＭ１５、および外部ＲＡＭ２３の少なくともいずれか一方に転送する処理が含まれてよく、ＣＰＵ１０は内部ＲＡＭ１５、又は外部ＲＡＭ２３からプログラム本体部に基づく処理（Ｓ１１〜Ｓ１３の動作）を実行してよい。
このように、上位機種の電子楽器２においては、ＣＰＵ１０は、プログラムＲＯＭ２４からプログラムを実行するので、前記図３のステップＳ１、および、前記図４のステップＳ５の処理によって実現されるセレクタ１２の設定の切り替え（プログラム及び波形ＲＯＭ３に対するアクセス主の切り替え）制御を、ステップＳ１０の初期設定に先行して実行する必要はない。また、セレクタ１２には、セレクト信号「０」が設定されているので、音源部１１は、ＣＰＵ１０の動作状況に係りなく、セレクタ１２を介してプログラム及び波形ＲＯＭ３にアクセスすることができる。

最後に、鍵盤（操作子５）の押鍵操作によるノートオンイベント、又は、外部から入力されたＭＩＤＩのノートオンイベントにより楽音の発音が指示されたときの動作の一例について簡単に説明する。ノートナンバが示す音高でベロシティが示す強度の楽音の発音開始を指示する演奏情報（ノートオンイベント）が入力されたときに、ＣＰＵ１０は、音源部１１を制御するための音源制御プログラムを実行する（前記図４のステップＳ９又は図５のステップＳ１３）ことにより、音源部１１に備わる複数の発音チャンネルの１ないし複数にその楽音の発音を割り当て、当該ノートオンに係るノートナンバとベロシティ、および、現在選択されている音色データに基づいて、割り当てた発音チャンネルに対し、楽音信号の生成に用いる波形サンプルデータを示すアドレス情報、ピッチを制御するＦナンバ（アドレス進行速度）、音色制御エンベロープの波形形状を示すパラメータ、音量制御エンベロープの波形形状を示すパラメータ等の各種パラメータを設定し、割り当てた発音チャンネルに発音開始を指示して楽音を生成する動作を開始させる処理を行う。
音源部１１内の各ブロックは、各サンプリング周期の各発音チャンネルのチャンネルタイミングで、発音チャンネル毎に設定された音源制御用の各種パラメータに基づき、当該発音チャンネルの楽音信号生成処理を実行する。すなわち、音源部１１は、各発音チャンネル毎の波形サンプルデータの読み出しアドレスを生成し、該生成した読み出しアドレス信号に従ってプログラム及び波形ＲＯＭ３にアクセスし、該アドレス信号により指定されたアドレス値の波形サンプルデータをプログラム及び波形ＲＯＭ３から読み出し、該読み出した波形サンプルデータを適宜サンプル補間する。ピッチ非同期方式の読み出しアドレス信号の発生方式によれば、発音指示された音高に対応するＦナンバを一定のクロックの周期で累算し、その累積値の整数部を波形メモリの読み出しアドレス信号として利用し、その小数部を読み出した波形サンプルデータのサンプル補間演算に利用する。音源部１１は、各発音チャンネルの前記補間処理後の波形サンプルデータに対して、音色制御エンベロープによる音色の時間変化や音量制御エンベロープによる音量の時間変化を付与して当該発音チャンネルの楽音信号を生成し、生成された楽音信号を複数発音チャンネル分ミキシングし、さらに、エフェクト付与処理等を施すことにより、音源部１１はサンプリング周期ごとの出力楽音信号を形成する。音源部１１で形成された出力楽音信号は、デジタル／アナログ変換部（ＤＡＣ）７に供給され、該ＤＡＣ７においてアナログ音響信号に変換される。ＤＡＣ７により変換されたアナログ音響信号は、アンプ及びスピーカを含んで構成されるサウンドシステム８に供給され、該サウンドシステム８のアンプにおいて増幅され、該増幅後のアナログ音響信号がスピーカから発音される。

上記音源部１１が楽音信号を生成するためにプログラム及び波形ＲＯＭ３にアクセスするときには、音源部１１だけがプログラム及び波形ＲＯＭ３にアクセスするようになっており、ＣＰＵ１０は内部ＲＡＭ１５又は外部ＲＡＭ２３からプログラムを実行する（前記図４のステップＳ９又は図５のステップＳ１３）。したがって、本発明によれば、ＣＰＵ１０と音源部１１とでプログラム及び波形ＲＯＭ３を共用する構成（プログラムと音源用データを共通のＲＯＭに記憶させる構成）であっても、ＣＰＵ１０及び音源部１１のいずれのデバイスにおいても、パフォーマンスの低下等の動作への悪影響が生じることない。

以上説明した通り、この発明によれば、ＣＰＵ１０が実行するプログラムと、音源部１１が楽音信号の生成に用いる音源用データ（波形サンプルデータ）とを記憶したプログラム及び波形ＲＯＭ３を接続した構成の音源ＬＳＩ１において、ＣＰＵ１０及び音源部１１のいずれにおいても、パフォーマンスの低下等の動作への悪影響が生じることなく、最小の資源で最大の効果を上げることができる。また、プログラム及び波形ＲＯＭ３と、ＣＰＵ１０及び音源部１１を接続するインターフェースが、セレクタ１２、ゲート回路１３およびセレクト信号発生部１４からなる外部メモリ入出力部によって構成される。これは、通常のメモリＩ／Ｏにセレクタ機能を加えただけの簡単な構成により実現することができる。また、プログラム及び波形ＲＯＭ３に対するＣＰＵ１０及び音源部１１のアクセス制御は、セレクタ１２に設定されたセレクト信号の値を切り替えるだけのシンプルな制御により実現でき、アクセスの動的調停など複雑なアクセス管理は一切不要である。
このように、この発明の音源ＬＳＩ１によれば、プログラムと音源用データを共通のプログラム及び波形ＲＯＭ３に記憶させるという資源を節約した構成において、ＣＰＵ１０と音源部１１のいずれのデバイスも最大のパフォーマンスを発揮することができる音源ＬＳＩ（集積回路）１を簡単な構成で提供することができるという優れた効果を奏する。

なお、上記図１又は図２において外部バスライン２２に接続される外部ＲＡＭ２３を１つしか描いていないが、外部ＲＡＭ２３は複数個接続されてよい。

なお、上記実施例では、この発明に係る集積回路（音源ＬＳＩ）１が電子楽器２に組み込まれる構成例について説明したが、集積回路（音源ＬＳＩ）１が組み込まれる装置は、演奏者が操作する演奏操作子（鍵盤等）を備えた電子楽器に限らず、集積回路（音源ＬＳＩ）１に登載された音源部１１を用いて楽音信号を生成するする装置であれば、例えば音源モジュールなど、従来から知られる適宜の楽音発生装置であってよい。

この発明の一実施形態に係る集積回路を組み込んだ電子楽器の電気的構成の一例を示すブロック図。 図１の電子楽器の機種グレードに応じた外部メモリの構成の違いを説明する図であって、（ａ）は下位機種、（ｂ）は中位機種、（ｃ）は上位機種。 下位機種、または中位機種の電子楽器の起動時にＣＰＵ１０が実行する処理の手順の一例を示すフローチャート。 前記図３の処理の後に、下位機種、または中位機種の電子楽器のＣＰＵ１０が実行するメイン処理の手順の一例を示すフローチャート。 上位機種の電子楽器においてＣＰＵ１０が実行する処理の手順の一例を示すフローチャート。

符号の説明

１ 集積回路、２ 電子楽器、３ プログラム及び波形ＲＯＭ（外部メモリ）、４ 表示器、５ 操作子、６ ＭＩＤＩ端子、７ ＤＣＡ、８ サウンドシステム、１０ ＣＰＵ、１１ 音源部、１２ セレクタ、１３ ゲート回路、１４ セレクト信号発生部、１５ 内部ＲＡＭ、１６ 外部バスＩ／Ｏ、１７ 表示Ｉ／Ｏ、１８ 操作子Ｉ／Ｏ、１９ＭＩＤＩ Ｉ／Ｏ、２０ アドレスデコーダ、２１ 内部バスライン、２２ 外部バスライン、２３ 外部ＲＡＭ、２４ プログラムＲＯＭ

Claims (2)

1. 楽音発生装置に組み込まれ、第１外部メモリ、及び、第２外部メモリを接続可能な集積回路において、
   当該集積回路は、プログラムと音源用データとが記憶された第１外部メモリが接続された場合には、更に、プルアップ抵抗が接続される一方、音源用データが記憶された第１外部メモリ及びプログラムが記憶された第２外部メモリが接続された場合には、更にプルダウン抵抗が接続されるものであり、
   当該集積回路は、
   前記集積回路および該集積回路が組み込まれた楽音制御装置の動作を制御するためのＣＰＵと、
   前記第１外部メモリに記憶された音源用データに基づき楽音信号を生成するための音源部と、
   前記ＣＰＵにより、バスを介して、プログラムを含む各種データの書き込み、および前記各種データの読み出しが行われるＲＡＭと、
   前記ＣＰＵによる前記第１外部メモリに対するアクセスを可能にさせる第１選択情報、および前記音源部による前記第１外部メモリに対するアクセスを可能にさせる第２選択情報のいずれか一方を出力する選択情報発生部と、
   前記第１外部メモリが接続され、前記第１選択情報および前記第２選択情報のいずれか一方に基づき、前記ＣＰＵおよび前記音源部のいずれか一方を前記第１外部メモリに対してアクセス可能に接続する第１外部メモリ入出力部と、
   前記第２外部メモリが接続可能な第２外部メモリ入出力部であって、前記第２外部メモリが接続された場合には、前記ＣＰＵを該第２外部メモリに対してアクセス可能にする第２外部メモリ入出力部と、
   前記プルアップ抵抗が接続された場合は、楽音発生装置の起動時に、前記選択情報発生部から外部メモリ入出力部に第１選択情報を出力させることで、前記ＣＰＵによる前記第１外部メモリに対するアクセスを可能にする一方、前記プルダウン抵抗が接続された場合は、楽音発生装置の起動時に、前記選択情報発生部から第１外部メモリに第２選択情報を出力させることで、前記音源部による前記第１外部メモリに対する前記バスを介さない前記第１外部メモリ入出力部経由のアクセスを可能にする第１設定手段と、
   前記起動時に、前記第１設定手段により前記ＣＰＵによる前記第１外部メモリのアクセスが可能となった場合は、前記ＣＰＵに、前記第１外部メモリをアクセスさせて、該第１外部メモリに記憶された前記プログラムのうち第１プログラムを第１スタートアドレスから起動させる一方、前記第１設定手段により前記音源部による前記第１外部メモリのアクセスが可能となった場合は、前記ＣＰＵに、前記第２外部メモリをアクセスさせて、該第２外部メモリに記憶された前記プログラムのうち第３プログラムを所定のスタートアドレスから起動させる起動制御手段と、
   前記起動制御手段により前記第１プログラムが起動された場合に、該起動された第１プログラムに基づき、前記第１外部メモリに記憶された前記プログラムのうち第２プログラムを前記ＲＡＭに転送し、該ＲＡＭに転送された該第２プログラムの第２スタートアドレスから起動する制御を、前記バスを介して、ＣＰＵに行わせる転送制御手段と、
   前記転送制御手段によりＲＡＭに転送され起動された前記第２プログラムに基づき、ＣＰＵが、前記選択情報発生部から前記第１外部メモリ入出力部に第２選択情報を出力させることで、音源部による第１外部メモリに対する前記バスを介さない前記第１外部メモリ入出力部経由のアクセスを可能にする第２設定手段と、
   前記転送制御手段によりＲＡＭに転送され起動された前記第２プログラムに基づいて、楽音発生装置の動作を、前記バスを介して、ＣＰＵに制御させる、又は、前記第２外部メモリに記憶されており、前記起動制御手段により起動された前記第３プログラムに基づいて、楽音発生装置の動作をＣＰＵに制御させる動作制御手段と
   を備える楽音発生装置用の集積回路。
2. 前記ＲＡＭは、集積回路の内部に備わる内部ＲＡＭ、および該集積回路に対して外部接続された外部ＲＡＭの少なくともいずれか一方であることを特徴とする請求項１に記載の楽音発生装置用の集積回路。

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