JPH08221066A - 電子楽器の制御装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、電子楽器の高速化・高機能化に対応
でき、しかもＬＳＩ化に好適な電子楽器の制御装置を提
供することを目的とする。 【構成】本発明の電子楽器の制御装置は、少なくとも制
御プログラムの一部と波形データとを記憶した第１の記
憶手段７０と、該第１の記憶手段から読み出された制御
プログラムに従って動作する処理手段１３と、該第１の
記憶手段から読み出された波形データに基づいて楽音信
号を発生する楽音信号発生手段１２とを有し、第１の区
間と第２の区間とから成る１サイクルのうち、該処理手
段は該第１の区間で、該楽音信号発生手段は該第２の区
間で、それぞれ前記第１の記憶手段に交互にアクセス
し、前記サイクルを繰り返しながら制御を行う電子楽器
の制御装置において、制御プログラムの他の一部を記憶
した第２の記憶手段３０を更に備え、前記処理手段は、
前記第１の区間及び前記第２の区間の双方で該第２の記
憶手段から制御プログラムの他の一部を読み出して動作
するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば電子ピアノ、電
子オルガン等といった電子楽器において、楽音生成と楽
音生成制御を効率的に行う電子楽器の制御装置に関す
る。

【０００２】

【従来の技術】従来の電子楽器の制御装置では、楽音の
内容を表す例えば波形データと楽音生成放音用プログラ
ムとは別々のメモリに格納されていた。従って、制御装
置の回路構成が複雑となりコストアップの原因となって
いた。そこで、かかる問題を除去するために、本出願人
は、波形データと楽音生成放音用プログラムを同一のメ
モリに記憶して、メモリをコンパクトにした楽音情報記
憶装置を出願中である（特開平２−１２６２９６号公報
参照）。

【０００３】以下、特開平２−１２６２９６号公報に開
示された従来の電子楽器の制御装置と同等の電子楽器の
制御装置について、図面を参照しながら説明する。な
お、ここで説明する従来の電子楽器の制御装置は、特開
平２−１２６２９６号公報に開示された従来の電子楽器
の制御装置と実質的に同じであるが、以下においては、
説明を簡単、且つ分かり易くするために、要部のみを抽
出して説明する。

【０００４】図３は、従来の電子楽器に適用されている
制御装置の要部の構成を示すブロック図である。図にお
いて、符号５０で示すブロックは、例えば１チップの大
規模集積回路（ＬＳＩ）で構成されている。このＬＳＩ
５０には、タイミング発生器５１、楽音発生器（ＴＧ）
５２、中央処理装置（以下、「ＣＰＵ」という。）５３
等といった主要回路が含まれている。以下、このＬＳＩ
５０の構成及び動作について説明する。

【０００５】タイミング発生器５１は、本ＬＳＩ５０の
内部で使用される各種タイミング信号を発生する。この
タイミング発生器５１は、図示しないリセット信号発生
器から送られてくるリセット信号ＲＳＴによって初期状
態にされ、図示しないマスタークロック発生器から送ら
れてくるマスタークロックＭＣＫに基づいて各種タイミ
ング信号を生成する。これら各種タイミング信号のう
ち、本ＬＳＩ５０で使用される主要なものを以下に示
す。 ＴＧＣＬＫ：楽音発生器５２用のクロックである。 ＣＰＵＣＬＫ：ＣＰＵ５３用のクロックである。 ＴＧ／ＣＰＵ：楽音発生器５２又はＣＰＵ５３の何れ
の実行サイクルであるかを示す信号である。高位レベル
（以下、「Ｈレベル」という。）は楽音発生器５２の実
行サイクルであることを示し、低位レベル（以下、「Ｌ
レベル」という。）はＣＰＵ５３の実行サイクルである
ことを示す。本制御装置では、信号ＴＧ／ＣＰＵの１サ
イクルを単位として各種制御が行われる。即ち、１サイ
クル中で楽音発生器５２とＣＰＵ５３とが交互に動作す
ることになる。

【０００６】楽音発生器５２はデジタル楽音信号を発生
するものである。この楽音発生器５２は、上記リセット
信号ＲＳＴによって内部が初期状態にされ、タイミング
信号ＴＧＣＬＫに従って動作する。この楽音発生器５２
の内部の詳細な構成についての説明は省略するが、概略
以下のように動作する。即ち、楽音発生器５２は、ＣＰ
Ｕ５３から送られてくる複数の信号、即ちアドレス信号
ＣＡＢを後述するデコーダ５４でデコードした信号、デ
ータ信号ＣＤＢ、出力イネーブル信号ＣＯＥＸ及びリー
ド／ライト信号ＣＷＲＸによって制御されることによ
り、所定のデジタル楽音信号を発生する。

【０００７】より詳しくは、楽音発生器５２は、上述し
た各信号に従って波形データを読み出すためのアドレス
信号ＴＡＢを発生して選択器５５に送る。そして、選択
器５５を経由したアドレス信号ＴＡＢは、アドレス信号
ＳＡＢとして出力端子Ｔ４から本ＬＳＩ５０の外部に出
力される。この出力端子Ｔ４にはＲＯＭ７０が接続され
ており、このＲＯＭ７０に記憶されている波形データが
音階に応じた速度で読み出され、入出力端子Ｔ５からト
ライステートバッファ５７を経由して楽音発生器５２に
取り込まれる。楽音発生器５２は、取り込んだ波形デー
タに対し振幅制御等を施してデジタル楽音信号を生成
し、出力端子Ｔ６から本ＬＳＩ５０の外部に出力する。
この出力端子Ｔ６にはＤ／Ａ変換器（ＤＡＣ）７２が接
続されている。Ｄ／Ａ変換器７２は、受け取ったデジタ
ル楽音信号をアナログ楽音信号に変換する。このＤ／Ａ
変換器７２で変換されたアナログ信号が、例えばスピー
カ（図示しない）に供給されて楽音が放音される。

【０００８】ＣＰＵ５３は、入力端子Ｔ０から入力され
たリセット信号ＲＳＴによって内部が初期状態にされ、
タイミング信号ＣＰＵＣＬＫに従って動作する。このＣ
ＰＵ５３は、ＲＯＭ７０に記憶されている楽音生成放音
用プログラムに従って動作することにより各種制御信号
を発生する。このＣＰＵ５３で発生された制御信号が本
制御装置の各部に与えられることにより本制御装置全体
が制御される。

【０００９】より詳しくは、ＣＰＵ５３は、楽音生成放
音用プログラムを読み出すためのアドレス信号ＣＡＢを
発生して選択器５５に送る。選択器５５を経由したアド
レス信号ＣＡＢは、アドレス信号ＳＡＢとして出力端子
Ｔ４から本ＬＳＩ５０の外部に出力される。この出力端
子Ｔ４にはＲＯＭ７０が接続されており、このＲＯＭ７
０に記憶されている楽音生成放音用プログラムが読み出
され、トライステートバッファ１７を経由してＣＰＵ５
３に取り込まれる。ＣＰＵ５３は、取り込んだ楽音生成
放音用プログラム（命令）を解釈・実行することにより
各種制御信号、例えばアドレス信号ＣＡＢ、データ信号
ＣＤＢ、出力イネーブル信号ＣＯＥＸ、リード／ライト
信号ＣＷＲＸ等を発生する。これらの信号が本制御装置
の各部に与えられることにより本制御装置全体が制御さ
れる。

【００１０】即ち、楽音生成放音用プログラムに従って
ＣＰＵ５３が動作することにより、上記各種制御信号が
発生され、各種制御が行われる。例えば、図示しない外
部回路に含まれるキーボード部の鍵、操作パネル部の音
色設定スイッチが走査され、キーボード部の鍵の押鍵又
は離鍵に伴う鍵情報（鍵のオン／オフ情報、鍵番号、タ
ッチ情報等）が得られる。そして、この鍵情報に基づい
て楽音発生器５２へ発音が割り当てられ、操作パネル部
の音色設定スイッチ、音量設定スイッチ等の設定状態に
応じた楽音信号が、楽音発生器５２から発生される。

【００１１】デコーダ（Ｄ）５４は、ＣＰＵ５３が出力
するアドレス信号ＣＡＢの上位の所定ビットをデコード
して、楽音発生器５２を選択する選択信号を発生する。
このデコーダ５４から出力される選択信号はＬレベルで
アクティブな信号である。ＣＰＵ５３は、楽音発生器５
２にアクセスする際は、アドレス信号ＣＡＢの上位の所
定ビットに所定のデータを出力する。これにより、上記
デコーダ５４からの選択信号がＬレベルにされ、楽音発
生器５２が選択される。楽音発生器５２は、この選択信
号がＬレベルの間に、ＣＰＵ５３にデータ信号ＣＤＢを
送り、又は、ＣＰＵ５３からデータ信号ＣＤＢを受け取
る。

【００１２】選択器５５は、選択端子Ｓへ供給される選
択信号ＴＧ／ＣＰＵに応じて、Ａ入力側（Ａ０〜Ａ２）
又はＢ入力側（Ｂ０〜Ｂ２）の何れかに供給されている
信号を選択して出力端子Ｏ０〜Ｏ２から出力する。具体
的には、選択信号ＴＧ／ＣＰＵがＬレベルの時にはＣＰ
Ｕ５３からのアドレス信号ＣＡＢ、出力イネーブル信号
ＣＯＥＸ及びリード／ライト信号ＣＷＲＸ（以下、「Ｃ
ＰＵ制御信号」という。）が選択されて出力端子Ｏ０〜
Ｏ２から出力される。一方、選択信号ＴＧ／ＣＰＵがＨ
レベルの時には楽音発生器５２からのアドレス信号ＴＡ
Ｂ、Ｈレベル信号及びＬレベル信号（以下、「楽音発生
器制御信号」という。）が選択されて出力端子Ｏ０〜Ｏ
２から出力される。この選択器５５の出力端子Ｏ０から
のアドレス信号ＳＡＢは出力端子Ｔ４から、出力端子Ｏ
１からのリード／ライト信号ＳＷＲＸは出力端子Ｔ３か
ら、出力端子Ｏ２からの出力イネーブル信号ＳＯＥＸは
出力端子Ｔ２から、それぞれ本ＬＳＩ５０の外部に出力
される。

【００１３】これにより、選択信号ＴＧ／ＣＰＵがＬレ
ベルの時には、ＣＰＵ制御信号がＲＯＭ７０に供給され
て楽音生成放音用プログラムが読み出される。また、Ｃ
ＰＵ制御信号がＲＡＭ７１に与えられて、ＲＡＭ７１に
記憶されているデータの読み出し又は書き込みが行われ
る。一方、選択信号ＴＧ／ＣＰＵがＨレベルの時には、
楽音発生器制御信号がＲＯＭ７０に供給される。この場
合、リード／ライト信号ＣＷＲＸは常時Ｈレベル（リー
ド状態）であり、出力イネーブル信号ＣＯＥＸは常時Ｌ
レベル（出力可能状態）である。従って、ＲＯＭ７０か
ら波形データが読み出されることになる。なお、ＲＯＭ
７０にアクセスするかＲＡＭ７１にアクセスするかは、
後述するデコーダ６１によって制御される。

【００１４】トライステートバッファ５７は、選択器５
５から出力されるリード／ライト信号ＳＷＲＸがＨレベ
ル（リード状態）の時にアクティブになり、入力信号Ｓ
ＤＢをそのまま通過させる。一方、リード／ライト信号
ＳＷＲＸがＬレベル（ライト状態）の時は出力端子がハ
イインピーダンス状態になり、入力信号ＳＤＢの通過を
阻止する。

【００１５】トライステートバッファ５８は、インバー
タ５６から供給される信号ＳＷＲがＨレベル（ライト状
態）の時にアクティブになり、入力信号ＣＤＢをそのま
ま通過させる。一方、信号ＳＷＲがＬレベル（リード状
態）の時は出力端子がハイインピーダンス状態になり、
入力信号ＣＤＢの通過を阻止する。

【００１６】インバータ５６は、上記トライステートバ
ッファ５８を制御することにより、データ信号ＣＤＢの
流れの方向を制御するために使用される。即ち、選択器
５５から出力されたリード／ライト信号ＳＷＲＸがＨレ
ベル（リード状態）の時は、トライステートバッファ５
７の制御端子にＨレベルの信号が、トライステートバッ
ファ５８の制御端子にＬレベルの信号がそれぞれ供給さ
れることにより、トライステートバッファ５７がアクテ
ィブにされ、トライステートバッファ５８がハイインピ
ーダンス状態にされる。これにより、データ信号の流れ
は、本ＬＳＩ５０の外部から内部へ向かうように制御さ
れる。

【００１７】逆に、選択器５５から出力されたリード／
ライト信号ＳＷＲＸがＬレベル（ライト状態）の時は、
トライステートバッファ５７の制御端子にＬレベルの信
号が、トライステートバッファ５８の制御端子にＨレベ
ルの信号がそれぞれ供給されることにより、トライステ
ートバッファ５７がハイインピーダンス状態にされ、ト
ライステートバッファ５８がアクティブにされる。これ
により、データ信号の流れは、本ＬＳＩ５０の内部から
外部へ向かうように制御される。

【００１８】以上がＬＳＩ５０の内部の構成であるが、
このＬＳＩ５０の周辺に、デコーダ６１、ＯＲゲート６
２及び６３、出力ポート６４、入力ポート６５、ＲＯＭ
７０、ＲＡＭ７１及びＤ／Ａ変換器（ＤＡＣ）７２が付
加されて電子楽器の制御装置が構成される。

【００１９】デコーダ６１は、出力ポート６４、入力ポ
ート６５、ＲＯＭ７０又はＲＡＭ７１の何れかを選択す
る信号を生成するために使用される。このデコーダ６１
は、ＬＳＩ５０からのアドレス信号ＳＡＢの上位の所定
ビットを入力し、何れか１つの出力端子のみにＬレベル
で有意な信号を出力する。従って、１つのアドレス信号
ＳＡＢに対して、出力ポート６４、入力ポート６５、Ｒ
ＯＭ７０又はＲＡＭ７１の何れか１つのみが選択され
る。なお、このデコーダ６１の動作は、上述したデコー
ダ５４と排他的な動作となるように、アドレス信号ＳＡ
Ｂ（アドレス信号ＣＡＢに等しい）の上位の所定ビット
が定義されている。

【００２０】ＯＲゲート６２は、データ信号ＳＤＢを出
力ポート６４にセットする信号を出力する。このＯＲゲ
ート６２には、ＬＳＩ５０からのリード／ライト信号Ｓ
ＷＲＸ及びデコーダ６１からの選択信号が供給されてい
る。そして、これら両信号がＬレベルになったときにア
クティブな信号を出力ポート６４に供給する。

【００２１】出力ポート６４は、ＯＲゲート６２からの
信号がアクティブになった時に、データ信号ＳＤＢを外
部回路に出力する。外部回路は、上述したようなキーボ
ード部、操作パネル部等の回路である。

【００２２】ＯＲゲート６３は、外部回路から送られて
きているデータを取り込むことを入力ポート６５に指示
する信号を出力する。このＯＲゲート６３には、ＬＳＩ
５０からの出力イネーブル信号ＳＯＥＸ及びデコーダ６
１からの選択信号が供給されている。そして、これら両
信号がＬレベルになったときにアクティブな信号を入力
ポート６５に供給する。

【００２３】入力ポート６５は、ＯＲゲート６３からの
信号がアクティブになった時に、外部回路からのデータ
を取り込み、データ信号ＳＤＢとしてＬＳＩ５０に供給
する。

【００２４】ＲＯＭ７０は読み出し専用のメモリであ
り、波形データと楽音生成放音用プログラムが記憶され
ている。ＲＡＭ７１は書き込み可能なメモリであり、Ｃ
ＰＵ５３が処理中のデータを一時記憶するために使用さ
れる。このＲＡＭ７１の一部又は全部はバッテリでバッ
クアップされており、電源が遮断されても、特定のデー
タ（例えば操作パネルから取り込んだ音色設定データ）
を保持しておくことができる。

【００２５】次に、上記構成の電子楽器の制御装置の主
要部分の動作について、図４に示したタイミングチャー
トを参照して更に詳細に説明する。

【００２６】図４（Ａ）は、ＣＰＵ５３のリード時のタ
イミングチャートを示している。ＣＰＵ５３は、楽音発
生器５２、ＲＯＭ７０、ＲＡＭ７１又は入力ポート６５
からデータを入力する際は、上述したように、これらの
何れかを選択するためのアドレス信号ＣＡＢを出力す
る。これにより、アドレス信号ＣＡＢはデコーダ５４
で、アドレス信号ＳＡＢはデコーダ６１でそれぞれデコ
ードされ、楽音発生器５２、ＲＯＭ７０、ＲＡＭ７１又
は入力ポート６５の何れか１つが選択される。同時に、
リード／ライト信号ＣＷＲＸをＨレベル（リード状態）
にし、所定のタイミングで出力イネーブル信号ＣＯＥＸ
及びＳＯＥＸをアクティブ（Ｌレベル）にする。これに
より、アドレス信号ＣＡＢで選択された楽音発生器５
２、ＲＯＭ７０、ＲＡＭ７１又は入力ポート６５の何れ
かがデータＣＤＩＮを出力するので、ＣＰＵ５３は、こ
のデータＣＤＩＮを所定のタイミングで取り込む。

【００２７】図４（Ｂ）は、ＣＰＵ５３のライト時のタ
イミングチャートを示している。ＣＰＵ５３は、楽音発
生器５２、ＲＡＭ７１又は出力ポート６４にデータを送
る際は、上述したように、これらの何れかを選択するた
めのアドレス信号ＣＡＢを出力する。これにより、アド
レス信号ＣＡＢはデコーダ５４で、アドレス信号ＳＡＢ
はデコーダ６１でそれぞれデコードされ、楽音発生器５
２、ＲＡＭ７１又は出力ポート６４の何れか１つが選択
される。同時に、出力イネーブル信号ＣＯＥＸをＨレベ
ル（出力禁止状態）にし、所定のタイミングでデータＣ
ＤＯＵＴを出力する。そして、リード／ライト信号ＣＷ
ＲＸをアクティブ（Ｌレベル）にする。これにより、ア
ドレス信号ＣＡＢで選択された楽音発生器５２、ＲＡＭ
７１又は入力ポート６５の何れかはデータＣＤＯＵＴを
取り込む。

【００２８】図４（Ｃ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出す時のタイミングチャートを
示している。楽音発生器５２は、上述したように、ＣＰ
Ｕ５３からの指示に応じてアドレス信号ＴＡＢを発生す
る。このアドレス信号ＴＡＢは、アドレス信号ＳＡＢと
してＲＯＭ７０に与えられ、図４（Ａ）に示したＣＰＵ
５３のリード時のタイミングと同様にして、データＣＤ
ＩＮを所定のタイミングで取り込む。但し、出力イネー
ブル信号ＳＯＥＸは、所定のタイミングでＬレベルにな
るのではなく、最初からＬレベルになっている。

【００２９】上記の説明では、ＣＰＵ５３又は楽音発生
器５２が、それぞれＲＯＭ７０、ＲＡＭ７１等にアクセ
スする場合について説明したが、実際には、ＣＰＵ５３
と楽音発生器５２とが１サイクル中で交互にＲＯＭ７
０、ＲＡＭ７１等にアクセスするように動作する。図４
（Ｄ）及び（Ｅ）は、この場合のタイミングチャートの
一部を示している。

【００３０】図４（Ｄ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出し、引き続いてＣＰＵ５３
が、楽音発生器５２、ＲＯＭ７０、ＲＡＭ７１又は入力
ポート６５からデータを読み出す際のタイミングチャー
トを示している。なお、スケールは図４（Ａ）〜（Ｃ）
の１／２である。これは、上記の図４（Ａ）と（Ｃ）と
を組み合わせた場合の動作例である。

【００３１】図４（Ｅ）は、楽音発生器５２が波形デー
タをＲＯＭ７０から読み出し、引き続いてＣＰＵ５３
が、楽音発生器５２、ＲＡＭ７１又は出力ポート６４に
データを書き込む際のタイミングチャートを示してい
る。スケールは図４（Ａ）〜（Ｃ）の１／２である。こ
れは、上記の図４（Ｂ）と（Ｃ）とを組み合わせた場合
の動作例である。実際の電子楽器の制御装置において
は、図４（Ｄ）、（Ｅ）に示した１サイクルを１つのタ
イムスロットとし、これらが複数集まって時分割で動作
することにより、複数音の同時発音が実現されている。

【００３２】以上説明した従来の電子楽器の制御装置
は、符号５０で示された部分のみをＬＳＩ化した構成で
あるが、デコーダ６１、ＯＲゲート６２及び６３、出力
ポート６４及び入力ポート６５を加えた部分（符号６０
で示す部分）をＬＳＩ化した構成であってもよい。この
場合は、ＲＯＭ７０とＲＡＭ７１及びＤ／Ａ変換器７２
のみがＬＳＩの外部に接続されることになる。

【００３３】

【発明が解決しようとする課題】上述した従来の電子楽
器の制御装置においては、波形データと楽音生成放音用
プログラムの全てをＬＳＩの外部に設けたＲＯＭ７０に
記憶しているので、波形データを記憶するメモリと楽音
生成放音用プログラムを記憶するメモリとを別々に設け
る場合に比べて制御回路の構成が簡単になり、且つコス
トも安価になっている。

【００３４】しかしながら、上記の構成では、処理装置
の高速化・高機能化の要求に対応できないという問題が
あった。例えば、近年の電子楽器は、同時発音数（ポリ
フォニック数）の増大が求められている。上述した従来
の電子楽器の制御装置で同時発音数を増やそうとすれ
ば、増加した分の発音処理をＣＰＵ５３が行う必要があ
る。しかし、ハードウエア構成がそのままであれば、Ｃ
ＰＵ５３が１音の発生に要する時間は変わらないから、
発音数が増えた分だけＣＰＵ５３が余分に処理を行う必
要がある。これにより、各音の発音処理を行う間隔が増
えてしまい、発音遅れを起こしてしまうことがある。

【００３５】かかる問題を解消するためには、１つの発
音に割り当てられたタイムスロットの時間を短くするこ
とも考えられるが、ハードウエアの性能の制限によって
この方法にも限界がある。特に、楽音発生器５２、ＣＰ
Ｕ５３、これらの付属回路等をＬＳＩ化して１チップに
した場合は、ＬＳＩの入出力バッファ等による遅延時間
が増大し、一定以上の処理速度を実現することは困難で
あった。

【００３６】本発明は、かかる問題を解消するためにな
されたもので、電子楽器の高速化・高機能化に対応で
き、しかもＬＳＩ化に好適な電子楽器の制御装置を提供
することを目的とする。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の電子楽器の制御装置は、少なくとも制御プ
ログラムの一部と波形データとを記憶した第１の記憶手
段と、該第１の記憶手段から読み出された制御プログラ
ムに従って動作する処理手段と、該第１の記憶手段から
読み出された波形データに基づいて楽音信号を発生する
楽音信号発生手段とを有し、第１の区間と第２の区間と
から成る１サイクルのうち、該処理手段は該第１の区間
で、該楽音信号発生手段は該第２の区間で、それぞれ前
記第１の記憶手段に交互にアクセスし、前記サイクルを
繰り返しながら制御を行う電子楽器の制御装置におい
て、制御プログラムの他の一部を記憶した第２の記憶手
段を更に備え、前記処理手段は、前記第１の区間及び前
記第２の区間の双方で該第２の記憶手段から制御プログ
ラムの他の一部を読み出して動作することを特徴とす
る。

【００３８】上記処理手段としては、例えばＣＰＵを用
いることができる。また、上記楽音信号発生手段として
は、楽音発生器（トーンジェネレータ）を用いることが
できる。また、第１及び第２の記憶手段としては、例え
ばＲＯＭ、ＲＡＭ、その他の記憶手段を用いることがで
きる。また、これら第１及び第２の記憶手段に格納され
る制御プログラムとしては、例えば楽音生成放音用プロ
グラム、その他の制御プログラムを用いることができ
る。

【００３９】本電子楽器の制御装置においては、前記処
理手段が前記第２の区間において前記第２の記憶手段に
アクセスするのに並行して、前記楽音信号発生手段は前
記第２の区間において前記第１の記憶手段にアクセスす
るように構成することができる。

【００４０】また、本電子楽器の制御装置は、前記処理
手段、楽音信号発生手段及び第２の記憶手段を、集積回
路で構成することができる。

【００４１】

【作用】従来の電子楽器の制御装置では、処理手段が第
１の区間で、楽音信号発生手段が第２の区間で、それぞ
れ第１の記憶手段にアクセスし、これらが交互に繰り返
されながら制御が行われる。この場合、楽音信号発生手
段が第１の記憶手段にアクセスしている第２の区間で
は、処理手段は何等の処理も行わず、単に当該第２の区
間の終了、つまり第１の区間の到来を待つのみである。

【００４２】そこで、本発明の電子楽器の制御装置にお
いては、制御プログラムの一部を第１の記憶手段に記憶
すると共に、制御プログラムの他の一部を第２の記憶手
段に記憶しておき、楽音信号発生手段が第１の記憶手段
にアクセスしている第２の区間において、処理手段は第
２の記憶手段にアクセスする。これは、制御プログラム
の一部を記憶した第２の記憶手段を、制御プログラム及
び楽音データを記憶した第１の記憶手段とは別に独立し
て設けることにより実現可能になっている。

【００４３】これにより、処理手段は、制御プログラム
の他の一部に従って動作する場合は、第１の区間及び第
２の区間の双方で第２の記憶手段から当該制御プログラ
ムの一部を読み出して動作できるので、従来の電子楽器
の制御装置のように、処理手段は何等の処理も行わず、
単に当該第２の区間の終了、つまり第１の区間の到来を
待つという状態がなくなり、処理の高速化が図れる。従
って、電子楽器の高速化・高機能化に対応できる電子楽
器の制御装置を提供できる。なお、楽音発生手段は、上
記処理手段の動作とは独立して、第２の区間において第
１の記憶手段にアクセスできるのは勿論である。

【００４４】また、処理手段は、第１の記憶手段に記憶
された制御プログラムの一部に従って動作する場合は、
従来の電子楽器の制御装置と同様に、処理手段と楽音信
号発生手段とが交互に第２の記憶手段にアクセスするこ
とにより当該電子楽器の制御装置の制御を行うことがで
きる。

【００４５】例えば、楽音生成放音用プログラムの一部
であって高速処理を必要とする制御プログラムを第２の
記憶手段に記憶し、高速処理を必要としない制御プログ
ラムの他の一部及び波形データを第１の記憶手段に記憶
するようにすれば、効率の良い処理が行える制御装置を
実現できる。また、第２の記憶手段に記憶される制御プ
ログラムは、高速処理を必要とする制御プログラムの一
部に限れば良いので、予め十分な動作確認を行うことが
できる。従って、この第２の記憶手段を他の処理手段や
楽音信号発生手段と共にＬＳＩ化する場合のリスクは少
なく、ＬＳＩ化に適した電子楽器の制御装置を提供でき
る。

【００４６】また、本電子楽器の制御装置においては、
前記処理手段、楽音信号発生手段及び第２の記憶手段を
集積回路で構成すれば、第１の記憶手段を外部メモリ、
第２の記憶手段を内部メモリとして使用したコンパクト
で効率の良い電子楽器の制御装置を実現できる。

【００４７】

【実施例】以下、本発明の実施例を、従来の電子楽器の
制御装置と比較しながら詳細に説明する。

【００４８】図１は、本発明に係る電子楽器の制御装置
の実施例の要部の構成を示すブロック図である。図１に
示すブロックは、従来の技術の欄で図３を参照しながら
説明したＬＳＩ５０に対応している。本実施例において
も図１に示す部分はＬＳＩで構成されているものとす
る。従って、図３に示したＬＳＩ５０は、図１に示され
たＬＳＩで置き換えることが可能である。なお、図３に
示した従来の電子楽器の制御装置のＬＳＩ５０以外の部
分は、本実施例でも同じ構成がそのまま適用されるの
で、この部分については説明を省略し又は簡略化する。
但し、本実施例においてＬＳＩ内部に新たに設けられた
ＲＯＭ及びＲＡＭと区別するために、以下の説明では、
図３におけるＲＯＭ７０を「外部ＲＯＭ７０」、ＲＡＭ
７１を「外部ＲＡＭ７１」と称する。

【００４９】図１に示したＬＳＩの内部には、タイミン
グ発生器１１、楽音発生器（ＴＧ）１２、ＣＰＵ１３、
内部ＲＯＭ３０、内部ＲＡＭ３１等といった主要回路が
含まれている。以下、このＬＳＩの構成及び動作につい
て説明する。

【００５０】タイミング発生器１１は、本ＬＳＩの内部
で使用される各種タイミング信号を発生する。このタイ
ミング発生器１１は、図示しないリセット信号発生器か
ら送られてくるリセット信号ＲＳＴによって初期状態に
され、図示しないマスタークロック発生器から送られて
くるマスタークロックＭＣＫに基づいて各種タイミング
信号を生成する。これら各種タイミング信号のうち、本
ＬＳＩで使用される主要なものを以下に示す。 ＴＧＣＬＫ：楽音発生器１２用のクロックである。 ＣＰＵＣＬＫ：ＣＰＵ１３用のクロックである。 ＴＧ／ＣＰＵ：楽音発生器１２又はＣＰＵ１３の何れ
の実行サイクルであるかを示す信号である。Ｈレベルは
楽音発生器１２の実行サイクル（第２の区間）であるこ
とを示し、ＬレベルはＣＰＵ１３の実行サイクル（第１
の区間）であることを示す。本制御装置では、信号ＴＧ
／ＣＰＵの１サイクル（第１の区間＋第２の区間）を単
位として各種制御が行われる。 ＷＡＴ：ＣＰＵ１３へウエイトを指示するウエイト信
号ＣＷＴを発生するタイミングを決定するために用いら
れる信号であり、例えば、図２（Ｈ）に示すようなタイ
ミングで変化する。

【００５１】楽音発生器１２は楽音信号発生手段に相当
する。この楽音発生器１２は、デジタル楽音信号を発生
する。この楽音発生器１２は、上記リセット信号ＲＳＴ
によって内部が初期状態にされ、タイミング信号ＴＧＣ
ＬＫに従って動作する。この楽音発生器１２の内部の詳
細な構成についての説明は省略するが、概略以下のよう
に動作する。即ち、楽音発生器１２は、ＣＰＵ１３から
送られてくる複数の信号、つまりアドレス信号ＣＡＢを
後述するデコーダ１４でデコードした信号、データ信号
ＣＤＢ、出力イネーブル信号ＣＯＥＸ及びリード／ライ
ト信号ＣＷＲＸによって制御されることにより、所定の
デジタル楽音信号を発生する。

【００５２】より詳しくは、楽音発生器１２は、上述し
た各信号に従って波形データを読み出すためのアドレス
信号ＴＡＢを発生して選択器１５に送る。そして、選択
器１５を経由したアドレス信号ＴＡＢは、アドレス信号
ＳＡＢとして出力端子Ｔ４から本ＬＳＩの外部に出力さ
れる。この出力端子Ｔ４には外部ＲＯＭ７０が接続され
ており（図３参照）、この外部ＲＯＭ７０に記憶されて
いる波形データが音階に応じた速度で読み出され、入出
力端子Ｔ５からトライステートバッファ１７を経由して
楽音発生器１２に取り込まれる。楽音発生器１２は、取
り込んだ波形データに対し振幅制御等を施してデジタル
楽音信号を生成し、出力端子Ｔ６から本ＬＳＩの外部に
出力する。この出力端子Ｔ６にはＤ／Ａ変換器７２（図
３参照）が接続されている。

【００５３】ＣＰＵ１３は本発明の処理手段に相当す
る。このＣＰＵ１３は、入力端子Ｔ０から入力されたリ
セット信号ＲＳＴによって内部が初期状態にされ、タイ
ミング信号ＣＰＵＣＬＫに従って動作する。このＣＰＵ
１３は、内部ＲＯＭ３０又は外部ＲＯＭ７０に記憶され
ている楽音生成放音用プログラム（制御プログラム）に
従って各種制御信号を発生する。この場合、内部ＲＯＭ
３０に記憶されている楽音生成放音用プログラムに従っ
て動作する場合は、図２（Ｂ）に示すように、１サイク
ルの前半（第２の区間に相当する）及び後半（第１の区
間に相当する）の双方を使用して動作し、外部ＲＯＭ７
０に記憶されている楽音生成放音用プログラムに従って
動作する場合は、１サイクルの後半だけを使用して動作
する。このＣＰＵ１３で発生された制御信号が本制御装
置の各部に与えられることにより本制御装置全体が制御
される。

【００５４】より詳しくは、ＣＰＵ１３は、楽音生成放
音用プログラムを読み出すためのアドレス信号ＣＡＢを
発生して内部ＲＯＭ３０及び選択器１５に送る。そし
て、選択器１５を経由したアドレス信号ＣＡＢは、アド
レス信号ＳＡＢとして出力端子Ｔ４から外部に出力さ
れ、外部ＲＯＭ７０に供給される。これにより、内部Ｒ
ＯＭ３０又は外部ＲＯＭ７０の何れかに記憶されている
楽音生成放音用プログラムが読み出されてＣＰＵ１３に
取り込まれる。内部ＲＯＭ３０又は外部ＲＯＭ７０の何
れから楽音生成放音用プログラムが取り込まれるかは、
デコーダ１４及びデコーダ６１（図３参照）からの選択
信号により決定される。ＣＰＵ１３は、取り込んだ楽音
生成放音用プログラム（命令）を解釈・実行することに
より各種制御信号、例えばアドレス信号ＣＡＢ、データ
信号ＣＤＢ、出力イネーブル信号ＣＯＥＸ、リード／ラ
イト信号ＣＷＲＸ等を発生する。これらの信号が本制御
装置の各部に与えられることにより本制御装置全体が制
御される。

【００５５】即ち、楽音生成放音用プログラムに従って
ＣＰＵ１３が動作することにより上記各種制御信号が発
生され、各種制御が行われる。例えば、図示しない外部
回路に含まれるキーボード部の鍵、操作パネル部の音色
設定スイッチが走査され、キーボード部の鍵の押鍵又は
離鍵に伴う鍵情報（鍵のオン／オフ情報、鍵番号、タッ
チ情報等）が得られる。そして、この鍵情報に基づいて
楽音発生器１２へ発音が割り当てられ、操作パネル部の
音色設定スイッチ、音量設定スイッチ等の設定状態に応
じた楽音信号が、楽音発生器１２から発生される。

【００５６】デコーダ１４は、ＣＰＵ１３が出力するア
ドレス信号ＣＡＢの上位の所定ビットをデコードして、
楽音発生器１２、内部ＲＯＭ３０又は内部ＲＡＭ３１の
何れかを選択するためのチップセレクト信号ＣＳＸ０〜
ＣＳＸ２を発生する。このチップセレクト信号ＣＳＸ０
〜ＣＳＸ２はＬレベルでアクティブな信号である。ＣＰ
Ｕ１３は、楽音発生器１２にアクセスする際は、アドレ
ス信号ＣＡＢの上位の所定ビットに所定のデータを出力
することによりチップセレクト信号ＣＳＸ２をＬレベル
にして楽音発生器１２を選択する。同様に、ＣＰＵ１３
は、内部ＲＯＭ３０にアクセスする際は、アドレス信号
ＣＡＢの上位の所定ビットに所定のデータを出力するこ
とによりチップセレクト信号ＣＳＸ０をＬレベルにして
内部ＲＯＭ３０を選択する。同様に、ＣＰＵ１３は、内
部ＲＡＭ３１にアクセスする際は、アドレス信号ＣＡＢ
の上位の所定ビットに所定のデータを出力することによ
りチップセレクト信号ＣＳＸ１をＬレベルにして内部Ｒ
ＡＭ３１を選択する。なお、このデコーダ１４の動作
は、デコーダ６１（図３参照）と排他的な動作となるよ
うに、アドレス信号ＣＡＢ及びアドレス信号ＳＡＢの上
位の所定ビットが定義されている。

【００５７】また、このデコーダ１４が出力する３種類
のチップセレクト信号ＣＳＸ０〜ＣＳＸ２は、３入力Ａ
ＮＤゲート２４に供給される。ＡＮＤゲート２４は、こ
れらチップセレクト信号ＣＳＸ０〜ＣＳＸ２の論理積を
とって出力する。即ち、ＡＮＤゲート２４は、チップセ
レクト信号ＣＳＸ０〜ＣＳＸ２の全てがＨレベルの場合
にＨレベルの信号ＩＡＸを出力する。換言すれば、ＡＮ
Ｄゲート２４は、ＬＳＩ内部の楽音発生器１２、内部Ｒ
ＯＭ３０又は内部ＲＡＭ３１の何れもが選択されていな
い場合に、つまりＬＳＩ外部の出力ポート６４、入力ポ
ート６５、外部ＲＯＭ７０又は外部ＲＡＭ７１の何れか
が選択されている場合にＨレベルの信号を出力する。こ
のＡＮＤゲート２４の出力信号ＩＡＸは、ＡＮＤゲート
２１及び２２、並びにインバータ２５に供給される。

【００５８】インバータ２５は、ＡＮＤゲート２４の出
力信号ＩＡＸを反転して出力する。このインバータ２５
の出力信号ＳＣＳＸは出力端子Ｔ７からＬＳＩの外部に
出力されると共に、ＯＲゲート２６に供給される。出力
端子Ｔ７からＬＳＩの外部に出力された信号ＳＣＳＸ
は、本実施例では特に使用されていない。

【００５９】ＯＲゲート２６は、ＣＰＵ１３のウエイト
状態を制御するウエイト信号ＣＷＴを作成するために使
用される。即ち、このＯＲゲート２６の３つの入力端子
には、インバータ２５からの信号ＳＣＳＸ、タイミング
発生器１１からのウエイト信号ＷＩＴ及びタイミング発
生器１１からの信号ＴＧ／ＣＰＵがインバータ２７によ
り反転された信号が供給されており、これらの全信号が
Ｌレベルの時にＬレベルで有意なウエイト信号ＣＷＴを
出力する。このウエイト信号ＣＷＴは、ＬＳＩ内部の楽
音発生器１２、内部ＲＯＭ３０又は内部ＲＡＭ３１の何
れもが選択されておらず、楽音発生器１２の実行サイク
ルであり、且つ、ウエイト信号ＷＩＴがＬレベルになっ
た時にＬレベルとなる。このことは、ＣＰＵ１３が、出
力ポート６４、入力ポート６５、外部ＲＯＭ７０又は外
部ＲＡＭ７１の何れかにアクセスしていることを意味
し、この場合、ＣＰＵ１３は１サイクルの後半で動作す
ることになる。

【００６０】即ち、ＯＲゲート２６のウエイト信号ＣＷ
ＴがＣＰＵ１３に供給されると、ＣＰＵ１３はウエイト
状態に遷移し、図２に示すように、ＣＰＵ１３がその時
点で出力している各種信号は、当該サイクルの後半まで
引き延ばされる。これにより、ＣＰＵ１３は１サイクル
の後半で動作することになる。

【００６１】内部ＲＯＭ３０は第２の記憶手段に相当す
るものである。この内部ＲＯＭ３０は読み出し専用のメ
モリであり、楽音生成放音用プログラムのうち、特に高
速処理が必要とされるルーチン、例えばアサイナ処理、
発音処理等のルーチンが記憶されている。なお、楽音生
成放音用プログラムの特に高速処理を要求されないルー
チン、例えば操作パネルのスイッチ処理ルーチンは、波
形データと共に外部ＲＯＭ７０に記憶されている。

【００６２】内部ＲＡＭ３１は書き込み可能なメモリで
あり、ＣＰＵ１３が処理中のデータを一時記憶するため
に使用される。この内部ＲＡＭ３１には、楽音生成放音
用プログラムのうち、特に高速にアクセスする必要のあ
るデータが記憶される。高速にアクセスする必要のない
データは外部ＲＡＭ７１に記憶される。

【００６３】選択器１５は、選択端子Ｓへ供給される選
択信号ＴＧ／ＣＰＵに応じて、Ａ入力側（Ａ０〜Ａ２）
又はＢ入力側（Ｂ０〜Ｂ２）の何れかに供給されている
信号を選択して出力端子Ｏ０〜Ｏ２から出力する。具体
的には、選択信号ＴＧ／ＣＰＵがＬレベルの時にはＣＰ
Ｕ１３からの上述したＣＰＵ制御信号が選択されて出力
端子Ｏ０〜Ｏ２から出力される。一方、選択信号ＴＧ／
ＣＰＵがＨレベルの時には、上述した楽音発生器制御信
号が選択されて出力端子Ｏ０〜Ｏ２から出力される。こ
の選択器１５の出力端子Ｏ０からのアドレス信号ＳＡＢ
は出力端子Ｔ４から、出力端子Ｏ１からのリード／ライ
ト信号ＳＷＲＸは出力端子Ｔ３から、出力端子Ｏ２から
の出力イネーブル信号ＳＯＥＸは出力端子Ｔ２から、そ
れぞれ本ＬＳＩの外部に出力される。本ＬＳＩ外部の外
部ＲＯＭ７０、外部ＲＡＭ７１等の動作は、従来の技術
の欄で説明したものと同じである。

【００６４】トライステートバッファ１７は、選択器１
５から制御端子に供給されるリード／ライト信号ＳＷＲ
ＸがＨレベル（リード状態）の時は、入力信号ＳＤＢを
そのまま通過させる。一方、リード／ライト信号ＳＷＲ
ＸがＬレベル（ライト状態）の時は出力端子がハイイン
ピーダンス状態になり、入力信号ＳＤＢの通過を阻止す
る。

【００６５】トライステートバッファ１８は、インバー
タ１６から供給される信号ＳＷＲがＨレベル（ライト状
態）の時はアクティブになり、入力信号ＣＤＢをそのま
ま通過させて出力する。一方、信号ＳＷＲがＬレベル
（リード状態）の時は出力端子がハイインピーダンス状
態になり、入力信号ＣＤＢの通過を阻止する。

【００６６】インバータ１６は、上記トライステートバ
ッファ１８を制御することにより、データ信号ＣＤＢの
流れの方向を制御するために使用される。即ち、選択器
１５から出力されたリード／ライト信号ＳＷＲＸがＨレ
ベル（リード状態）の時は、トライステートバッファ１
７の制御端子にＨレベルの信号が、トライステートバッ
ファ１８の制御端子にＬレベルの信号がそれぞれ供給さ
れることにより、トライステートバッファ１７がアクテ
ィブにされ、トライステートバッファ１８がハイインピ
ーダンス状態にされる。これにより、リード／ライト信
号ＳＷＲＸがＨレベル（リード状態）の時は、データ信
号ＣＤＢの流れは、本ＬＳＩの外部から内部へ向かうよ
うに制御される。

【００６７】逆に、選択器１５から出力されたリード／
ライト信号ＳＷＲＸがＬレベル（ライト状態）の時は、
トライステートバッファ１７の制御端子にＬレベルの信
号が、トライステートバッファ１８の制御端子にＨレベ
ルの信号がそれぞれ供給されることにより、トライステ
ートバッファ１７がハイインピーダンス状態にされ、ト
ライステートバッファ１８がアクティブにされる。これ
により、データ信号ＣＤＢの流れは、本ＬＳＩの内部か
ら外部へ向かうように制御される。

【００６８】トライステートバッファ１９は、ＡＮＤゲ
ート２１から供給される信号がＨレベル（外部からのリ
ード状態）の時はアクティブになり、入力信号（トライ
ステートバッファ１７の出力信号）をそのまま通過させ
る。一方、ＡＮＤゲート２１から供給される信号がＬレ
ベル（内部のリード状態）の時は出力端子がハイインピ
ーダンス状態になり、入力信号の通過を阻止する。

【００６９】トライステートバッファ２０は、ＡＮＤゲ
ート２２から供給される信号がＨレベル（外部へのライ
ト状態）の時はアクティブになり、入力信号ＣＤＢをそ
のまま通過させる。一方、Ｌレベル（内部へのライト状
態）の時は出力端子がハイインピーダンス状態になり、
入力信号ＣＤＢの通過を阻止する。

【００７０】ＡＮＤゲート２１及び２２は、それぞれ、
トライステートバッファ１９及び２０を制御することに
より、データ信号ＣＤＢの流れの方向を制御するために
使用される。即ち、ＣＰＵ１３から出力されたリード／
ライト信号ＣＷＲＸがＨレベル（リード状態）の時に、
ＡＮＤゲート２４からの信号ＩＡＸがＨレベルであれ
ば、ＡＮＤゲート２１からトライステートバッファ１９
の制御端子にＨレベルの信号が供給されることによりト
ライステートバッファ１９がアクティブにされ、リード
／ライト信号ＣＷＲＸがインバータ２３により反転され
た信号が供給されているＡＮＤゲート２２からトライス
テートバッファ２０の制御端子にＬレベルの信号が供給
されることによりトライステートバッファ２０がハイイ
ンピーダンス状態にされる。これにより、データ信号の
流れは、本ＬＳＩ５０の外部から内部へ向かうように制
御される。

【００７１】逆に、ＣＰＵ１３から出力されたリード／
ライト信号ＣＷＲＸがＬレベル（ライト状態）の時に、
ＡＮＤゲート２４からの信号ＩＡＸがＨレベルであれ
ば、ＡＮＤゲート２１からトライステートバッファ１９
の制御端子にＬレベルの信号が供給されることによりト
ライステートバッファ１９がハイインピーダンス状態に
され、リード／ライト信号ＣＷＲＸがインバータ２３に
より反転された信号が供給されているＡＮＤゲート２２
からトライステートバッファ２０の制御端子にＨレベル
の信号が供給されることによりトライステートバッファ
２０がアクティブにされる。これにより、データ信号の
流れは、本ＬＳＩ５０の内部から外部へ向かうように制
御される。

【００７２】なお、ＡＮＤゲート２４からの信号ＩＡＸ
がＬレベルであれば、つまり、ＣＰＵ１３が内部ＲＯＭ
３０、内部ＲＡＭ３１又は楽音発生器１２の何れかにア
クセスする場合は、ＡＮＤゲート２１及び２２の出力は
共にＬレベルになり、本ＬＳＩの内部と外部の流れは遮
断される。

【００７３】このように、トライステートバッファ１７
及び１８と、トライステートバッファ１９及び２０とい
った２組のトライステートバッファ対によって本ＬＳＩ
の外部と内部との間のデータ信号の流れる方向を制御す
ることにより、ＣＰＵ１３が内部メモリ（内部ＲＯＭ３
０、内部ＲＡＭ３１等）、又は外部メモリ（外部ＲＯＭ
７０、外部ＲＡＭ７１等）の何れにもアクセスできるよ
うになっている。

【００７４】次に、上記構成の電子楽器の制御装置の主
要部分の動作について、図２に示したタイミングチャー
トを参照して更に詳細に説明する。

【００７５】図２（Ａ）は、ＬＳＩの外部へ出力される
アドレス信号ＳＡＢを示す。選択器１５の入力信号が信
号ＴＧ／ＣＰＵにより交互に選択されることにより、楽
音発生器１２からのアドレスとＣＰＵ１３からのアドレ
スとが交互に出力される。従って、楽音発生器１２は、
サイクルの前半で外部ＲＯＭ７０から波形データを読み
出し、ＣＰＵ１３は、外部ＲＯＭ７０にアクセスする場
合は、サイクルの後半で外部ＲＯＭ７０から楽音生成放
音用プログラムを読み出す。

【００７６】図２（Ｂ）は、ＬＳＩの内部で使用される
アドレス信号ＣＡＢを示す。ＣＰＵ１３は、サイクルの
前半と後半で２回のアドレス信号ＣＡＢを出力する。従
って、内部ＲＯＭ３０にアクセスする場合は、サイクル
の前半及び後半の双方で内部ＲＯＭ３０から楽音生成放
音用プログラムを読み出すことが可能となっている。こ
のことは、ＣＰＵ１３は内部ＲＯＭ３０に格納されてい
る楽音生成放音用プログラムに従って動作する場合は、
外部ＲＯＭ７０に格納されている楽音生成放音用プログ
ラムに従って動作する場合の２倍の速度で処理ができる
ことを意味する。

【００７７】図２の区間ｔ１は、ＣＰＵ１３が内部ＲＯ
Ｍ３０又は内部ＲＡＭ３１からデータを読み出す場合の
タイミングを示している。即ち、ＣＰＵ１３は、図２
（Ｅ）に示すように、リード／ライト信号ＣＷＲＸをＨ
レベル（リード状態）にすると共に、アドレス信号ＣＡ
Ｂを発生して内部ＲＯＭ３０又は内部ＲＡＭ３１に与え
る。そして、図２（Ｄ）に示すように、出力イネーブル
信号ＣＯＥＸを所定のタイミングでアクティブ（Ｌレベ
ル）にすることにより、図２（Ｆ）に示すように、内部
ＲＯＭ３０又は内部ＲＡＭ３１から読み出されたデータ
ＣＤＩＮが使用可能になる。ＣＰＵ１３は、このデータ
ＣＤＩＮをサイクルの前半の後ろのエッジで取り込む。
この動作と並行して、本ＬＳＩの外部には、楽音発生器
１２が出力するアドレス信号ＴＡＢがアドレス信号ＳＡ
Ｂとして出力される。従って、上記ＣＰＵ１３の動作と
並行して、外部ＲＯＭ７０から波形データが読み出さ
れ、トライステートバッファ１７を介して楽音発生器１
２に取り込まれる。

【００７８】図２の区間ｔ２は、ＣＰＵ１３が内部ＲＡ
Ｍ３１にデータを書き込む場合のタイミングを示してい
る。即ち、ＣＰＵ１３は、図２（Ｄ）に示すように、出
力イネーブル信号ＣＯＥＸをＨレベル（出力禁止状態）
にすると共に、アドレス信号ＣＡＢを発生して内部ＲＯ
Ｍ３０又は内部ＲＡＭ３１に与える。そして、図２
（Ｅ）に示すように、リード／ライト信号ＣＷＲＸを所
定のタイミングでアクティブ（Ｌレベル）にすると共
に、図２（Ｇ）に示すように、書き込むべきデータＣＤ
ＯＵＴを出力する。このデータＣＤＯＵＴは、リード／
ライト信号ＣＷＲＸの後ろの立ち上がりエッジで内部Ｒ
ＯＭ３０又は内部ＲＡＭ３１に書き込まれることにな
る。

【００７９】図２の区間ｔ３及び区間ｔ４は、ＣＰＵ１
３が外部ＲＯＭ７０からデータを読み出す場合のタイミ
ングを示している。即ち、区間ｔ３の終わりでウエイト
信号ＣＷＴがアクティブになることにより区間ｔ３で発
生された各信号が区間ｔ４まで引き延ばされ、ＣＰＵ１
３はサイクルの後半で外部ＲＯＭ７０からのデータＣＤ
ＩＮを取り込むことになる。かかる制御により、従来の
電子楽器の制御装置と同様に、マージンをもって外部Ｒ
ＯＭ７０からデータを読み出すことができる。この場合
も、サイクルの前半（区間ｔ３）では、上記動作と並行
して、楽音発生器１２が外部ＲＯＭ７０から波形データ
が読み出す動作を行うことができる。

【００８０】なお、上記実施例では、電子楽器の制御装
置の一部をＬＳＩで構成した場合について説明したが、
これらをディスクリート部品で構成できることは勿論で
ある。また、本実施例では、図３の符号５０に対応する
部分をＬＳＩで構成した場合について説明したが、図３
の符号６０に対応する部分まで範囲を拡張してＬＳＩ化
することも可能である。この場合、ディスクリート部品
が少なくなり、コンパクトに電子楽器の制御装置を構成
できるという利点がある。

【００８１】

【発明の効果】以上詳述したように、この発明によれ
ば、電子楽器の高速化・高機能化に対応でき、しかもＬ
ＳＩ化に好適な電子楽器の制御装置を提供できる。

【図面の簡単な説明】

【図１】本発明の電子楽器の制御装置の要部の構成を示
すブロック図である。

【図２】本発明の電子楽器の制御装置の主要部の動作を
示すタイミングチャートである。

【図３】従来の電子楽器の制御装置の要部の構成を示す
ブロック図である。

【図４】従来の電子楽器の制御装置の主要部の動作を示
すタイミングチャートである。

【符号の説明】

１１ タイミング発生器 １２ 楽音発生器 １３ ＣＰＵ １４、６１ デコーダ １５ 選択器 １６、２３、２５、２７ インバータ １７、１８、１９、２０ トライステートバッファ ２１、２２、２４ ＡＮＤゲート ２６、６２、６３ ＯＲゲート ３０ 内部ＲＯＭ ３１ 内部ＲＡＭ ６４ 出力ポート ６５ 入力ポート ７０ 外部ＲＯＭ ７１ 外部ＲＡＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも制御プログラムの一部と波形
   データとを記憶した第１の記憶手段と、 該第１の記憶手段から読み出された制御プログラムに従
   って動作する処理手段と、 該第１の記憶手段から読み出された波形データに基づい
   て楽音信号を発生する楽音信号発生手段とを有し、 第１の区間と第２の区間とから成る１サイクルのうち、
   該処理手段は該第１の区間で、該楽音信号発生手段は該
   第２の区間で、それぞれ前記第１の記憶手段に交互にア
   クセスし、前記サイクルを繰り返しながら制御を行う電
   子楽器の制御装置において、 制御プログラムの他の一部を記憶した第２の記憶手段を
   更に備え、 前記処理手段は、前記第１の区間及び前記第２の区間の
   双方で該第２の記憶手段から制御プログラムの他の一部
   を読み出して動作することを特徴とする電子楽器の制御
   装置。
2. 【請求項２】 前記処理手段の前記第２の区間における
   前記第２の記憶手段へのアクセスは、前記楽音信号発生
   手段の前記第２の区間における前記第１の記憶手段への
   アクセスと並行して行われることを特徴とする請求項１
   に記載の電子楽器の制御装置。
3. 【請求項３】 前記処理手段、楽音信号発生手段及び第
   ２の記憶手段は、集積回路で構成されることを特徴とす
   る請求項１又は請求項２に記載の電子楽器の制御装置。