JP2595998B2

JP2595998B2 - 電子楽器

Info

Publication number: JP2595998B2
Application number: JP62259050A
Authority: JP
Inventors: 邦博杉田; 明城男三橋
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-10-14
Filing date: 1987-10-14
Publication date: 1997-04-02
Anticipated expiration: 2012-04-02
Also published as: JPH01101597A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時分割処理を用いて複数の楽音を発生する
楽音発生装置に係り、特に各記憶手段に対する各時分割
チャネルのデータの読書の自由度が高く、外部データを
新たに書き込む場合の実行に伴う待ち時間が短い電子楽
器に関するものである。

〔従来の技術〕

従来、波形メモリから波形を読み出して楽音を発生さ
せる電子楽器が知られている。

第11図は、このような従来の電子楽器の楽音発生装置
部分のブロック図である。この楽音発生装置は、時分割
処理によりチャネル０〜７の８時分割から成るものであ
る。同図において、楽音発生装置は、８段のシフトレジ
スタで構成されており、各々カレントアドレス、ピッチ
データ、フラグデータが割りあてられるカレントアドレ
スレジスタ１、ピッチデータレジスタ２、フラグレジス
タ３、各レジスタ１、２、３の指定された時分割チャネ
ルにデータを書き込むための命令解釈実行部４及びこの
命令解釈実行部４を制御し書き込みデータを与える中央
処理部（CPU）５等を有する。命令解釈実行部４は、後
に詳細に説明するように、スタートアドレス、ピッチデ
ータ等のデータWB、選択信号WCA、WPT及びセット／クリ
ア信号FSET/FCLRを出力する。ピッチデータWBとピッチ
データレジスタ２の出力はセレクタ６に入力され、選択
信号WPTにより選択されて、再びピッチデータレジスタ
２に入力する。セット信号FSET及びフラグレジスタ３の
出力はノアゲート７に入力され、クリア信号FCLR及びノ
アゲート７の出力はノアゲート８に入力され、このノア
ゲート８の出力が再びフラグレジスタ３に入力される。
ピッチデータレジスタ２とフラグレジスタ３の出力はア
ンドゲート９に入力され、このアンドゲート９の出力と
カレントアドレスレジスタ１の出力が加算器10で加算さ
れる。スタートアドレスのデータWBと加算器10の出力は
セレクタ11に入力され、選択信号WCAにより選択されて
カレントアドレスレジスタ１に入力する。このカレント
アドレスレジスタ１の出力は、読み出しアドレスデータ
として波形メモリ12に与えられ、波形が読み出され、さ
らにこの読み出された波形はD/A変換部13でデジタル信
号がアナログ信号に変換され、スピーカ14から楽音とし
て出力される。

第12図は、第11図の命令解釈実行部４の詳細を示すブ
ロック図である。同図において、CPU5から与えられるデ
ータはデータバスを介して、後述するタイミングでデー
タラッチレジスタ15、チャネルラッチレジスタ16及びコ
マンドラッチレジスタ17に格納される。また、CPU5から
与えられる信号AB0、AB1は、デコーダ18に入力され、更
にCPU5から与えられるチップセレクト信号CS及びライト
信号WRはオアゲート19に入力され、このオアゲート19の
出力は、デコーダ18の制御端子に入力する。デコーダ18
の第１〜第３の出力は各々データラッチレジスタ15、チ
ャネルラッチレジスタ16、コマンドラッチレジスタ17の
クロック端子に入力し、また第３の出力は実行サイクル
信号発生部20に与えられる。データラッチレジスタ15
は、CPU5から与えられるスタートアドレス、ピッチデー
タ等のデータWBを格納し所定のタイミングで前述のセレ
クタ６、11に出力する０チャネルラッチレジスタ16は、
CPU5から与えられるデータを格納し、３ビットデコード
信号PC0、PC1、PC2を各々エクスクルーシブノアゲート2
1、22、23の一方の入力端子に出力する。これらエクス
クルーシブノアゲート21、22、23の他方の入力端子に
は、各々時分割チャネルを示すタイミング信号CK0、CK
1、CK2が入力する。実行サイクル信号発生部20は、時分
割チャネル０〜７（これをサイクルと呼ぶ）分、ハイア
クティブの実行サイクル信号を発生する部分である。そ
して、これらエクスクルーシブノアゲート21、22、23の
出力及び実行サイクル信号発生部20の出力は、４入力の
ナンドゲート24に入力する。また、コマンドラッチレジ
スタ17は、CPU5から与えられるコマンドデータを格納
し、２ビットの出力信号をコマンドデコーダ25に出力す
る。このコマンドデコーダ25の制御端子には、ナンドゲ
ート24の出力が与えられる。コマンドデコーダ25は、前
述の選択信号WCA、WPTとセット／クリア信号FSET/FCLR
を出力する。

上記のような従来の電子楽器の楽音発生装置の動作を
以下に説明する。

まず、ピッチデータレジスタ２に保持されているピッ
チデータは、楽音の音階に相当しており、各時分割チャ
ネル毎にカレントアドレスレジスタ１に保持されている
カレントアドレスに個別のピッチデータを加算して、波
形メモリ12の読出しアドレスとする。これにより各時分
割チャネル毎にピッチデータが大きな値であれば、波形
メモリ12からはその時分割チャネルの楽音波形の各サン
プリングデータが間引かれて読み出されるため、ピッチ
即ち音階が高くなり、逆にピッチデータが小さな値であ
れば、音階は低くなる。

次に、フラグレジスタ３に保持されているフラグデー
タは、８個の各時分割チャネル毎に発音を行うか否かを
「１」又は「０」の１ビットデータで表わしたもので、
「０」である時分割チャネルではアンド回路９がオフと
なるため、その時分割チャネルのカレントアドレスには
ピッチデータは加算されない。そのため、波形メモリ12
の読み出しアドレスは歩進されず、発音は行われない。

次に、各部の詳細な動作の説明を行う。まず命令解釈
実行部４では、CPU5から与えられるデータが所定の制御
信号のもとに各レジスタ15、16、17に書き込まれる。即
ち、まずCPU5から書き込むべきデータをデータバスに用
意し、AB1＝０、AB0＝０、CS＝０とし、ローアクティブ
のWR信号をオアゲート19に入力すると、デコーダ18の第
１の出力からデータラッチレジスタ15にクロック信号が
与えられ、該データラッチレジスタ15にデータバス上の
データが格納され、WBが確定する。次に、同様に、デー
タをデータバス上に用意し、AB1＝０、AB0＝１、CS＝０
とし、同様の操作を行うことにより、デコーダ18の第２
の出力からチャネルラッチレジスタ16にクロック信号が
与えられ、該チャネルラッッチレジスタ16にデータが格
納され、３ビットのデコード信号PC0、PC1、PC2が確定
する。次に、同様にコマンドデータをデータバス上に用
意し、AB1＝１、AB0＝０、CS＝０とし、同様の操作を行
うことにより、デコーダ18の第３の出力からコマンドラ
ッチレジスタ17にクロック信号が与えられ、該コマンド
ラッチレジスタ17にコマンドを書き込むと、２ビットの
信号がコマンドデコーダ25に出力される。そして、実行
サイクル信号発生部20からは、時分割チャネル０〜７の
サイクル分、ハイアクティブ「１」の実行サイクル信号
を発生する。エクスクルーシブノアゲート21〜23では、
各々チャネルラッチレジスタ16からの信号PC0〜PC2及び
タイミング信号CK0〜CK2が与えられており、該エクスク
ルーシブノアゲート21〜23及び実行サイクル信号発生部
20の出力が全て「１」になったとき、ナンドゲート24の
出力が「０」になり、コマンドデコーダ25から指定され
たコマンドが出力される。

次に、例えば実行チャネル２を指定したときの動作を
第13図のタイミングチャートで説明する。同図に示す如
く、タイミング信号CK2、CK1、CK0は、各々４チャネル
毎、２チャネル毎、各チャネル毎に反転を繰り返す信号
である。ここで、CPU5から与えるデータによりチャネル
ラッチレジスタ16からPC2＝０、PC1＝１、PC0＝０が出
力されているときには、エクスクルーシブノアゲート21
からはCK0を反転した信号が出力され、エクスクルーシ
ブノアゲート22からはCK1と同じ信号が出力され、エク
スクルーシブノアゲート23からはCK2を反転した信号が
出力される。また、実行サイクル信号発生部20からは、
サイクル中「１」となる信号が出力される。ナンドゲー
ト24では、エクスクルーシブノアゲート21〜23及び実行
サイクル発生部20からの信号が全て「１」となる時分割
チャネル２のときにのみ「０」をコマンドデコーダ25に
出力する。従って、この時分割チャネル２のタイミング
でコマンドデコーダ25から与える３ビットのPC2〜PC2の
値の組合せにより、任意の８時分割の実行チャネルの１
つを指定することができる。

次に命令実行の動作を説明する。まず、CPU4は、命令
解釈実行部４に対し、前述の動作によりWBのデータを書
き込む。WBのデータは、次のデータをCPU5が命令解釈実
行部４に書き込まないかぎり確定している。次に、CPU5
は、どのレジスタのどの時分割チャネルに対してデータ
を書き込むかを指定する。例えば、カレントアドレスレ
ジスタ１の時分割チャネル２にデータを書き込む場合に
ついての動作を第14図のタイミングチャートで説明す
る。同図に示す如く、命令解釈実行部４の出力は、WBは
確定し、WCAは時分割チャネル２のときにのみ「１」と
なり、WPT、FCLR、FSETは「０」となる。通常はWCA、WP
T、FCLR、FSETはすべて「０」であるから、カレントア
ドレスレジスタ１の出力は、加算器10でアンドゲート９
の出力のデータと加算され、セレクタ11を通って（WCA
＝０でセレクタ11のＡ入力が選択される）カレントアド
レスレジスタ１に再び書き込まれる。一方、WCAが
「１」となったときには、セレクタ11のＢ入力が選択さ
れ、予め用意されていたWBのデータがカレントアドレス
レジスタ１に書き込まれる。即ち、第14図に示す如く、
時分割チャネル２が選択されているときに、その時分割
チャネル２にWBが書き込まれる。

同様にして、ピッチデータレジスタ２の時分割チャネ
ルに対し所定のピッチデータを書き込むことができる。

フラグレジスタ３に対しては、フラグをセット又はク
リアすることができればよいから、ノアゲート７、８に
FSET、FCLR信号を与えることにより書き込みが行われ
る。即ち、例えば命令解釈実行部４の出力がFLCR＝０、
FSET＝１のときには、ノアゲート７の出力は「０」、ノ
アゲート８の出力は「１」となり、フラグがセットされ
る。また、命令解釈実行部４の出力がFCLR＝１、FSET＝
０のときには、ノアゲート７の出力にかかわらずノアゲ
ート８の出力は「０」となりフラグがクリアされる。通
常は命令解釈実行部４の出力がFCLR＝０、FSET＝０であ
るから、フラグレジスタ３の出力は、ノアゲート７、８
で２回反転されて再びフラグレジスタ３に書き込まれる
ため、該フラグレジスタ３の内容は保存される。

以上のように、CPU5から与えられるデータWBを確定し
た後、所望のレジスタに対応する書込み信号またはセッ
ト信号、クリア信号を所望の時分割チャネルで「１」と
することによりデータの書き込み及びフラグのセット／
クリアを行うことができる。このようにデータを書き込
んだ後には、指定された時分割チャネルにピッチデータ
がアンドゲート９を通り加算器10に与えられ、この加算
器10でカレントアドレスレジスタ１の出力にピッチデー
タが加算されて、セレクタ11から再びカレントアドレス
レジスタ１に書き込まれる。従って、カレントアドレス
レジスタ１からは、スタートアドレスからピッチデータ
が累算されたアドレスデータが各時分割チャネル毎に波
形メモリ12に出力され、楽音波形が読み出され、D/A変
換器13を通りスピーカ13から楽音が出力される。

〔発明が解決しようとする問題点〕

しかし、上記従来例は以下に示すような問題点を有し
ていた。

まず第１に、各カレントアドレスレジスタ１、ピッチ
データレジスタ２、及びフラグレジスタ３等は、各々シ
フトレジスタによって構成されているため、各々所定の
タイミングでのデータの読み出しまたは書き込みしかで
きず、従って例えば、加算器10またはノアゲート７、８
で示されるような演算部の演算時間が長くかかるような
ものにおいては、カレントアドレスレジスタ１又はフラ
グレジスタ３の対応する時分割チャネルへの書き込みの
タイミングに間に合わなくなる可能性があり、高度な制
御が行えなくなるという問題点を有していた。

第２に、カレントアドレスレジスタ１、ピッチデータ
レジスタ２に新たにデータを書き込んだり、再生フラグ
レジスタ３の再生フラグをセット／リセットする場合に
は、所望の時分割チャネルのタイミングを持つ必要があ
り、命令実行の時間が長くなり、楽器の演奏に対する応
答特性が悪化するという問題点を有していた。

第３に、複数の時分割チャネルに割り当てられた波形
を同時に発音開始させようとした場合には、CPU5は命令
解釈実行部４に対して複数の時分割チャネルに対する命
令を順次送出することになる。したがって、複数の時分
割チャネル間で発音のための動作の開始に時間差が生
じ、その結果同時に発音開始することを望んでいた複数
の波形間に発音開始時刻のずれが生じてしまう問題があ
った。

また、同じレジスタの異なる時分割チャネルに、同一
のデータを書き込みたい場合には、書き込みたい時分割
チャネルの数だけCPU5から命令解釈実行部４に命令を送
出しなければならず、CPU5の負担が大きくなる問題があ
った。

本発明の課題は、各記憶手段からの各時分割チャネル
の読み出しデータに対して演算を行い、再び元のアドレ
スに書き込むような場合でも、演算時間に応じたタイミ
ングで書き込みを行うことができ、また、各演算条件に
応じて外部データを新たに書き込む場合の命令実行時間
を短縮させCPUの負担の軽減を可能にし、楽器の性能を
向上させることにある。

〔問題点を解決するための手段〕

本発明の手段は、楽音発生装置における第１の手段と
して、各時分割チャネル対応のランダムアクセス可能な
記憶手段を有する。

第２の手段として、そこからの各時分割チャネルのデ
ータの読み出しを所定のタイミングの時分割チャネルの
読出しアドレス設定区間でアドレスを設定して行い、該
各読出しデータに対し演算を行い再び元のアドレスに書
き戻す場合には各演算時間に応じたタイミングの時分割
チャネルの書込みアドレス設定区間で元のアドレスを設
定して書き込みを行う読書制御手段を有する。

〔作用〕

本発明の作用は次の通りである。まず、データを記憶
する記憶手段としてランダムアクセス可能な記憶手段を
有するため、以下に示すように任意のタイミングでのデ
ータの読書が可能となる。

すなわち、各時分割チャネルに読み出されている各読
出データに対して、例えば演算時間の短い演算を行って
元のアドレスに書き戻す場合には、各時分割チャネル内
で演算が完了するため、読書制御手段が該各時分割チャ
ネルの書込みアドレス設定区間でそのアドレスを設定し
て書き込みを行う。

これに対して、例えば演算時間が長い場合には、各時
分割チャネル内で演算が完了しないため、読書制御手段
が各時分割チャネルの次の時分割チャネルの書込みアド
レス設定区間で演算結果のアドレスを設定して書込みを
行う。

このように演算時間に応じたタイミングで書き戻しが
できる。

〔実施例〕

以下、本発明の実施例につき詳細に説明いを行う。

本発明の実施例の構成第１図は、本発明による楽音発生装置部分の実施例の
ブロック図である。本実施例が第11図の従来例と異なる
のは、従来シフトレジスタで構成されていたカレントア
ドレスレジスタ１、ピッチデータレジスタ２、及びフラ
グレジスタ３を、本実施例ではRAM（Random Access Mem
ory）によって構成されたカレントアドレスレジスタ2
6、ピッチデータレジスタ27、及びフラグレジスタ28で
実現している点である。この時、各RAMからの出力は各
々フリップフロップ（FF）47,45,46を介して行われる。
また、従来の命令解釈実行部４は、新たに32として実現
されている。

カレントアドレスレジスタ26において、セレクタ11か
らのカレントアドレスを示すデータは、命令解釈実行部
32からライトイネーブル端子WEに入力するクロックCKZ
がアクティブであることを条件に、クロックDKZに同期
するフリップフロップ44によって１時分割チャネル遅延
された後、AZ型アドレス発生器29によって指定される書
込みアドレスに書き込まれる。

ビッチデータレジスタ27において、命令解釈実行部32
から入力するピッチデータWBは、同実行部32からライト
イネーブル端子WEに入力する選択信号WPTがアクティブ
であることを条件に、AX型アドレス発生器30において前
記実行部32から入力するアドレス信号FCに基いて指定さ
れる書込みアドレスに書き込まれる。

フラグレジスタ28において、ノアゲート８からのフラ
グデータは命令解釈実行部32からライトイネーブル端子
WEに入力するクロックCKZがアクティブであることを条
件に、AY型アドレス発生器31によって指定される書込み
アドレスに書き込まれる。

一方、AZ型アドレス発生器29、AX型アドレス発生器3
0、及びAY型アドレス発生器31は、カレントアドレスレ
ジスタ26、ピッチデータレジスタ27、及びフラグレジス
タ28から、０〜７の各時分割チャネルのカレントアドレ
ス、ピッチデータ、及びフラグデータを読み出すときの
アドレス制御も行う。

以上の構成以外の部分で、第11図の従来例と同じ番号
又は記号を付した部分は、その機能が同じであるため説
明は省略する。

次に第２図は、第１図の命令解釈実行部32の回路構成
図である。これは第12図の従来例に対応するものであ
り、同じ番号又は記号を付した部分は、その機能が同じ
であるため説明は省略する。

チャネルラッチレジスタ34は、CPU5（第１図）から与
えられるデータを格納し、３ビットのデコード信号PC
0、PC1、PC2を各々エクスクルーシブオアゲート45、4
6、及びエクスクルーシブノアゲート23の一方の入力端
子に出力すると共に、２ビットのデコード信号C0、C1を
チャネルマスクコントローラ35に出力する。

エクスクルーシブオアゲート45、46及びエクスクルー
シブノアゲート23の他方の入力端子には、各々時分割チ
ャネルを示すタイミング信号CK0、CK1、CK2が入力す
る。

チャネルマスクコントローラ35は、２ビットのデコー
ド信号C0、C1を更にデコードし、チャネルマスク信号M2
をナンドゲート37の第１の入力端子に入力し、チャネル
マスク信号M4をナンドゲート36、37の第１及び第２の入
力端子に入力し、チャネルマスク信号MACHをナンドゲー
ト39の第１の入力端子及び実行サイクル信号発生部33に
入力する。

ナンドゲート37の第３の入力端子にはエクスクルーシ
ブオアゲート45の出力が入力し、ナンドゲート36の第２
の入力端子にはエクスクルーシブオアゲート46の出力が
入力する。

ナンドゲート38の各入力端子には、エクスクルーシブ
ノアゲート23及びナンドゲート36、37の各出力が入力す
る。

一方、コマンドラッチレジスタ17にラッチされたコマ
ンドは、コマンドタイプ判定器42においてダイレクトコ
マンドが否かが判定され、それに応じて「０」又は
「１」のコマンドタイプ判定信号DWBをナンドゲート3
9、又は実行サイクル信号発生部33に入力する。

ナンドゲート39の各入力端子には、上記コマンドタイ
プ判定信号DWB、ナンドゲート38の出力、及びチャネル
マスクコントローラ35からのチャネルマスク信号MACHが
入力する。

実行サイクル信号発生部33は、前記コマンドタイプ判
定器42からのコマンドタイプ判定信号DWB、及び前記チ
ャネルマスクコントローラ35からのチャネルマスク信号
MACHを制御入力として、実行サイクル信号ETをアンドゲ
ート40の第１の入力端子に入力し、ビジー信号BUSYをCP
U5（第１図）に出力する。

アンドゲート40は、上記ET及びナンドゲート39の出力
を各々入力し、その出力は実行サイクル信号発生部33に
フィードバックされると共に、インバータ41を介してコ
マンドデコーダ25の負論理の制御入力端子に入力する。

コマンドデコーダ25は、上記制御入力のタイミングで
コマンドラッチレジスタ17からのコマンドに従って、セ
ット／クリア信号FSET/FCLR、又は選択信号WCA、WPTを
出力する。ただし、選択信号WPTは従来例とは異なり、
アンドゲート43によってクロックCKZに同期させられて
出力される。

本発明の実施例の通常動作上記第１図及び第２図の電子楽器の楽音発生装置の動
作について、以下に説明する。

まず、カレントアドレスレジスタ26、ピッチデータレ
ジスタ27、及びフラグレジスタ28から、０〜７の各時分
割チャネルのカレントアドレス、ピッチデータ、及びフ
ラグデータを読み出して発音を行う動作は、各々AZ型ア
ドレス発生器29、AX型アドレス発生器30、及びAY型アド
レス発生器31が、０〜７の各時分割チャネルに対応する
読出しアドレスを、各サンプリング周期内で同期して順
次指定し、それを各サンプリング周期毎にサイクリック
に繰り返すことにより行う。

そして、或るサンプリング周期内の例えば時分割チャ
ネル２において、カレントアドレスレジスタ26からカレ
ントアドレスが読み出されると、そのカレントアドレス
は波形メモリ12に送られて発音されると共に、加算器10
に入力する。この時、ピッチデータレジスタ27及びフラ
グレジスタ28からも、時分割チャネル２の各データが出
力しているため、フラグデータが「１」であればアンド
回路９を介してピッチデータが加算器10に入力する。そ
して加算器10で加算された新たなカレンドアドレスは、
セレクタ11、及びフリップフロップ44を介して再びカレ
ントアドレスレジスタ26の時分割チャネル２に対応する
アドレスに書き込まれる。

上記動作を実現するための、AZ型アドレス発生器29、
AX型アドレス発生器30、及びAY型アドレス発生器31の動
作を以下に説明する。

まず、ピッチデータレジスタ27のアドレス制御を行う
ためのAX型アドレス発生器30の動作タイミングチャート
を第３図に示す。ここでAX型とは、各動作毎にRAM（ピ
ッチデータレジスタ27）の内容の書き直し動作を行わな
いタイプである。即ち、RAMの所定のアドレスからデー
タを読み出して演算を行い、再び元のアドレスに書き戻
すという一連の動作は行わず、読み出しのみ、又は書き
込みのみという動作を行うタイプである。

第３図において、各時分割チャネルCH_n-1（ｎ−１チ
ャネル）、CH_n（ｎチャネル）は、クロックCKZの各周期
に対応して割当てられる。そして、AX型アドレス発生器
30は、各時分割チャネルの前半に、後述するダイレクト
ライト用の書き込みのためのアドレス信号FCをピッチデ
ータレジスタ27に供給する。

これに対して、前述したようにピッチデータレジスタ
27から各時分割チャネル毎にピッチデータを読み出す制
御は、各時分割チャネルの後半で行われる。この場合AX
型アドレス発生器30は、ｎ−１チャネル目の時分割チャ
ネルCH_n-1の後半に、ｎチャネル目の時分割チャネルCH_n
の読出しアドレスをピッチデータレジスタ27に設定す
る。

これにより、同レジスタ27の対応するアドレスがアク
セスされ、時分割チャネルCH_nにおいてフリップフロッ
プ（FF）45を介してｎチャネル目のピッチデータが出力
される。即ち、各時分割チャネルの読出しアドレスは、
１つ前の時分割チャネルの後半期間で指定される。

次に、フラグレジスタ28のアドレス制御を行うための
AY型アドレス発生器31の動作タイミングチャートを第４
図に示す。ここでAY型とは、各動作毎にRAM（フラグレ
ジスタ28）の内容が演算によって書き直され、その時の
演算時間が比較的短いタイプである。即ち、RAMの所定
のアドレスからデータを読み出して短い時間に演算を行
い、再び元のアドレスに書き戻すという一連の動作を行
うタイプである。

第４図において、前記したようにフラグレジスタ28か
ら各時分割チャネル毎にフラグデータを読み出す制御
は、前記AX型の場合と同様であり、１つ前の時分割チャ
ネルの後半期間で次の時分割チャネルのアドレスを指定
する。

ただしここでは、後述する各時分割チャネルのフラグ
データのセット又はクリアを行うために、ノア回路７、
８を介して論理演算を行い、再び同じチャネルに書き戻
す動作をする。

この場合、例えば第４図で、ｎ−１チャネル目の時分
割チャネルCH_n-1の後半にｎチャネル目の時分割チャネ
ルCH_nの読出しアドレスが指定されて、第４図のREAD D
ATAで示す時分割チャネルCH_nのフラグデータが読み出さ
れ、時分割チャネルCH_nの先頭でフリップフロップ（F
F）46を介して出力される。そして、このフラグデータ
はアンド回路９に送られるとともに、ノア回路７、８に
よってセット、クリア、又はそのまま２回反転して元の
データとして再び時分割チャネルCH_nに対応するアドレ
スに書き込まれる。

このとき、ノア回路７、８における論理演算は比較的
短時間に行われるため、第４図のMODIFYに示すように時
分割チャネルCH_nの前半で、AY型アドレス発生器31がｎ
チャネル目の時分割チャネルCH_nの書込みアドレスを指
定する。そしてその時、フラグレジスタ28のライトイネ
ーブル端子WEに入力するクロックCKZがアクティブとな
ることにより、ノア回路８の出力データが書き込まれ
る。

続いて、カレントアドレスレジスタ26のアドレス制御
行うためのAZ型アドレス発生器29の動作タイミングチャ
ートを第５図に示す。ここでAZ型とは、AY型と同様に各
動作毎にRAM（カレントアドレスレジスタ26）の内容が
演算によって書き直されるが、ここではその時の演算時
間が比較的長いタイプである。即ち、RAMの所定のアド
レスからデータを読み出して比較的長時間の演算（ここ
では加算）を行い、再び元のアドレスに書き戻すという
一連の動作を行うタイプである。

第５図において、前記したようにカレントアドレスレ
ジスタ26から各時分割チャネル毎にカレントアドレスを
読み出す制御は、前記AX型又はAY型の場合と同様であ
り、１つ前の時分割チャネルの後半期間で次の時分割チ
ャネルのアドレスを指定する。

そしてここでは、時分割チャネルCH_nに読み出された
カレントアドレスと前記ピッチデータとを加算器10で加
算する演算を行い、加えて必要に応じて、後述する各時
分割チャネルの新たなカレントアドレス（データWB）の
書き込みをセレクタ11を介して行い、フリップフロップ
44を介して再び同じチャネルに書き戻す動作をする。

この場合、たとえば第５図で、ｎ−１チャネル目の時
分割チャネルCH_n-1にｎチャネル目の時分割チャネルCH_n
の読出しアドレスが指定されて、第５図のREAD DATAで
示す時分割チャネルCH_nのカレントアドレスが読み出さ
れ、時分割チャネルCH_nの先頭でフリップフロップ（F
F）47を介して出力される。そして、このカレントアド
レスは波形メモリ12に供給されると共に、加算器10にお
いてピッチデータと加算され、セレクタ11を介して再び
時分割チャネルCH_nに対応するアドレスに書き込まれ
る。

このとき、加算器10における加算は比較的長い時間を
必要とするため、その結果はフリップフロップ44により
次の時分割チャネルCH_n+1に出力される。そして第５図
のMODIFYに示すように、次の時分割チャネルCH_n+1の前
半で、AZ型アドレス発生器29がｎ＋１チャネル目の時分
割チャネルCH_n+1の書き込みアドレスを指定する。そし
て、その時、カレントアドレスレジスタ26のライトイネ
ーブル端子WEに入力するクロックCKZがアクティブとな
ることにより、演算されたカレントアドレスが書き込ま
れる。

以上の動作が、各サンプリング周期内の各時分割チャ
ネル０〜７毎に行われ、更に各サンプリング周期毎に繰
り返されることにより、波形メモリ12からD/A変換部1
3、スピーカ14を介して発音が行われる。

CPUからのデータ書込み動作次に、第１図のカレントアドレスレジスタ26、ピッチ
データレジスタ27、及びフラグレジスタ28の各時分割チ
ャネルに対応するアドレスに、CPU5から命令解釈実行部
32を介して各データを新たに書き込む場合の動作につい
て説明を行う。

カレントアドレスレジスタ26の或る時分割チャネルに
対応するアドレスに、CPU5から命令解釈実行部32、及び
セレクタ11、フリップフロップ44を介してカレントアド
レスデータWBとして書き込むという動作は、例えばその
時分割チャネルで発音すべき波形メモリ12上の波形デー
タ（音色）を変更するということに相当する。

ピッチデータレジスタ27の或る時分割チャネルに対応
するアドレスに、CPU5から命令解釈実行部32を介して、
ピッチデータをデータWBとして書き込むという動作は、
例えば異なる鍵盤が押されてその時分割チャネルの音階
が変更されるということに相当する。

フラグレジスタ28の或る時分割チャネルに対応するア
ドレスに、CPU5から命令解釈実行部32、及びノアゲート
７又は８を介して、フラグデータのセット又はクリアを
セット信号FSET又はクリア信号CFLRによって行うという
動作は、例えば鍵盤がキーオン又はキーオフされて、そ
の時分割チャネルの発音が開始又は停止されるというこ
とに相当する。

以下に、各書込み動作につき詳細に説明を行う。

まず、カレントアドレスレジスタ26に新たなカレント
アドレスを書き込む場合のタイミングは、前記第５図で
説明した通常動作時のAZ型の書き込みのタイミングと同
じである。

即ち、例えばカレントアドレスレジスタ26の時分割チ
ャネルCH_nに対応するアドレスに新たなデータを書き込
む場合は、まず、第５図に示すように時分割チャネルCH
_n+1の前半で、AZ型アドレス発生器29からｎチャネル目
の時分割チャネルCH_nの書込みアドレスが出力される。

これに先立って、時分割チャネルCHnのタイミングで
命令解釈実行部32からの選択信号WCAがアクティブ（ハ
イレベル）になり、セレクタ11がデータWBを選択してい
るため、データWBは次の時分割チャネルCH_n+1にフリッ
プフロップ44から出力される。そしていカレントアドレ
スレジスタ26のライトイネーブル端子WEに入力するクロ
ックCKZがアクティブになる（第５図CH_n+1の前半）こと
により、時分割チャネルCH_n+1の前半にデータWB（カレ
ントアドレス）がカレントアドレスレジスタ26の時分割
チャネルCH_nに対応するアドレスに書き込まれる。

この時後述するように、本発明ではカレントアドレス
レジスタ26の連続する時分割チャネルにデータWBが書き
込まれるように、選択信号WCAを指定することができる
という特徴がある。

次に、フラグレジスタ28に新たなフラグデータのセッ
ト／クリアを行う場合のタイミングは、前記第４図で説
明した通常動作時のAY型の書き込みのタイミングと同じ
である。

即ち、例えばフラグレジスタ28の時分割チャネルCH_n
に対応するアドレスに新たなデータを書き込む場合に
は、まず、第４図に示すように時分割チャネルCH_nの前
半で、AY型アドレス発生器31からｎチャネル目の時分割
チャネルCH_nの書込みアドレスが出力される。

これと同時に、フラグをセットするときには命令解釈
実行部32からのセット信号FSETがアクティブ（ハイレベ
ル）になってノア回路８の出力が「１」になり、フラグ
をクリアするときは同じくクリア信号FCLRCLRがアクテ
ィブになってノア回路８の出力が「０」になる。更にフ
ラグレジスタ28のライトイネーブル端子WEに入力するク
ロックCKZがアクティブになる（第４図CH_nの前半）こと
により、ノア回路８の出力がフラグレジスタ28の時分割
チャネルCH_nに対応するアドレスに書き込まれる。

この時も後述するように、フラグレジスタ28の連続す
る時分割チャネルにデータが書き込まれるように、セッ
ト／クリア信号FSET/FCLRを指定することができるとい
う特徴がある。

続いて、ピッチデータレジスタ27に新たなピッチデー
タを書き込む場合のタイミングは、前記AZ型、AY型の場
合と異なり、任意の時分割チャネルのタイミングで任意
の時分割チャネルに対応するアドレスにデータWBを書き
込むことができる。この命令実行を特にダイレクトライ
トと呼ぶ。

この場合、まずAX型アドレス発生器30に、命令解釈実
行部32から書き込もうとする時分割チャネルに対応する
アドレス信号FCが入力する。そして、AX型アドレス発生
器30は各時分割チャネルの前半に、第３図に示すように
前記アドレス信号を出力する。

そして、任意の時分割チャネルのタイミング（第３図
ではCH_n）で、ピッチデータレジスタ27のライトイネー
ブル端子WEに入力する選択信号WPTがクロックCKZ（第３
図）に同期してアクティブになることにより、データWB
（ピッチデータ）がピッチデータレジスタ27のアドレス
信号FCで指定した時分割チャネルに対応するアドレスに
書き込まれる。

以上のように本発明では、カレントアドレスレジスタ
26及びフラグレジスタ28に対しては、連続する時分割チ
ャネルのタイミングでCPU5からのデータの書き込みを行
うことができ、ピッチデータレジスタ27に対しては、任
意の時分割チャネルのタイミングで任意の時分割チャネ
ルに対応するアドレスに、CPU5からのデータの書き込み
を行うことができる。

CPU5と命令解釈実行部32の動作次に、上記書込み動作を行うためのCPU5と命令解釈実
行部32の動作につき説明を行う。

第２図において、CPU5（第１図）から書き込むべきデ
ータをデータバスに用意し、AB1＝１、AB0＝０、CS＝０
とし、ローアクティブのWR信号をオアゲート19に入力す
ると、デコーダ18の第１の出力からデータラッチレジス
タ15にクロック信号が与えられ、該データラッチレジス
タ15にデータバス上のデータが格納され、WBが確定す
る。

次に、同様にしてデータをデータバス上に用意し、AB
1＝０、AB0＝１、CS＝０とし、同様の操作を行うことに
より、デコーダ18の第２の出力からチャネルラッチレジ
スタ34にクロック信号が与えられ、該チャネルラッチレ
ジスタ34にデータが格納され、３ビットのデコード信号
PC0、PC1、PC2、及び２ビットのデコード信号CM0、CM1
が確定する。更に、デコード信号CM0、CM1がチャネルマ
スクコントローラ35に入力し、チャネルマスク信号M2、
M4、MACHが確定する。

次に、同様にしてコマンドデータをデータバス上に用
意し、AB1＝１、AB0＝０、CS＝０とし、同様の操作を行
うことにより、デコーダ18の第３の出力からコマンドラ
ッチレジスタ17にクロック信号が与えられ、該コマンド
ラッチレジスタ17にコマンドを書き込むと、２ビットの
信号がコマンドデコーダ25に出力される。また、上記２
ビットの信号はコマンドタイプ判定器42に入力し、その
出力であるコマンドタイプ判定信号DWBが確定する。

これに続き、デコーダ18の第３の出力から実行サイク
ル信号発生部33にクロック信号が与えられ、同発生部33
からは後述する実行サイクル信号ET、及びビジー信号BU
SYが出力される。

以上の動作により、第１の場合としてカレントアドレ
スレジスタ26又はフラグレジスタ28の０〜７のうち１つ
の時分割チャネルへのデータの書き込みを行う場合の動
作につき説明を行う。

この場合、まず、CPU5（第１図）からチャネルラッチ
レジスタ34にデータが与えられることにより、チャネル
マスクコントローラ35から出力される各チャネルマスク
信号は、各々M2＝「１」、M4＝「１」、MACH＝「１」と
なる。また、上記書き込みは前記したようなダイレクト
ライトの命令ではないため、それがコマンドタイプ判定
器42で判定され、その出力であるコマンドタイプ判定信
号DWB＝「１」となる。

一方、チャネルラッチレジスタ34からの３ビットのデ
コード信号PC0、PC1、PC2は、「０」又は「１」の組合
せにより、時分割チャネル０〜７のうち１つを設定す
る。

第６図は、時分割チャネル６を指定した場合の各部の
動作タイミングチャートである。この場合は、PC0＝
「０」、PC1＝PC2＝「１」として時分割チャネル６を指
定する。同図に示す如く、エクスクルーシブオアゲート
45に入力するクロックCK0は各時分割チャネルに同期
し、エクスクルーシブオアゲート46に入力するクロック
CK1はクロックCK0を1/2分周したものであり、エクスク
ルーシブノアゲート23に入力するクロックCK2はクロッ
クCK0を1/4分周したものである。

今、ナンドゲート36、37の各一方の端子は「１」であ
るため、45と37、及び46と36で各々エクスクルーシブノ
アゲートとして動作する。従ってこれらの各出力とエク
スクルーシブノアゲート23の出力とが、時分割チャネル
６のタイミングで全て「１」となることにより、ナンド
ゲート38からローアクティブのパルスが出力され、更に
ナンドゲート39によってハイアクティブのパルスとな
る。

一方、実行サイクル信号発生部33において、ローアク
ティブのWR信号の入力直後の時分割チャネル３から、実
行サイクル信号ET及びビジー信号BUSYがハイアクティブ
となる。そして、アンドゲート40において、ETがアクテ
ィブであることを条件に、上記時分割チャネル６でハイ
アクティブとなるパルスがインバータ41を介してコマン
ドデコーダ25に出力される。なお、アンドゲート40の出
力がローレベルになったことを条件に、実行サイクル信
号発生部33はET及びBUSY信号を立ち下げる。

これによりコマンドデコーダ25からは時分割チャネル
６のタイミングで、コマンドラッチレジスタ17で指定さ
れるコマンドに従って、選択信号WCA、セット信号FSE
T、又はクリア信号FCLRが選択的に出力される。

そして選択信号WCAが出力される場合には、データラ
ッチレジスタ15から予めCPU5よりセットされたカレント
アドレスのデータWBが同時に出力され、カレントアドレ
スレジスタ26（第１図）の時分割チャネル６に対応する
アドレスに対して前記した書込み動作を行う。セット信
号FSET、又はクリア信号FCLRが出力される場合には、フ
ラグレジスタ28（第１図）の時分割チャネル６に対応す
るアドレスに対して、フラグデータのセット又はクリア
動作を行う。

以上のようにして、３ビットのデコード信号PC0〜PC
の組合せ２によって、０〜７のうちの任意の１つの時分
割チャネルに対する書込み動作が行える。この場合、ビ
ジー信号BUSYは上記書込み動作の後はすぐに立下るた
め、それを監視しているCPU5（第１図）はすぐに次の動
作に移ることができる。

次に第２の場合として、カレントアドレスレジスタ26
又はフラグレジスタ28の０〜７の時分割チャネルのう
ち、０と１、２と３、４と５、６と７の４通りのうち任
意の組の２つずつの時分割チャネルへのデータの書き込
みを行う場合の動作につき説明を行う。

この場合各チャネルマスク信号はM2＝「０」、M4＝
「１」、MACH＝「１」となる。また、前記第１の場合と
同様にコマンドタイプ判定信号DWB＝「１」である。

ここで、M2＝「０」となることによりナンドゲート37
の出力は常に「１」となり、エクスクルーシブオアゲー
ト45の出力はマスクされる。従って、３ビットのデコー
ド信号PC0〜PC2のうち、PC1とPC2のみの組合せで前記４
通りの状態のうち１組を指定する。

第７図は、時分割チャネル６と７を指定した場合で、
PC1＝PC2＝「１」として上記の組合せを指定する。PC0
はDon't Careである。

以下、第６図と同様にして、アンドゲート40におい
て、ETがハイアクティブであることを条件に、上記時分
割チャネル６と７でハイアクティブとなるパルスがコマ
ンドデコーダ25に出力される。

これにより、コマンドデコーダ25からは時分割チャネ
ル６と７の連続する２チャネルのタイミングで、コマン
ドラッチレジスタ17で指定されるコマンドに従って、選
択信号WCA、セット／クリア信号FSET/FCLRが選択的に出
力される。

これにより、カレントアドレスレジスタ26又はフラグ
レジスタ28への書き込み動作は、時分割チャネル６と７
に対応するアドレスに対して連続して行うことができ
る。

以上のようにして、２ビットのデコード信号PC1、PC2
の組合せによって、０〜７のうち任意の２チャネルずつ
の時分割チャネルに対する書込み動作を行える。なおこ
の場合も、ビジー信号BUSYは上記２チャネルの書込み動
作の後はすぐに立下げることができる。

続いて第３の場合として、カレントアドレスレジスタ
26又はフラグレジスタ28の０〜７の時分割チャネルのう
ち、０〜３、４〜７の２通りのうち任意の組の４つずつ
の時分割チャネルへのデータの書き込みを行う場合の動
作につき説明を行う。

この場合、各チャネルマスク信号は、M2＝「１」、M4
＝「０」、MACH＝「１」となる。また、コマンドタイプ
判定信号DWB＝「１」である。

ここで、M4＝「０」となることによりナンドゲート3
6、37の各出力は常に「１」となり、エクスクルーシブ
オアゲート45、46の出力はマスクされる。従って、３ビ
ットのデコード信号PC0〜PC2のうち、PC2のみの「０」
又は「１」により前記２通りの状態のうち一方を指定す
る。

第８図は、時分割チャネル４〜７を指定した場合で、
PC2＝「１」として上記の組合せを指定する。PC0、PC1
はDon't Careである。

以下、第６図、第７図の場合と同様にして、カレント
アドレスレジスタ26又はフラグレジスタ28への書込み動
作は、時分割チャネル４〜７に対応するアドレス対して
連続して行うことができる。

更に第４の場合として、カレントアドレスレジスタ26
又はフラグレジスタ28の０〜７の時分割チャネルの全て
に、連続してデータの書き込みを行う場合の動作につき
説明を行う。

この場合、各チャネルマスク信号M2＝「１」、M4＝
「１」、MACH＝「０」である。また、コマンドタイプ判
定信号DWB＝「１」である。

ここで、MACH＝「０」となることになりナンドゲート
39の出力は常に「１」となり、エクスクルーシブオアゲ
ート45、46及びエクスクルーシブノアゲート23の出力は
全てマスクされる。一方、MACH＝「０」、DWB＝「１」
により、実行サイクル信号発生部33は第９図に示すよう
に０〜７の全時分割チャネル分の実行サイクル信号ETを
出力するように動作する。なお、１サンプリング周期分
出力したあとは同発生部33自身でETを立下げるように動
作する。BUSYについても同様である。

これにより、この信号ETがアンドゲート40、インバー
タ41を介してコマンドデコーダ25に入力する。以下、第
６図〜第８図の場合と同様にして、カレントアドレスレ
ジスタ26又はフラグレジスタ28への書込み動作は、全時
分割チャネル０〜７に対応するアドレスに対して連続し
て行うことができる。

次に第５の場合として、前記第１〜第４の場合とは異
なり、ピッチデータレジスタ27の０〜７の時分割チャネ
ルのうち任意のチャネルにデータの書き込みを行う場合
の動作につき説明を行う。

この場合、前記したようにダイレクトライトの命令と
なり、任意の時分割チャネルのタイミングで任意の時分
割チャネルに対応するアドレスへの書き込みができる。

ダイレクトライトであることはコマンドタイプ判定器
42により判定され、その出力であるコマンドタイプ判定
信号DWB＝０となることにより判別される。ここで、DWB
＝０となることによりナンドゲート39の出力は常に
「１」となり、エクスクルーシブオアゲート45、46、及
びエクスクルーシブノアゲート23の出力は全てマスクさ
れる。一方、DWB＝「０」により、実行サイクル信号発
生部33は、第10図に示すように、WR信号が入力した直後
の時分割チャネルで１チャネル分（同図ではチャネル
３）だけET及びBUSYをハイアクティブにする。

これにより、コマンドデコーダ25からはコマンドラッ
チレジスタ17にセットされたピッチデータレジスタ27へ
の書き込みコマンドにより、選択信号WPTが１チャネル
分出力される。なお、WPTはアンド回路43によりクロッ
クCKZに同期させられるため、第10図並びに第３図（W
E）等に示したように対応する時分割チャネルの前半部
分でのみアクティブになる。

上記動作に加え、チャネルラッチレジスタ34からの３
ビットのデコード出力PC0〜PC2によって、書き込みを行
う時分割チャネルを指定することができ、アドレス信号
FCとして第１図のAX型アドレス発生器30へ供給される。

また、データラッチレジスタ15からは予めCPU5よりセ
ットされたピッチデータWBがピッチデータレジスタ27に
出力される。

以上の動作により、選択信号WPTがアクティブとなる
タイミングで、前記したように任意の時分割チャネルへ
のピッチデータの書き込みを実行することができる。

以上の実施例の第２・第３の場合において、連続して
指定する時分割チャネルは、予め決められたペアーにな
るように指定をしているが、デコード部分の構成を若干
変更すれば、任意の数及び位置の時分割チャネルの連続
指定も可能である。

〔発明の効果〕

以上説明してきたように、本発明では、まず、カレン
トアドレスレジスタ、ピッチデータレジスタ、フラグレ
ジスタ等の記憶手段として、RAMを用いているため、演
算条件に応じてデータを書き戻すタイミングをAX型〜AZ
型というように任意に設定することが可能となり、より
複雑な時分割処理が可能となる。

また本発明では、AZ型、AY型で代表され、データの書
き直し（モディファイ）動作を行うカレントアドレスレ
ジスタ、フラグレジスタ等のレジスタに対しては、連続
する時分割チャネルのタイミングでCPUからのデータの
書き込みを行うことができるため、従来のように１サン
プリング周期に１つの時分割チャネルへの書き込みしか
行えなかったものに比べて、CPUの処理時間を大幅に短
縮することができる。

また、AX型に代表されるデータの書き直し動作を行わ
ないピッチデータレジスタ等のレジスタに対しては、任
意の時分割チャネルのタイミングで任意の時分割チャネ
ルに対応するアドレスに、CPUからのデータの書き込み
を行えるため、対応する時分割チャネルになるまでの待
ち時間が短縮され、CPUの処理時間を短縮できる。

更に、対応する時分割チャネルへのデータの書き込み
動作が終了した後は、ビジー信号をすぐに解除するよう
にしたため、CPUの待ち時間を短縮することが可能とな
る。

以上の効果により、CPUを他の処理により多く割当て
ることが可能となり、電子楽器の性能を向上させること
が可能となる。

【図面の簡単な説明】

第１図は、本発明による楽音発生装置の実施例の全体的
なブロック図、第２図は、命令解釈実行部の回路構成図、第３図は、AX型アドレス指定の動作タイミングチャート
を示す図、第４図は、AY型アドレス指定の動作タイミングチャート
を示す図、第５図は、AZ型アドレス指定の動作タイミングチャート
を示す図、第６図は、本発明の実施例の第１の場合の動作タイミン
グチャートを示す図、第７図は、本発明の実施例の第２の場合の動作タイミン
グチャートを示す図、第８図は、本発明の実施例の第３の場合の動作タイミン
グチャートを示す図、第９図は、本発明の実施例の第４の場合の動作タイミン
グチャートを示す図、第10図は、本発明の実施例の第５の場合の動作タイミン
グチャートを示す図、第11図は、従来例の全体的なブロック図、第12図は、従来例の命令解釈実行部の回路構成図、第13図及び第14図は、従来例の動作タイミングチャート
を示す図である。５……CPU、 7,8……ノアゲート、９……アンドゲート、 10……加算器、 11……セレクタ、 12……波形メモリ、 13……D/A変換部、 14……スピーカ、 17……コマンドラッチレジスタ、 18……デコーダ、 19……オアゲート、 23……エクスクルーシブノアゲート、 25……コマンドデコーダ、 26……カレントアドレスレジスタ、 27……ピッチデータレジスタ、 28……フラグレジスタ、 29……AZ型アドレス発生器、 30……AX型アドレス発生器、 31……AY型アドレス発生器、 32……命令解釈実行部、 33……実行サイクル信号発生部、 34……チャネルラッチレジスタ、 35……チャネルマスクコントローラ、 36〜39……ナンドゲート、 40……アンドゲート、 42……コマンドタイプ判定器、 43……アンド回路、 44……フリップフロップ、 45,46……エクスクルーシブオアゲート．

Claims

(57)【特許請求の範囲】

【請求項１】時分割処理を用いて複数の楽音を発生する
楽音発生装置を備えた電子楽器において、前記楽音発生装置は、データを各時分割チャネルと対応
して記憶しランダムアクセス可能な記憶手段と、前記各時分割チャネルに読出し／書込みアドレス設定区
間を各々設定し、前記記憶手段の前記各時分割チャネル
のデータの読み出しは、所定の時分割チャネルの読出し
アドレス設定区間にアドレスを設定して行い、読出した
前記各データに対し演算を行い再び元のアドレスに書き
戻す場合には、各演算時間に応じたタイミングの時分割
チャネルの書込みアドレス設定区間で前記元のアドレス
を設定して書き込みを行う読書制御手段と、を有することを特徴とする電子楽器。
【請求項２】前記読書制御手段は、外部データを新たに
書き込む場合で、かつ、前記書戻し動作を行わない場合
のアドレス設定をするときは、任意の時分割チャネルの
書込みアドレス設定区間で所望の時分割チャネルのアド
レスを設定させて前記外部データを書き込み、同様に前記書戻し動作を行う場合のアドレス設定をする
ときは、連続する時分割チャネルの書込みアドレス設定
区間で設定される各アドレスに前記外部データを任意の
時分割チャネル分連続して書き込む、ことを特徴とする特許請求の範囲第１項記載の電子楽
器。
【請求項３】前記読書制御手段による前記記憶手段の各
時分割チャネルのデータの読み出しは、各時分割チャネルの１つ前の時分割チャネルの読出しア
ドレス設定区間において、前記時分割チャネルのアドレ
スを設定した後、データを読み出し、更に、各時分割チ
ャネルのタイミングで各読出しデータを確定することを
特徴とする特許請求の範囲第１項又は第２項のいずれか
一項に記載の電子楽器。
【請求項４】前記各時分割チャネルのタイミングで確定
した各読出しデータに対して演算を行いその演算結果を
再び元のアドレスに書き戻す場合に前記アドレス発生手
段は、前記各演算時間が短い場合には、前記各時分割チャネル
の書込みアドレス設定区間で前記演算結果のアドレスを
設定して書き込みを行い、前記各演算時間が長い場合には、前記各時分割チャネル
の次の時分割チャネルの書込みアドレス設定区画で前記
演算結果のアドレスを設定して書き込みを行うことを特
徴とする特許請求の範囲第３項記載の電子楽器。
【請求項５】前記記憶手段への外部データの書込み動作
終了後は、ただちにビジー信号を解除することを特徴と
する特許請求の範囲第２項又は第４項のいずれか一項に
記載の電子楽器。