JP2605903B2 - 楽音合成装置 - Google Patents
楽音合成装置Info
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- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H7/00—Instruments in which the tones are synthesised from a data store, e.g. computer organs
- G10H7/02—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories
- G10H7/06—Instruments in which the tones are synthesised from a data store, e.g. computer organs in which amplitudes at successive sample points of a tone waveform are stored in one or more memories in which amplitudes are read at a fixed rate, the read-out address varying stepwise by a given value, e.g. according to pitch
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電子楽器等に使用する楽音合成装置に関
する。
する。
［従来技術］ 従来、電子楽器に使用する音源システムにおいては、
マイクロコンピュータ等（以下、CPUという）で制御さ
れる種々の楽音合成装置あるいは回路が用いられている
が、その代表的な方式としては、大きく分けて すべての楽音制御パラメータをCPUから与える方式。
換言すれば、各種楽音パラメータがCPU中心で管理され
る方式、 CPUは楽音のピッチの指定や、楽音の発生開始と終了
など、リアルタイムな演奏などの指示を与えるのみで、
楽音の性質を決めるようなパラメータは、楽音信号発生
部（音源）側に接続されたパラメータメモリ（楽音メモ
リ）にあり、その読出し管理は音源側で行なう方式、 などがある。の方式によれば、CPUおよびソフトウェ
アで楽音パラメータに各種演算処理を加えたりしながら
の楽音制御が容易で、自由度の高い楽音発生システムの
構成が可能である。また、の方式によれば、現実のCP
Uの能力に見合ったシステムを組むことができ、製作コ
ストを抑えることも容易である。
マイクロコンピュータ等（以下、CPUという）で制御さ
れる種々の楽音合成装置あるいは回路が用いられている
が、その代表的な方式としては、大きく分けて すべての楽音制御パラメータをCPUから与える方式。
換言すれば、各種楽音パラメータがCPU中心で管理され
る方式、 CPUは楽音のピッチの指定や、楽音の発生開始と終了
など、リアルタイムな演奏などの指示を与えるのみで、
楽音の性質を決めるようなパラメータは、楽音信号発生
部（音源）側に接続されたパラメータメモリ（楽音メモ
リ）にあり、その読出し管理は音源側で行なう方式、 などがある。の方式によれば、CPUおよびソフトウェ
アで楽音パラメータに各種演算処理を加えたりしながら
の楽音制御が容易で、自由度の高い楽音発生システムの
構成が可能である。また、の方式によれば、現実のCP
Uの能力に見合ったシステムを組むことができ、製作コ
ストを抑えることも容易である。
［発明が解決しようとする課題］ しかしながら、上記の方式を用いた場合、自由度が
高い反面、CPUの処理速度、音源とCPUの同期化などがネ
ックになり、製作コストが非常に高価なものになり易い
という問題がある。また、上記の方式においては、楽
音パラメータ設定の自由度が低いという問題がある。
高い反面、CPUの処理速度、音源とCPUの同期化などがネ
ックになり、製作コストが非常に高価なものになり易い
という問題がある。また、上記の方式においては、楽
音パラメータ設定の自由度が低いという問題がある。
この発明の目的は、このような従来技術の問題点に鑑
み、CPUに過度の負担がかからず、かつ自由度の高い楽
音合成装置を提供することにある。
み、CPUに過度の負担がかからず、かつ自由度の高い楽
音合成装置を提供することにある。
［課題を解決するための手段］ 上記目的を達成するためこの発明の楽音合成装置は、
主に楽音の性質を決めるようなパラメータを記憶する記
憶手段と、楽音のピッチ、発生開始および終了を含む主
にリアルタイムな楽音情報を出力するとともに前記記憶
手段にアクセス可能な情報処理手段と、前記記憶手段を
アクセスし、それによって得られた情報および前記情報
処理手段の出力に基づき楽音信号を発生する楽音発生手
段と、前記情報処理手段の出力に基づき前記情報処理手
段による前記記憶手段へのアクセス時のアドレスを設定
するアドレス設定手段と、前記情報処理手段による前記
記憶手段に対するアクセスがある毎に、前記アドレス設
定手段によって設定されたアドレスを所定値だけ歩進す
るアドレス歩進手段とを具備し、前記情報処理手段は、
前記記憶手段の前記アドレス設定手段およびアドレス歩
進手段によって設定されたアドレスをアクセスすること
を特徴とする。
主に楽音の性質を決めるようなパラメータを記憶する記
憶手段と、楽音のピッチ、発生開始および終了を含む主
にリアルタイムな楽音情報を出力するとともに前記記憶
手段にアクセス可能な情報処理手段と、前記記憶手段を
アクセスし、それによって得られた情報および前記情報
処理手段の出力に基づき楽音信号を発生する楽音発生手
段と、前記情報処理手段の出力に基づき前記情報処理手
段による前記記憶手段へのアクセス時のアドレスを設定
するアドレス設定手段と、前記情報処理手段による前記
記憶手段に対するアクセスがある毎に、前記アドレス設
定手段によって設定されたアドレスを所定値だけ歩進す
るアドレス歩進手段とを具備し、前記情報処理手段は、
前記記憶手段の前記アドレス設定手段およびアドレス歩
進手段によって設定されたアドレスをアクセスすること
を特徴とする。
前記アドレス設定手段は読出しアドレスと書込みアド
レスを独立に設定するものであり、前記アドレス歩進手
段は前記アドレス設定手段によって設定された読出しア
ドレス値と書込みアドレス値を独立に歩進するものであ
るのが好ましい。
レスを独立に設定するものであり、前記アドレス歩進手
段は前記アドレス設定手段によって設定された読出しア
ドレス値と書込みアドレス値を独立に歩進するものであ
るのが好ましい。
［作用］ この構成において、マイクロコンピュータ等の情報処
理手段（以下、単にCPUという）は操作されたキーボー
ド等に基づき、リアルタイムにピッチやリズム等の楽音
パラメータを生成して楽音発生手段に出力し、そして楽
音発生手段はそのCPUからの出力と記憶手段から読出し
たデータとに基づいて楽音信号を生成し出力するが、記
憶手段に対するアクセスをCPUも行うことが可能である
ため、CPUは必要に応じて記憶手段をアクセスして、楽
音の性質を決めるようなデータを読み込み、これに適宜
加工を加えて再度記憶手段へ書き込みあるいは楽音信号
発生手段へ出力し、これによって自由度の高い楽音信号
の発生が行なわれる。
理手段（以下、単にCPUという）は操作されたキーボー
ド等に基づき、リアルタイムにピッチやリズム等の楽音
パラメータを生成して楽音発生手段に出力し、そして楽
音発生手段はそのCPUからの出力と記憶手段から読出し
たデータとに基づいて楽音信号を生成し出力するが、記
憶手段に対するアクセスをCPUも行うことが可能である
ため、CPUは必要に応じて記憶手段をアクセスして、楽
音の性質を決めるようなデータを読み込み、これに適宜
加工を加えて再度記憶手段へ書き込みあるいは楽音信号
発生手段へ出力し、これによって自由度の高い楽音信号
の発生が行なわれる。
また、記憶手段に記憶されている波形や楽音パラメー
タへのアクセスに際しては、隣接するデータ、すなわち
連続したアドレスにあるデータを順次読み出す場合が多
いのであるが、そのようなデータを扱う場合は、アドレ
ス設定手段によって設定したアドレスを、情報処理手段
による記憶手段に対するアクセスがある毎にインクリメ
ントしながら読み書きする。これにより、ビット長の多
いアドレスデータをアクセスの度に更新して与えるよう
な面倒な操作なしに、連続したアドレスのデータの読み
書きが行なわれる。したがって、CPUに過度の負担がか
からず、処理時間の点における悪影響なくCPUからのア
クセスが行なわれる。
タへのアクセスに際しては、隣接するデータ、すなわち
連続したアドレスにあるデータを順次読み出す場合が多
いのであるが、そのようなデータを扱う場合は、アドレ
ス設定手段によって設定したアドレスを、情報処理手段
による記憶手段に対するアクセスがある毎にインクリメ
ントしながら読み書きする。これにより、ビット長の多
いアドレスデータをアクセスの度に更新して与えるよう
な面倒な操作なしに、連続したアドレスのデータの読み
書きが行なわれる。したがって、CPUに過度の負担がか
からず、処理時間の点における悪影響なくCPUからのア
クセスが行なわれる。
また、CPUからのアクセス時の読出しアドレスと書込
みアドレスを独立に設定しインクリメントできるように
したため、楽音波形データなど連続的に順次読み書きす
ることの多いデータのアクセスも敏速に行なわれる。
みアドレスを独立に設定しインクリメントできるように
したため、楽音波形データなど連続的に順次読み書きす
ることの多いデータのアクセスも敏速に行なわれる。
［実施例］ 以下、図面を用いてこの発明の実施例を説明する。
第１図は、この発明の一実施例に係る楽音合成装置の
回路図である。
回路図である。
同図において、１は主に楽音の性質を決めるような波
形や楽音パラメータを記憶している楽音メモリ、２は楽
音のピッチ、発生開始および終了を含む主にリアルタイ
ムな楽音情報を出力するCPU、３は楽音メモリ１およびC
PU2の出力に基づき楽音信号を発生する楽音波形発生部
である。
形や楽音パラメータを記憶している楽音メモリ、２は楽
音のピッチ、発生開始および終了を含む主にリアルタイ
ムな楽音情報を出力するCPU、３は楽音メモリ１およびC
PU2の出力に基づき楽音信号を発生する楽音波形発生部
である。
本実施例においては楽音メモリ１のデータは８ビッ
ト、アドレスは24ビットの構成である。CPU2のデータバ
スは８ビット、アドレスバスは16ビット構成である。
ト、アドレスは24ビットの構成である。CPU2のデータバ
スは８ビット、アドレスバスは16ビット構成である。
LT1はCPU2から書き込まれたデータを一時記憶するラ
ッチ、LT2はCPU2がアクセスするアドレスの下位４ビッ
トを一時記憶するラッチ、LT3はCPU2の指示によって楽
音メモリ１から読み出されたデータを一時記憶するラッ
チ、LT4はCPU2が楽音メモリ１に書き込むデータをラッ
チLT1から改めて取り込むラッチ、LT5はCPU2が楽音メモ
リ１に対してアクセスするモードを指定するビットをラ
ッチLT1から取り込むラッチである。ラッチLT5の出力信
号であるMODEは、論理１のときCPU2からの楽音メモリ１
に対するアクセス指示を示す。この間、楽音波形発生部
３は楽音メモリ１に対するアクセスを休止する。
ッチ、LT2はCPU2がアクセスするアドレスの下位４ビッ
トを一時記憶するラッチ、LT3はCPU2の指示によって楽
音メモリ１から読み出されたデータを一時記憶するラッ
チ、LT4はCPU2が楽音メモリ１に書き込むデータをラッ
チLT1から改めて取り込むラッチ、LT5はCPU2が楽音メモ
リ１に対してアクセスするモードを指定するビットをラ
ッチLT1から取り込むラッチである。ラッチLT5の出力信
号であるMODEは、論理１のときCPU2からの楽音メモリ１
に対するアクセス指示を示す。この間、楽音波形発生部
３は楽音メモリ１に対するアクセスを休止する。
DL1〜DL3はCPU2が楽音メモリ１をアクセスする際のア
ドレスのそれぞれ上位、中位、下位の８ビットを設定す
るためのラッチである。それぞれ２段データラッチ構成
となっており、読出しアドレスと書込みアドレスを独立
に設定・記憶する。第２図または第３図のタイミングチ
ャートで示すように、それぞれタイミング信号φＡでデ
ータを取り込み、φＢでデータ（MAD0〜MAD23）を出力
する。また、同図に示すように、本装置は時分割多重で
４チャンネルを処理する構成となっており、偶数チャン
ネルスロットで読出しアドレス、奇数チャンネルスロッ
トで書込みアドレスが記憶・設定されるように動作す
る。
ドレスのそれぞれ上位、中位、下位の８ビットを設定す
るためのラッチである。それぞれ２段データラッチ構成
となっており、読出しアドレスと書込みアドレスを独立
に設定・記憶する。第２図または第３図のタイミングチ
ャートで示すように、それぞれタイミング信号φＡでデ
ータを取り込み、φＢでデータ（MAD0〜MAD23）を出力
する。また、同図に示すように、本装置は時分割多重で
４チャンネルを処理する構成となっており、偶数チャン
ネルスロットで読出しアドレス、奇数チャンネルスロッ
トで書込みアドレスが記憶・設定されるように動作す
る。
HA1〜HA3はハーフアダー、SEL1〜SEL3はラッチLT1を
介してCPU2からのアドレスデータを取り込み、あるいは
ラッチDL1〜DL3に設定されたアドレスデータをインクリ
メントするために取り込むセレクタである。
介してCPU2からのアドレスデータを取り込み、あるいは
ラッチDL1〜DL3に設定されたアドレスデータをインクリ
メントするために取り込むセレクタである。
ラッチDL1〜DL3は、SEL1〜SEL3が取り込んだCPU2から
のアドレスデータを、それぞれハーフアダーHA1〜HA3を
介して所定のタイミングで受け取り、またこのアドレス
データはCPU2からの指示に基づき、セレクタSEL1〜SEL3
およびハーフアダーHA1〜HA3を介して所定のタイミング
でインクリメントされる。
のアドレスデータを、それぞれハーフアダーHA1〜HA3を
介して所定のタイミングで受け取り、またこのアドレス
データはCPU2からの指示に基づき、セレクタSEL1〜SEL3
およびハーフアダーHA1〜HA3を介して所定のタイミング
でインクリメントされる。
４は、ラッチLT2にラッチされたCPU2からの下位４ビ
ットのアクセスアドレスをデコードして、コマンド信号
DEC0〜DECFを生成するデコーダである。また、アドレス
デコーダ17は、CPU2からの上位12ビットをデコードする
機能を持ち、本実施例では上位12ビットが＄F00の時、
デコード出力が論理１になるものである。すなわち、デ
コーダ４は＄F00Xをデコードするものであり、したがっ
て、本装置はCPU2のアドレス空間のうち、＄F000〜＄F0
0F番地までを占有する（“＄”は16進数であることを示
す。以下、16進数は“＄”を接頭辞にして表記する）。
ットのアクセスアドレスをデコードして、コマンド信号
DEC0〜DECFを生成するデコーダである。また、アドレス
デコーダ17は、CPU2からの上位12ビットをデコードする
機能を持ち、本実施例では上位12ビットが＄F00の時、
デコード出力が論理１になるものである。すなわち、デ
コーダ４は＄F00Xをデコードするものであり、したがっ
て、本装置はCPU2のアドレス空間のうち、＄F000〜＄F0
0F番地までを占有する（“＄”は16進数であることを示
す。以下、16進数は“＄”を接頭辞にして表記する）。
５は、基本システムクロックφ（基本的には、φＭの
倍速クロック）に基づき、必要な各種クロックを出力す
るタイミング発生部である。上述のように、本装置は時
分割多重で４チャンネルを処理する、４チャンネル発音
構成をとるが、各チャンネルスロットは８タイムスロッ
トTS0〜TS8で構成される。タイミング発生部５は、第２
図および第３図に示すような、内部基本クロックφＭ、
タイムスロット４で論理１になるクロックφＡ（ラッチ
DL1〜DL3に対するデータ取込み指示）、タイムスロット
０で論理１になるクロックφＢ（ラッチDL1〜DL3に対す
るデータ出力指示）、奇数チャンネルスロットで論理１
になるタイミング信号MQ3、およびタイムスロット５〜
６の期間において、論理１になる信号Ｔを生成する。
倍速クロック）に基づき、必要な各種クロックを出力す
るタイミング発生部である。上述のように、本装置は時
分割多重で４チャンネルを処理する、４チャンネル発音
構成をとるが、各チャンネルスロットは８タイムスロッ
トTS0〜TS8で構成される。タイミング発生部５は、第２
図および第３図に示すような、内部基本クロックφＭ、
タイムスロット４で論理１になるクロックφＡ（ラッチ
DL1〜DL3に対するデータ取込み指示）、タイムスロット
０で論理１になるクロックφＢ（ラッチDL1〜DL3に対す
るデータ出力指示）、奇数チャンネルスロットで論理１
になるタイミング信号MQ3、およびタイムスロット５〜
６の期間において、論理１になる信号Ｔを生成する。
DIF1はCPU2からのアクセスに応じてラッチLT1にラッ
チされたデータを、ラッチLT4、LT5などの内部ラッチへ
転送するタイミングパルスWEを生成するタイミング発生
回路、DIF2はパルスWEが発生した後、ラッチLT4のデー
タを楽音メモリ１へ書き込むタイミングや、ラッチDL1
〜DL3に設定されるアドレスデータのインクリメントを
指示するパルス信号WEDを生成するタイミング発生回路
である。信号WEおよびWEDは、ある偶数チャンネルスロ
ットにおいてCPU2からのアクセスがあった場合には、次
の奇数および偶数チャンネルスロットにおいて論理１と
なる。一方、ある奇数チャンネルスロットにおいてCPU2
からアクセスがあった場合には次の偶数および奇数チャ
ンネルスロットにおいて論理１となる。DIF3はCPU2から
の、楽音メモリ１からデータを読み出す旨の要求（デコ
ーダ４の出力DECC）に応じて、楽音メモリ１から読み出
されてきたデータをラッチLT3にラッチするタイミング
信号DLを生成するタイミング発生回路である。
チされたデータを、ラッチLT4、LT5などの内部ラッチへ
転送するタイミングパルスWEを生成するタイミング発生
回路、DIF2はパルスWEが発生した後、ラッチLT4のデー
タを楽音メモリ１へ書き込むタイミングや、ラッチDL1
〜DL3に設定されるアドレスデータのインクリメントを
指示するパルス信号WEDを生成するタイミング発生回路
である。信号WEおよびWEDは、ある偶数チャンネルスロ
ットにおいてCPU2からのアクセスがあった場合には、次
の奇数および偶数チャンネルスロットにおいて論理１と
なる。一方、ある奇数チャンネルスロットにおいてCPU2
からアクセスがあった場合には次の偶数および奇数チャ
ンネルスロットにおいて論理１となる。DIF3はCPU2から
の、楽音メモリ１からデータを読み出す旨の要求（デコ
ーダ４の出力DECC）に応じて、楽音メモリ１から読み出
されてきたデータをラッチLT3にラッチするタイミング
信号DLを生成するタイミング発生回路である。
その他、装置内で生成される信号としては、楽音メモ
リ１への書込み信号MWR、楽音メモリ１への読出し信号M
RD（信号MWRの反転信号）、楽音波形発生部３からの楽
音メモリ１に対するアドレス信号WAD0〜WAD23、楽音メ
モリ１から楽音波形発生部３またはCPU2へのデータ信号
MD0〜MD7および、CPU2からの楽音メモリ１に対するアク
セスアドレス信号MAD0〜MAD23がある。上記各信号のタ
イミングチャートは第２図および第３図に示すとおりで
ある。
リ１への書込み信号MWR、楽音メモリ１への読出し信号M
RD（信号MWRの反転信号）、楽音波形発生部３からの楽
音メモリ１に対するアドレス信号WAD0〜WAD23、楽音メ
モリ１から楽音波形発生部３またはCPU2へのデータ信号
MD0〜MD7および、CPU2からの楽音メモリ１に対するアク
セスアドレス信号MAD0〜MAD23がある。上記各信号のタ
イミングチャートは第２図および第３図に示すとおりで
ある。
６はCPU2が出力する楽音パラメータをラッチLT1を介
して記憶するレジスタ群である。楽音波形発生部３はレ
ジスタ群６を介してCPU2からリアルタイムな楽音情報な
どを得る。
して記憶するレジスタ群である。楽音波形発生部３はレ
ジスタ群６を介してCPU2からリアルタイムな楽音情報な
どを得る。
BUF1〜BUF6はゲート回路、ANDはアンド回路、ORはオ
ア回路、INVはインバータ回路である。
ア回路、INVはインバータ回路である。
第４図は、CPU2から楽音メモリ１へデータを書き込む
動作を示すフローチャート、第５図は楽音メモリ１から
CPU2へデータを読み出す動作を示すフローチャートであ
る。
動作を示すフローチャート、第５図は楽音メモリ１から
CPU2へデータを読み出す動作を示すフローチャートであ
る。
第２図および第４図を参照してCPU2から楽音メモリ１
へアドレスＡ（上位から、A2、A1、A0の８ビット×３桁
とする）からＮバイトの一定データＤを書き込む例を説
明する。
へアドレスＡ（上位から、A2、A1、A0の８ビット×３桁
とする）からＮバイトの一定データＤを書き込む例を説
明する。
まず、ステップ201において、CPU2は＄F009番地にデ
ータ＄04を書き込む。このとき、まずCPU2からの書込信
号に応じてデータ＄04がCPU2からラッチLT1に取り込ま
れる。また、ラッチLT2にはアドレスデータの下位４ビ
ットが取り込まれ、これは、デコーダ４によってデコー
ドされ、信号DEC9が論理１となる。また、タイミング発
生回路DIF1はCPU2からの書き込み信号WRに応じて、信号
φＢのタイミングで信号WEを立ち上げる。これにより、
ラッチLT5にはラッチLT1の第２ビットが取り込まれ、そ
の出力であるMODEが論理１となり、これによって、CPU2
からの楽音メモリ１へのアクセスモードとなり、ゲート
BUF3が開く。一方、ゲートBUF4は閉じて、楽音波形発生
部３のアドレス出力WAD0〜23は、楽音メモリ１から切り
離される。
ータ＄04を書き込む。このとき、まずCPU2からの書込信
号に応じてデータ＄04がCPU2からラッチLT1に取り込ま
れる。また、ラッチLT2にはアドレスデータの下位４ビ
ットが取り込まれ、これは、デコーダ４によってデコー
ドされ、信号DEC9が論理１となる。また、タイミング発
生回路DIF1はCPU2からの書き込み信号WRに応じて、信号
φＢのタイミングで信号WEを立ち上げる。これにより、
ラッチLT5にはラッチLT1の第２ビットが取り込まれ、そ
の出力であるMODEが論理１となり、これによって、CPU2
からの楽音メモリ１へのアクセスモードとなり、ゲート
BUF3が開く。一方、ゲートBUF4は閉じて、楽音波形発生
部３のアドレス出力WAD0〜23は、楽音メモリ１から切り
離される。
次に、ステップ202〜204において、楽音メモリ１に対
する書込みアドレスＡ（先頭アドレス）を設定する。
する書込みアドレスＡ（先頭アドレス）を設定する。
まず、ステップ202において、CPU2は＄F003番地にア
ドレスＡの最上位の８ビットデータA2を書き込む。これ
によって、ラッチLT1にデータA2が取り込まれ、ラッチL
T2には＄３が取り込まれ、デコーダ４の出力DEC3が論理
１となる。そして、信号MQ3およびWEのタイミングで、
データA2はラッチLT1からセレクタSEL1へ転送され、さ
らに信号φＡのタイミングでハーフアダーHA1を経てラ
ッチDL1に取り込まれる。
ドレスＡの最上位の８ビットデータA2を書き込む。これ
によって、ラッチLT1にデータA2が取り込まれ、ラッチL
T2には＄３が取り込まれ、デコーダ４の出力DEC3が論理
１となる。そして、信号MQ3およびWEのタイミングで、
データA2はラッチLT1からセレクタSEL1へ転送され、さ
らに信号φＡのタイミングでハーフアダーHA1を経てラ
ッチDL1に取り込まれる。
この後、ステップ203および204において＄F004番地に
A1を、＄F005番地にA0を書き込むことによって、同様
に、ラッチDL2およびDL3にA1およびA0が取り込まれ、こ
れによってアドレスＡが設定される。なお、A2〜A0の取
込みはこの順で行なわなくてもよい。
A1を、＄F005番地にA0を書き込むことによって、同様
に、ラッチDL2およびDL3にA1およびA0が取り込まれ、こ
れによってアドレスＡが設定される。なお、A2〜A0の取
込みはこの順で行なわなくてもよい。
次に、ステップ205において、CPU2は＄F00A番地にデ
ータＤのうち初めの１バイト分を書き込む。このデータ
はまず、ラッチLT1に取り込まれ、信号WEのタイミング
でラッチLT4に取り込まれる。
ータＤのうち初めの１バイト分を書き込む。このデータ
はまず、ラッチLT1に取り込まれ、信号WEのタイミング
でラッチLT4に取り込まれる。
次に、ステップ206において、CPU2は＄F00B番地を書
込みアクセスする。このとき、書き込むデータは何でも
よく、空データを書き込むような動作になる。これによ
って、デコーダ４の出力DECBは論理１となり、また、信
号φＢのタイミングで信号WEDが立上がる。したがっ
て、信号MQ3が論理１である奇数チャンネルスロットに
おいて信号Ｔのタイミングで書込み信号MWRが論理１と
なって、ゲートBUF2およびBUF5が開き、ラッチLT4のデ
ータが楽音メモリ１のＡ番地に書き込まれる。一方、信
号WEDの立上がりによってハーフアダーHA3のキャリーイ
ンが論理１となるので、次の奇数チャンネルスロットに
おいては、ラッチDL1〜D3に設定されたアドレスＡは、
タイミングφＢでセレクタSEL1〜SEL3に出力され、タイ
ミングφＡでふたたびラッチDL1〜DL3に取り込まれる際
に“1"が加算される。
込みアクセスする。このとき、書き込むデータは何でも
よく、空データを書き込むような動作になる。これによ
って、デコーダ４の出力DECBは論理１となり、また、信
号φＢのタイミングで信号WEDが立上がる。したがっ
て、信号MQ3が論理１である奇数チャンネルスロットに
おいて信号Ｔのタイミングで書込み信号MWRが論理１と
なって、ゲートBUF2およびBUF5が開き、ラッチLT4のデ
ータが楽音メモリ１のＡ番地に書き込まれる。一方、信
号WEDの立上がりによってハーフアダーHA3のキャリーイ
ンが論理１となるので、次の奇数チャンネルスロットに
おいては、ラッチDL1〜D3に設定されたアドレスＡは、
タイミングφＢでセレクタSEL1〜SEL3に出力され、タイ
ミングφＡでふたたびラッチDL1〜DL3に取り込まれる際
に“1"が加算される。
次に、ステップ207において、ＮバイトのデータＤが
すべて書き込まれたか否かを判定する。すべてが書き込
まれていないと判定された場合は、ステップ205へ戻
り、データＤのうち次の１バイト分のデータを同様にし
てラッチLT4に記憶させ、これをステップ206において同
様にして楽音メモリ１に書き込む。このとき、ラッチDL
1〜DL3に記憶されているアドレス値は、前回の書込みア
ドレス値に“1"を加算した値となっているので、例えば
前回の書込みアドレスがＡ番地であればＡ＋１番地に書
込みが行なわれる。
すべて書き込まれたか否かを判定する。すべてが書き込
まれていないと判定された場合は、ステップ205へ戻
り、データＤのうち次の１バイト分のデータを同様にし
てラッチLT4に記憶させ、これをステップ206において同
様にして楽音メモリ１に書き込む。このとき、ラッチDL
1〜DL3に記憶されているアドレス値は、前回の書込みア
ドレス値に“1"を加算した値となっているので、例えば
前回の書込みアドレスがＡ番地であればＡ＋１番地に書
込みが行なわれる。
このようにして、Ｎ回書込みを行なってＮバイトのデ
ータＤの書込みがすべて終了したと判定されたら、ステ
ップ208へ進み、CPU2は＄F009番地に＄00を書き込む。
これによって、ラッチLT5に“0"が取り込まれ、モード
信号MODEが論理０にリセットされて、楽音波形発生部３
によるアクセスモードへ移行する。
ータＤの書込みがすべて終了したと判定されたら、ステ
ップ208へ進み、CPU2は＄F009番地に＄00を書き込む。
これによって、ラッチLT5に“0"が取り込まれ、モード
信号MODEが論理０にリセットされて、楽音波形発生部３
によるアクセスモードへ移行する。
次に、第３図および第５図を参照し、楽音メモリ１の
Ａ番地からＮバイトのデータをCPU2側へ読み出す動作を
説明する。
Ａ番地からＮバイトのデータをCPU2側へ読み出す動作を
説明する。
まず、ステップ301において、CPU2は上述と同様に＄F
009番地に＄04を書き込んでCPU2からのアクセスモード
とする。
009番地に＄04を書き込んでCPU2からのアクセスモード
とする。
次に、ステップ302〜304において、楽音メモリ１に対
する読出しアドレスＡを設定する。この場合、アドレス
Ａを構成する８ビットデータA2、A1およびA0は、それぞ
れ＄F006番地、＄F007番地および＄F008番地に書き込ま
れ、信号MQ3の反転信号のタイミングでラッチDL1〜DL3
に取り込まれる。
する読出しアドレスＡを設定する。この場合、アドレス
Ａを構成する８ビットデータA2、A1およびA0は、それぞ
れ＄F006番地、＄F007番地および＄F008番地に書き込ま
れ、信号MQ3の反転信号のタイミングでラッチDL1〜DL3
に取り込まれる。
次に、ステップ305において、CPU2は＄F00C番地に対
し書込みアクセスを行なう。これにより、信号φＢのタ
イミングで信号WEが立上がるとともに次の偶数チャンネ
ルスロットすなわち信号MQ3が論理０においてタイミン
グ発生回路DIF3がタイミング信号DLを出力し、また、こ
のとき読出し信号MRDが論理１であり、かつしたがって
ゲートBUF6が開いているため、楽音メモリ１のアドレス
Ａの内容がラッチLT3に取り込まれる。一方、信号WEDが
立上がって信号MQ3が論理０となることにより、ハーフ
アダーHA3のキャリーインが論理１となるため、上述と
同様に次の偶数チャンネルスロットにおいては、DL1〜D
L3のアドレスデータに“1"が加算される。
し書込みアクセスを行なう。これにより、信号φＢのタ
イミングで信号WEが立上がるとともに次の偶数チャンネ
ルスロットすなわち信号MQ3が論理０においてタイミン
グ発生回路DIF3がタイミング信号DLを出力し、また、こ
のとき読出し信号MRDが論理１であり、かつしたがって
ゲートBUF6が開いているため、楽音メモリ１のアドレス
Ａの内容がラッチLT3に取り込まれる。一方、信号WEDが
立上がって信号MQ3が論理０となることにより、ハーフ
アダーHA3のキャリーインが論理１となるため、上述と
同様に次の偶数チャンネルスロットにおいては、DL1〜D
L3のアドレスデータに“1"が加算される。
次に、ステップ306において、CPU2は＄F00A番地を読
み取る。これにより、ゲートBUF1が開いて、ラッチLT3
の内容がCPU2に読出され記憶される。
み取る。これにより、ゲートBUF1が開いて、ラッチLT3
の内容がCPU2に読出され記憶される。
次に、ステップ308においては、楽音メモリ１からの
読出しがＮ回行なわれたか否かを判定し、行なわれてい
ない場合はステップ305に戻って楽音メモリ１の次のア
ドレスの読出しが行なわれる。
読出しがＮ回行なわれたか否かを判定し、行なわれてい
ない場合はステップ305に戻って楽音メモリ１の次のア
ドレスの読出しが行なわれる。
このようにして、Ｎ回の読出しが終了してＮバイトの
データがすべて読み出されたら、ステップ309において
上述と同様にしてモード信号をリセットして、楽音波形
発生部３によるアクセスモードへ戻る。
データがすべて読み出されたら、ステップ309において
上述と同様にしてモード信号をリセットして、楽音波形
発生部３によるアクセスモードへ戻る。
なお、上述においては、時分割多重で複数チャンネル
を処理する場合について述べたが、本発明は、時分割処
理をするか否かにかかわらず、また、処理チャンネル数
にかかわらず実施することができる。また、データのビ
ット数やアドレス空間の規模にも関係なく実施すること
ができる。
を処理する場合について述べたが、本発明は、時分割処
理をするか否かにかかわらず、また、処理チャンネル数
にかかわらず実施することができる。また、データのビ
ット数やアドレス空間の規模にも関係なく実施すること
ができる。
また、各部のタイミングのとり方や与え方は、上述実
施例に限定されるものではない。例えば、楽音メモリに
対するアドレスのインクリメントとデータの書込み指示
を独立化してもよい。また、上述においてはある番地
（＄F00C）をCPUが書込みアクセスすると、楽音メモリ
からの読出しデータの転送と、楽音メモリに対するアド
レスのインクリメントが行なわれるようになっている
が、CPUが読出しアクセスすることによって、それらが
行なわれるようにしてもよい。さらに、上述において
は、楽音メモリから読み出してラッチLT3に取り込んだ
データは、CPUが＄F00Aをアクセスして読み出すように
しているが、このとき同時に楽音メモリに対するアドレ
ス値を、インクリメントするようにしてもよい。
施例に限定されるものではない。例えば、楽音メモリに
対するアドレスのインクリメントとデータの書込み指示
を独立化してもよい。また、上述においてはある番地
（＄F00C）をCPUが書込みアクセスすると、楽音メモリ
からの読出しデータの転送と、楽音メモリに対するアド
レスのインクリメントが行なわれるようになっている
が、CPUが読出しアクセスすることによって、それらが
行なわれるようにしてもよい。さらに、上述において
は、楽音メモリから読み出してラッチLT3に取り込んだ
データは、CPUが＄F00Aをアクセスして読み出すように
しているが、このとき同時に楽音メモリに対するアドレ
ス値を、インクリメントするようにしてもよい。
また、本実施例において、信号MODEによって、直接楽
音メモリ１へのアドレス信号路を切り離し制御するよう
にしたが、楽音波形発生部の発音状態等を確認した上で
切換えるようにしてもよい。例えば、強制ダンプ処理等
により、全ての発音を終了させてからアドレス信号路が
切換わるようにするなどしてもよい。
音メモリ１へのアドレス信号路を切り離し制御するよう
にしたが、楽音波形発生部の発音状態等を確認した上で
切換えるようにしてもよい。例えば、強制ダンプ処理等
により、全ての発音を終了させてからアドレス信号路が
切換わるようにするなどしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、情報手段によ
っても記憶手段のアクセスを可能としたため、通常の動
作は楽音波形発生手段が楽音メモリをアクセスし、必要
時にはCPUが自由に楽音メモリをアクセスすることがで
きるので、CPUに負担がかからない安価な構成で、自由
度の高い楽音合成を行なうことができる。
っても記憶手段のアクセスを可能としたため、通常の動
作は楽音波形発生手段が楽音メモリをアクセスし、必要
時にはCPUが自由に楽音メモリをアクセスすることがで
きるので、CPUに負担がかからない安価な構成で、自由
度の高い楽音合成を行なうことができる。
また、アドレス設定手段により、読み書きそれぞれの
アドレスを独立に設定し、さらにそれぞれのアドレスを
独立してインクリメントするようにしたため、楽音波形
データなどのように、連続して順次読み書きする場合が
多いデータのアクセスも敏速に行なうことができる。
アドレスを独立に設定し、さらにそれぞれのアドレスを
独立してインクリメントするようにしたため、楽音波形
データなどのように、連続して順次読み書きする場合が
多いデータのアクセスも敏速に行なうことができる。
従って、比較的簡単な構成で、楽音パラメータ編集や
波形の演算加工処理が行なえる、自由度の高い楽音合成
装置が得られる。
波形の演算加工処理が行なえる、自由度の高い楽音合成
装置が得られる。
第１図は、この発明の一実施例に係る楽音合成装置の回
路図、 第２図は、第１図の装置においてCPUからのアクセスモ
ードにおいてCPUからの書込み指示があった場合の各信
号のタイミングを示すタイミングチャート、 第３図は、第１図の装置においてCPUからのアクセスモ
ードにおいてCPUからの読出し指示があった場合の各信
号のタイミングを示すタイミングチャート、 第４図は、第１図の装置においてCPUから楽音メモリへ
データを書き込む動作を示すフローチャート、そして 第５図は、第１図の装置において楽音メモリからCPUへ
データを読み出す動作を示すフローチャートである。 1:楽音メモリ、2:CPU、3:楽音波形発生部、4:デコー
ダ、5:タイミング発生部、６……楽音パラメータレジス
タ群、7:デコーダ、LT1〜LT5:ラッチ、DL1〜DL3:2段デ
ータラッチ、HA1〜HA3:ハーフアダー、SEL1〜SEL3:セレ
クタ、DIF1〜DIF6:タイミング発生回路、BUF1〜BUF6:ゲ
ート。
路図、 第２図は、第１図の装置においてCPUからのアクセスモ
ードにおいてCPUからの書込み指示があった場合の各信
号のタイミングを示すタイミングチャート、 第３図は、第１図の装置においてCPUからのアクセスモ
ードにおいてCPUからの読出し指示があった場合の各信
号のタイミングを示すタイミングチャート、 第４図は、第１図の装置においてCPUから楽音メモリへ
データを書き込む動作を示すフローチャート、そして 第５図は、第１図の装置において楽音メモリからCPUへ
データを読み出す動作を示すフローチャートである。 1:楽音メモリ、2:CPU、3:楽音波形発生部、4:デコー
ダ、5:タイミング発生部、６……楽音パラメータレジス
タ群、7:デコーダ、LT1〜LT5:ラッチ、DL1〜DL3:2段デ
ータラッチ、HA1〜HA3:ハーフアダー、SEL1〜SEL3:セレ
クタ、DIF1〜DIF6:タイミング発生回路、BUF1〜BUF6:ゲ
ート。
Claims (2)
- 【請求項１】主に楽音の性質を決めるようなパラメータ
を記憶する記憶手段と、 楽音のピッチ、発生開始および終了を含む主にリアルタ
イムな楽音情報を出力するとともに前記記憶手段にアク
セス可能な情報処理手段と、 前記記憶手段をアクセスし、それによって得られた情報
および前記情報処理手段の出力に基づき楽音信号を発生
する楽音発生手段と、 前記情報処理手段の出力に基づき前記情報処理手段によ
る前記記憶手段へのアクセス時のアドレスを設定するア
ドレス設定手段と、 前記情報処理手段による前記記憶手段に対するアクセス
がある毎に、前記アドレス設定手段によって設定された
アドレスを所定値だけ歩進するアドレス歩進手段とを具
備し、 前記情報処理手段は、前記記憶手段の前記アドレス設定
手段およびアドレス歩進手段によって設定されたアドレ
スをアクセスすることを特徴とする楽音合成装置。 - 【請求項２】前記アドレス設定手段は読出しアドレスと
書込みアドレスを独立に設定するものであり、前記アド
レス歩進手段は前記アドレス設定手段によって設定され
た読出しアドレス値と書込みアドレス値を独立に歩進す
るものである、請求項１記載の楽音合成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070A JP2605903B2 (ja) | 1990-01-05 | 1990-01-05 | 楽音合成装置 |
| US07/636,067 US5200565A (en) | 1990-01-05 | 1990-12-28 | Musical tone synthesizing apparatus having improved processing operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070A JP2605903B2 (ja) | 1990-01-05 | 1990-01-05 | 楽音合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03204695A JPH03204695A (ja) | 1991-09-06 |
| JP2605903B2 true JP2605903B2 (ja) | 1997-04-30 |
Family
ID=11463922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070A Expired - Fee Related JP2605903B2 (ja) | 1990-01-05 | 1990-01-05 | 楽音合成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5200565A (ja) |
| JP (1) | JP2605903B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442125A (en) * | 1990-11-20 | 1995-08-15 | Casio Computer Co., Ltd. | Signal processing apparatus for repeatedly performing a same processing on respective output channels in time sharing manner |
| JP2743726B2 (ja) * | 1992-07-07 | 1998-04-22 | ヤマハ株式会社 | 電子楽器 |
| US5945620A (en) * | 1998-03-16 | 1999-08-31 | Allen Organ Company | Digital tone generator for producing phase synchronized tones |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178219A (ja) * | 1974-12-27 | 1976-07-07 | Kawai Musical Instr Mfg Co | |
| JPS60104997A (ja) * | 1984-10-11 | 1985-06-10 | ヤマハ株式会社 | 電子楽器 |
| JPS62208096A (ja) * | 1986-03-09 | 1987-09-12 | ヤマハ株式会社 | 楽音発生装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6042954A (ja) * | 1983-08-18 | 1985-03-07 | Matsushita Seiko Co Ltd | 超音波送受信装置 |
| US4622877A (en) * | 1985-06-11 | 1986-11-18 | The Board Of Trustees Of The Leland Stanford Junior University | Independently controlled wavetable-modification instrument and method for generating musical sound |
| DE3786654T2 (de) * | 1987-01-07 | 1994-02-17 | Yamaha Corp | Tonsignal-Erzeugungsvorrichtung mit einer digitalen Ton-Speicher-Funktion. |
-
1990
- 1990-01-05 JP JP2000070A patent/JP2605903B2/ja not_active Expired - Fee Related
- 1990-12-28 US US07/636,067 patent/US5200565A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178219A (ja) * | 1974-12-27 | 1976-07-07 | Kawai Musical Instr Mfg Co | |
| JPS60104997A (ja) * | 1984-10-11 | 1985-06-10 | ヤマハ株式会社 | 電子楽器 |
| JPS62208096A (ja) * | 1986-03-09 | 1987-09-12 | ヤマハ株式会社 | 楽音発生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03204695A (ja) | 1991-09-06 |
| US5200565A (en) | 1993-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |