JP2513326B2

JP2513326B2 - 電子楽器

Info

Publication number: JP2513326B2
Application number: JP1264473A
Authority: JP
Inventors: 佳生藤田
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-10-11
Filing date: 1989-10-11
Publication date: 1996-07-03
Anticipated expiration: 2011-07-03
Also published as: JPH03126097A

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、パラメータに対応した楽音信号を発生す
る楽音処理装置に関する。

「従来の技術」シンセサイザーなどの楽音処理装置においては、発生
する楽音のピッチ、音色などが所定のパラメータに基づ
いて決定される。そして、これらのパラメータは、装置
内部に設けられたメモリや所定のレジスタに格納される
ようになっている。

このようなタイプの楽音処理装置としては、第６図に
示すもの（特公昭60−42954号）が知られている。

図において、１は楽音の音色等を指示するパラメータ
を記憶するパラメータメモリである。このパラメータメ
モリ１は、チャンネル１〜16に対応した16の記憶エリラ
A1〜A16を有している。そして、各記憶エリアA1〜A16に
は、Ｍ個のパラメータが記憶されている。このパラメー
タの書込および読出を行う場合は、アドレスバッファ４
内のアドレスデータに基づいてパラメータメモリ１をア
クセスすることによって行う。アドレスバッファ４に
は、アドレスデコーダバッファ２内のアドレスデータあ
るいはシステム側が出力するアドレスデータがセレクタ
３を介して供給される。

また、パラメータを記憶する楽音制御装置の他の例と
しては、第７図に示す回路が知られている。

図において、L₁〜Lnは、各々Ｎ段のデータ循環レジス
タであり、終段の出力信号がセレクタSEL₁〜SELnを介し
て初段に循環されるようになっている。データ循環レジ
スタL₁〜Lnの各段は各々が第１〜第Ｎの発音チャンネル
に対応している。

上記構成において、あるチャンネルについてのパラメ
ータを所望のデータ循環レジスタに書き込む場合は次の
ようにする。まず、指定レジスタ10に、当該チャンネル
とパラメータの種類を示す指定データを書き込み、デー
タレジスタ11にパラメータを書き込む。そして、指定レ
ジスタ10に指定データが書き込まれると、チャンネルデ
コーダ12からは指定チャンネルのタイミングで“1"信号
が出力される。パラメータデコーダ13からは、出力端の
うち指定チャンネルに対応するものから“1"信号が出力
される。この結果、アンドゲートAN1〜ANnのうち対応す
るものが“1"信号を出力し、これに対応するセレクタSE
Lの入力端が切り換えられる。これにより、データレジ
スタ11内のパラメータが所望のデータ循環レジスタの初
段に書き込まれる。ここで、データ循環レジスタL₁〜Ln
はクロック信号φに同期してシフト動作を行い、また、
チャンネルデコーダ12もクロック信号φに同期してデコ
ードを行う。すなわち、チャンネル12は、書込を行うチ
ャンネルがデータ循環レジスタL₁〜Lnの初段になったと
きに上記“1"信号を出力し、これにより、データレジス
タ11内のパラメータが所望のチャンネルに対して設定さ
れる。

「発明が解決しようとする課題」ところで、第６図に示す装置においては、チャンネル
数がＮあるとすれば、全てのチャンネルに書込を行うに
は、Ｎ×Ｍ回の書き込み操作が必要となるとともに、パ
ラータメモリ１のアドレス数がＮ×Ｍ必要となるので、
アドレス空間が大きくなってしまうという欠点があっ
た。

一方、第７図に示す装置においては、パラメータの書
込に際しては、レジスタを２つ指定するだけでよいの
で、アドレス空間は少なくて済む（２番地分のみでよ
い）。しかし、全チャンネルへ同じデータを書き込もう
とすると、指定レジスタ10への書き込みと、データレジ
スタ11へのデータ転送とを順次行って行かなければなら
ず、極めて手間がかかるという問題が生じた。

さらに、近年の電子楽器においては、複数の発音チャ
ンネルに異なる音色を割り当て、これにより、複数音色
同時発音可能なマルチティンバー音源が採用されること
が多いが、この場合には、音色データ等のパラメータを
各発音チャンネルに対し高速で転送しなければならず、
しかも、同一のパラメータの転送を必要とする場合が多
い。したがって、各発音チャンネルに対して効率良くパ
ラメータを書き込むことのできる楽音処理装置の開発が
望まれていた。

この発明は、上述した事情に鑑みてなされたもので、
アドレス空間が小さく、かつ、同一のパラメータの書込
を素早く行うことができる楽音処理装置を提供すること
を目的とする。

「課題を解決するための手段」この発明は、上述した課題を解決するために、供給さ
れた複数種類のパラメータに対応して複数のチャンネル
から個別に楽音信号を発生する音源部と、前記複数種類のパラメータ毎に設けられ、該パラメー
タを記憶するとともに、前記音源部の各チャンネルにパ
ラメータを供給する複数のパラメータ記憶手段と、データバスと、アドレスバスと、前記パラメータと前記複数のチャンネルの各チャンネ
ルに対応した指定ビットを有するチャンネル指定データ
とを前記データバスを介して送出するとともに、前記複
数のパラメータ記憶手段のうちの何れかを指定するため
のアドレスデータをアドレスバスを介して送出する制御
手段と、前記複数のパラメータ記憶手段に対して、前記制御手
段から前記データバスを介して送出されたパラメータを
書き込むパラメータ書込手段と、前記制御手段から前記アドレスバスを介して送出され
たアドレスデータで指定されるパラメータ記憶手段の、
前記チャンネル指定データの各チャンネルに対応した指
定ビットで指定されたチャンネルに対してのみ、前記パ
ラメータ書込手段の書込を許可する書込許可手段とを具
備している。

「作用」制御手段からアドレスバスに対して送出されるアドレ
スデータと、同じく制御手段からデータバスに対して送
出されるチャンネル指定データとによりパラメータの書
き込みを行うパラメータ記憶手段およびチャンネルをそ
れぞれ指定し、その後に前記パラメータ書込手段にパラ
メータを転送すると、前記パラメータ書込制御手段が許
可したチャンネルにのみパラメータが書き込まれる。

「実施例」以下、図面を参照してこの発明の実施例について説明
する。

A:実施例の構成第１図は、この発明の一実施例の構成を示すブロック
図である。図において、20装置各部を制御するCPUであ
り、AB、DBは各々16ビットのアドレスバスおよび８ビッ
トのデータバスである。アドレスデータの下位４ビット
は、アドレスラッチ21に供給され、アドレスラッチ21の
出力信号はデコーダ22に供給される。デコーダ22は、４
ビットのアドレスデータをデコードし、16個のデコード
信号DEC0〜DECFを出力する。また、アドレスデータの上
位12ビットは、負論理入力のアンドゲート23に供給さ
れ、ここで論理積がとられる。このアンドゲート23の出
力信号はアンドゲート24に供給され、ここで、ライトパ
ルスWRと論理積が取られる。ライトパルスWRは、CPU20
から出力される信号である。アンドゲート24の出力信号
は、アドレスラッチ21とデータラッチ25に書込制御信号
として供給される。これにより、アドレスデータの上位
12ビットが全て“0"になり、かつ、CPU20からライト信
号WRが出力されたときに、アドレスラッチ21およびデー
タラッチ25が、各々アドレスデータの下位４ビットおよ
びデータバスDB上の８ビットのデータを取り込む。

26はＤタイプフリップフロップであり、クロック信号
φの立上時にアンドゲート24の出力信号を取り込む。こ
のＤタイプフリップフロップ26の出力信号はデコーダ22
のアウトップトイネーブル端子OEに供給される。これに
より、デコーダ22は、アドレスラッチ21がラッチを行っ
た後のクロックφの立上時において、ラッチされたアド
レスデータのデコードを行う。なお、Ｄタイプフリップ
フロップ26は、電源投入時等に出力されるリセット信号
IRによってリセットされるようになっている。

次に、28は回路各部のタイミング信号を発生するタイ
ミングジェネレータであり、クロック信号φに基づいて
信号FFR、φ_CH、φ_CH1〜φ_CH16を発生する。ここで、第
２図にこれらの信号のタイミング関係を示す。第２図
（イ）は、この実施例におけるチャンネルスロットを示
しており、図示のように16のチャンネルが時分割に配置
されている。そして、信号φ_CHは、同図（ロ）に示すよ
うに、各チャンネルの開始タイミングにおいて立ち上が
るパルス信号である。また、信号φ_CH1〜φ_CH16は、各
々同図（ハ）〜（ト）に示すように第１チャンネル〜第
16チャンネルの各スロットのときに“1"となるパルス信
号である。信号FFRは、同図（チ）に示すように、第15
チャンネルのスロットのときに“1"となるパルス信号で
ある。

次に、30は、発音チャンネル毎のキーオン信号（キー
がオンとなったことを示す信号）が書き込まれる16ビッ
トのキーオンレジスタであり、各ビットが第１〜第16の
発音チャンネルに対応している。このキーオンレジスタ
30への書込は、レジスタKONH34、レジスタKONL35内のデ
ータが、セレクタ33の第１入力端および複数ビットのア
ンドゲート36を介して転送されることによって行われ
る。レジスタKONH34、KONL35は各々８ビットのレジスタ
であり、キーオン信号の上位８ビットが前者に、下位８
ビットが後者に書き込まれるようになっている。このレ
ジスタKONH34およびKONL35は、各々デコーダ22が出力す
るデコード信号DEC0,DEC1の立上時にデータを取り込む
ようになっている。また、セレクタ33の入力端の切換は
セレクト信号発生部37が出力するセレクト信号SEL1によ
って行われ、セレクト信号SEL1が“1"となっているとき
に第１入力端が選択される。セレクト信号発生部37は、
デコーダ22の出力信号DEC1が立ち上がった後に（第４図
（ロ）参照）、信号FFRが立ち上がると（同図（ハ）参
照）、次のスロットである第16チャンネルのスロットに
おいてセレクト信号SEL1を“1"信号にする（同図（ニ）
参照）。なお、信号φ_CH（同図（イ）参照）と信号DEC1
とは同期していない。

また、キーオンレジスタ30の出力端は、セレクタ33の
第０入力端に接続されるとともに、複数ビットのアンド
ゲート40の入力端に接続されている。アンドゲート40
は、キーオンレジスタ33の各ビット出力と信号φ_CH1〜
φ_CH16とのチャンネル対応の論理積を取る。そして、ア
ンドゲート40の出力信号がインバータ39を介してアンド
ゲート36に供給されるようになっている。

ここで、アンドゲート40から出力される信号について
説明する。アンドゲート40の一方側の入力端には、信号
φ_CH1〜φ_CH16がパラレルに供給されており、これらの
信号は第２図（ハ）〜（ト）に示すように所定のスロッ
トにおいて“1"となる信号である。したがって、第１チ
ャンネルのスロットのときは、信号φ_CH1のみが“1"信
号となり、他の信号φ_CH2〜φ_CH16は“0"信号である。
この結果、アンドゲート40の出力の第２〜第16ビット
は、キーオンレジスタ30内の第２〜第16チャンネルのビ
ット値に拘わらず“0"となる。また、アンドゲート40の
出力の第１ビットは、キーオンレジスタ30内の第１チャ
ンネルのビット値に応じた値をとる。次に、第２チャン
ネルのスロットになると、アンドゲート40の第２ビット
がキーオンレジスタ30の第２チャンネルのビット値に応
じた値をとり、他のビットは“0"となる。このように、
アンドゲート40の出力信号は、その時点のスロットに対
応したビットのみがキーオンレジスタ30内のデータ値を
示し、他のビットは“0"になる。

そして、アンドゲート40の出力信号は、インバータ39
で反転された後にアンドゲート36の一方側の入力端に供
給され、セレクタ33の出力信号との間で論理積がとられ
る。したがって、アンドゲート36の一方側の入力端は、
その時点のスロットに対応するビットがキーオンレジス
タ30内のデータ値の反転値になり、これ以外のビットが
全て“1"になる。この結果、セレクタ33から出力される
ビットのうち、その時点のスロット以外のビットは、そ
のまま、アンドゲート36を通過してキーオンレジスタ30
に読み込まれる。一方、その時点のスロットに対応する
ビットについては、キーオンレジスタ30内のデータ値に
よってアンドゲート36を通過するか否かが決定される。
すなわち、キーオンレジスタ30内の当該ビットの値が
“1"の場合は、これがインバータ39によって反転される
ため、セレクタ33の対応するビットはアンドゲート36を
通過しない一方、キーオンレジスタ30内の当該ビットの
値が“0"であれば、セレクタ33の対応するビットの信号
は、アンドゲート36を通過する。

したがって、セレクタ33が第１入力端を選択して、レ
ジスタKONH34、KONL35のデータが転送されるときは、キ
ーオンレジスタ30に書き込まれるデータは以下のように
なる。

まず、セレクタ33が第１入力端を選択するのは、セレ
クト信号SEL1が“1"のときであり、第４図（ニ）に示す
ように第16チャンネルのスロットのときである。したが
って、この時点においては、インバータ39の出力の第１
ビットから第15ビットまでは“1"となっている。この結
果、レジスタKONL35の全ビットとレジスタKONH34の第１
〜第７ビットのデータは、アンドゲート36をそのまま通
過してキーオンレジスタ30の対応ビットに書き込まれ
る。また、インバータ39の第16ビットは、キーオンレジ
スタ30に書き込まれていたデータ（前回値）の第16ビッ
トの値の反転値となるから、“1"が書き込まれていた場
合はレジスタKONL35の第８ビットの値に拘わらずキーオ
ンレジスタ30の第16ビットには“0"が書き込まれる。一
方、キーオンレジスタ30の第16ビットの前回値が“0"の
場合は、インバータ39の出力信号の第16ビットが“1"に
なるから、キーオンレジスタ30の第16ビットにはレジス
タKONL35の第８ビットのデータがそのまま書き込まれ
る。このように、セレクタ33の第16ビットの前回値がキ
ーオンを指示する“1"であった場合には、次のデータ書
込においては“0"に書き換えられる。

次に、セレクタ33が第０入力端を選択しているとき
は、キーオンレジスタ30の各ビットの値は以下のように
変化する。例えば、第Ｎチャンネルに対応する第Ｎビッ
トに“1"が書き込まれいるとすれば、この“1"信号はセ
レクタ33を介してアンドゲート36の他方の入力端の第Ｎ
ビットに供給される。ここで、スロットが第Ｎチャンネ
ルのスロットでない場合は、アンドゲート40の出力の第
Ｎビットが“0"になり、インバータ39の出力の第Ｎビッ
トが“1"になる。したがて、セレクタ33を介して循環さ
れた上記“1"信号はキーオンレジスタ30の第Ｎビットに
再び書き込まれる。すなわち、スロットが第Ｎチャンネ
ル以外の場合には、キーオンレジスタ30の第Ｎビットは
“1"を維持する。一方、スロットが第Ｎチャンネルにな
ると、アンドゲート40の出力の第Ｎビットが“1"にな
り、インバータ39の第Ｎビット出力が“0"になる。した
がって、セレクタ33を介して“1"信号が循環しても、こ
れに拘わらずキーオンレジスタ30の第Ｎビットには“0"
が書き込まれる。すなわち、キーオンレジスタ30に書き
込まれた“1"信号は、そのビットに対応したスロットに
なったときに“0"にリセットされる。一方、キーオンレ
ジスタ30の第Ｎビットが“0"の場合は、セレクタ33を介
してアンドゲート36の他方側の第Ｎビットに“0"信号が
循環されるから、キーオンレジスタ30の第Ｎビットに
は、スロットに拘わらず“0"が書き込まれる。すなわ
ち、“0"が維持される。

次に、第１図に示す41は複数ビットの入力端を有する
オアゲートであり、アンドゲート40の各出力信号の論理
和をとる。ここで、アンドゲート40の出力信号は、前述
したように、その時点のスロットに対応したビットのみ
がキーオンレジスタ30内の対応するビットのデータ値を
示し、他のビットは“0"になる信号である。したがっ
て、このアンドゲート40の各出力の論理和であるオアゲ
ート41の出力信号は、キーオンレジスタ30が出力する16
ビットのパラレル信号をシリアル信号に変換したものと
なる。そして、オアゲート41の出力信号は、アンドゲー
ト42の一方の入力端に供給され、アンドゲート42の出力
信号は16段のシフトレジスタ43の入力端に供給される。
このシフトレジスタ43は、信号φ_CHに基づいてシフト動
作を行い、終段からは信号KONPを出力する。この信号KO
NPは、インバータ44を介してアンドゲート42の他方の入
力端に供給されるとともに、オアゲート47、48の一方の
入力端に供給される。オアゲート48の出力信号は16段の
シフトレジスタ45の入力端に供給される。シフトレジス
ア45は信号φ_CHに基づいてシフト動作を行い、終段から
出力される信号は、オアゲート47の他方の入力端に供給
される。また、オアゲート47の出力端からは信号KONが
出力される。シフトレジスタ45の終段の出力信号はアン
ドゲート49の一方の入力端に供給される。アンドゲート
49の他方の入力端には信号KYOFがインバータ46を介して
供給され、アンドゲート49の出力信号はオアゲート48の
他方の入力端に供給されている。信号KYOFは、あるチャ
ンネルについてキーオフが指示されると、当該チャンネ
ルのスロットにおいて“1"になる信号であり、キーオフ
の指示がなければ継続して“0"になっている。そして、
上記構成においては、信号KYOFが“0"であれば、インバ
ータ46の出力信号が“1"信号になるため、シフトレジス
タ45の終段の出力信号がアンドゲート49およびオアゲー
ト48を介してシフトレジスタ45の入力端へフィードバッ
クされる。したがって、このような条件の下では、シフ
トレジスタ45のあるビットが一旦“1"になると、以後は
このビットの“1"が維持されることになる。

次に第１図に示す50はキーオフレジスタであり、16チ
ャンネル分のキーオフ信号が記憶される。このキーオフ
信号は、“1"信号がキーオフを指示するようになってい
る。このキーオフレジスタ50の周辺回路は、前述のキー
オンレジスタ30の周辺回路と同様になっており、キーオ
ンレジスタ30の周辺回路において33,34,35,36,37,39,4
0,41の符号を付した部分が、キーオフレジスタ50の周辺
において53,54,55,56,57,59,60,61の符号を付した部分
に対応している。これら対応する部分は、同様の機能を
有し、同様の動作を行う。ただし、レジスタKOFFH54、K
OFFL55は、各々デコーダ22のデコード信号DEC2、DEC3の
立ち上がり時にデータを取り込み、また、セレクト信号
発生部57はデコード信号DEC3の信号FFRに基づいてセレ
クト信号SEL2を作成する。

ここで、信号KONPと信号KONの出力状態の一例を説明
する。今、第１チャンネルおよび第２チャンネルについ
てキーオンが指示されと、オアゲート41の出力信号の遅
延信号である信号KONPは、第２図（リ）に示すように、
第１チャンネルおよび第２チャンネルのスロットにおい
て“1"信号になる。しかし、次の周期における第１チャ
ンネル、第２チャンネルのスロットにおいては、オアゲ
ート41の出力が“0"になるため、信号KONPも“0"にな
る。一方、信号KONはシフトレジスタ45内を“1"信号が
循環するため、このタイミングにおいても“1"信号であ
り、以後の周期における第１チャンネル、第２チャンネ
ルのスロットにおいても“1"信号である。一方、第１チ
ャンネル、第２チャンネルについてキーオフが指示され
ると、これらのチャンネルのスロットにおいて信号KYOF
が“0"になるため、インバータ46の出力信号が“1"信号
になり、シフトレジスタ45の入力側に循環しようとする
当該スロットの“1"信号がアンドゲート49によって遮断
される。この結果、次の周期の第１、第２チャンネルの
スロットの信号KONが“0"になる。

次に、第１図に示すレジスタCHH70およびCHL71は、パ
ラメータを書き込むべきチャンネルを指定するチャンネ
ル指定信号が書き込まれる８ビットのレジスタである。
チャンネル指定信号が“1"の場合には、当該チャンネル
についてのパラメータの書込が指示されるようになって
いる。レジスタCHH70およびCHL71の各出力信号は、アン
ドゲート72の一方側に供給され、アンドゲート72の他方
側には信号φ_CH1〜φ_CH16が供給されている。このアン
ドゲート72の機能は、アンドゲート40と同様であり、レ
ジスタCHH70とCHL71のパラレル出力をチャンネルのスロ
ット順に従ってシリアル信号CHEQ（第５図（ハ）参照）
に変換する。

レジスタPITCHH75、PITCHL76は、各々発生楽音のピッ
チ（音高）を指示するピッチデータの上位８ビットおよ
び下位８ビットが書き込まれるレジスタである。これら
のレジスタPITCHH75、PITCHH76の出力信号はセレクタ77
の第１入力端に供給される。セレクタ77は、セレクト信
号発生回路78の出力信号SEL3によって入力端の選択が制
御されるようになっている。この場合、セレクト信号SE
L3が“1"信号のときに第１入力端が選択される。また、
セレクト信号発生回路78は、信号CHEQとデコーダ22のデ
コード信号DECDに基づいてセレクト信号SEL3を作成す
る。ここで、第５図（ロ）、（ハ）、（ニ）にデコード
信号DECD、信号CHEQおよびセレクト信号SEL3の関係を示
す。図示のように、信号DECDが立ち下がった後において
信号CHEQがそのままセレクト信号SEL3として出力され
る。したがって、セレクト信号SEL3は、レジスタCHH、C
HLの内容に応じた値をとる。そして、セレクト信号SEL3
によって、セレクト77の選択動作が制御されると、チャ
ンネル指定信号が“1"のときに第１入力端が選択され、
“0"のときに第０入力端が選択される。なお、第５図
（イ）に示す信号φ_CHとデコード信号DECD（同図
（ロ））は非同期である。次に、セレクタ77の出力信号
は16ビット×16段のシフトレジスタ79の入力端に供給さ
れる。このシフトレジスタ79の出力信号は、ピッチ制御
信号PITCHとして出力されるとともに、セレクタ77の第
０入力端に供給される。また、シフトレジスタ79は、信
号φ_CHに従ってシフト動作を行う。

次に、第１図に示す80は、ボイスナンバーが書き込ま
れる８ビットのボイスナンバーレジスタであり、デコー
ド信号DECEの立上時にデータを取り込むようになってい
る。また、ボイスナンバーレジスタ80の出力信号は、セ
レクタ81の第１入力端に供給される。セレクタ81は、セ
レクト信号発生回路82が出力するセレクト信号SEL4が
“1"のときに第１入力端、“0"のときに第０入力端を選
択する。セレクト信号発生回路82は、セレクト信号発生
回路78と同様の動作を行うが、デコード信号DECDに代え
てデコード信号DECEが用いられる。また、セレクタ81の
出力信号は８ビット×16段のシフトレジスタ83の入力端
に供給され、シフトレジスタ83の出力信号はボイスナン
バー制御信号VNOとして出力されるとともに、セレクタ8
1の入力端に供給される。

次に、85は楽音波形発生部であり、信号KONP、KONに
基づき楽音発生タイミングおよび楽音の継続を制御す
る。また、楽音波形発生部85は、ボイスナンバー制御信
号VNOに応じた音色で、かつ、ピッチ制御信号PITCHに応
じた音高の楽音信号を発生する。

ここで、第３図に上述したレジスタKONH34、KONL35、
KOFFH54、KOFFL55、CHH70、CHL71、PITCHH75、PITCHL7
6、ボイスナンバーレジスタ80のメモリ空間上のアドレ
スを示す。図に示す16進表示の最下位桁の数値は、デコ
ーダ22のデコード番号に対応している。このように、こ
の実施例において、上記各レジスタが16個の番地に配置
されている。なお、第１図および第３図に示されるレジ
スタの数は16個に満たないが、実際にはレジスタPITCHH
75、PITCHL76あるいはボイスナンバーレジスタ80と同様
にパラメータを記憶するレジスタが他にも設けられてい
る。

B:実施例のパラメータ書込動作次に、上記構成によるこの実施例のパラメータ書込動
作について説明する。

まず、パラメータを書き込もうとするチャンネルを決
め、レジスタCHH70、CHL71の対応するビットにチャンネ
ル指定信号を書き込む。この書込は、以下のようにして
行われる。始めに、CPU20がレジスタCHH70のアドレスを
アドレスバスABに出力するとともに、第９〜第16チャン
ネルに対応するチャンネル指定信号をデータバスに出力
し、さらに、書込信号WRを出力する。この結果、アドレ
スラッチ21が上記アドレスをラッチし、データラッチ25
がチャンネル指定信号（８ビット）を取り込む。そし
て、デコーダ22はクロック信号φの次の立上りにおいて
イネーブル状態となり、アドレスラッチから出力される
アドレスデータをデコードする。この結果、デコード信
号DEC4が出力され、レジスタCHH70がデータバス上に出
力されているチャンネル指定信号を取り込む。次に、上
記と同様にしてレジスタCHL71に対して、第１〜第８チ
ャンネルのチャンネル指定信号を書き込む。

次に、上述の場合と同様にして、ピッチデータの上記
８ビットおよび下位８ビットを、レジスタPITCHH75、PI
TCHL76に書き込む。そして、CPU20は、セレクト信号発
生部78をアクセスする。この結果、デコーダ22がデコー
ド信号DECDを発生し、セレクト信号発生部78の入力端ａ
に供給する。一方、レジスタCHH70、CHL71に書き込まれ
た16ビットのチャンネル指定信号は、アンドゲート72に
よってシリアル信号に変換され、信号CHEQとなってセレ
クト信号発生部78の入力端ｂに供給される。この結果、
第５図に示すように、信号CECDの立ち下がり時から、信
号CHEQと同様のセレクト信号SEL3が出力される（第５図
（ロ）、（ハ）、（ニ）参照）。このセレクト信号SEL3
は、セレクタ77のセレクト端子に供給され、チャンネル
指定信号SEL3が“1"となるタイミングにおいては、セレ
クタ77の第１入力端が選択される。この結果、レジスタ
PITCHH75、PITCHL76内のピッチデータがセレクタ77を介
してシフトレジスタ79に転送される。ここで、信号CHEQ
は信号φ_CH1〜φ_CH16に同期している信号であり、した
がって、セレクト信号SEL3も信号φ_CH1〜φ_CH16に同期
している。そして、レジスタ79は信号φ_CHに基づいてシ
フト動作をしている。この結果、セレクト信号SEL3があ
るチャンネルのスロットにあるときは、シフトレジスタ
79の初段がそのチャンネルに対応することになる。これ
により、セレクト信号SEL3が“1"になっている場合に
は、対応するチャンネルのピッチデータがレジスタPITC
HH75、76から転送され、新しいピッチデータに書き換え
られる。以上の処理によって、レジスタPITCHH75、PITC
HL76に書き込まれたピッチデータが指定したチャンネル
に対して順次書き込まれる。このようにして書き換えら
れたピッチデータは、シフトレジスタ79から楽音波形発
生部85に供給され、これにより、楽音波形発生部85の当
該チャンネルは、新たなピッチデータに基づく楽音信号
を発生する。

また、任意のチャンネルのボイスナンバーを書き換え
るときも上述の場合と同様の処理となる。すなわち、レ
ジスタCHH70、CHL71にチャンネル指定信号を書き込ん
で、書込を行うチャンネルを指示し、ボイスナンバーレ
ジスタ80にボイスナンバーデータを書き込む。そして、
セレクト信号発生部82をアクセスすれば、上述の場合の
同様にしてシフトレジスタ83内の該等するチャンネルの
ボイスナンバーが書き換えられる。この書き換えられた
ボイスナンバーはボイスナンバーう制御信号Vnoとして
楽音波形発生部85に供給されるから、楽音波形発生部85
の該当するチャンネルは新たなボイスナンバーに基づく
楽音信号を発生する。

「発明の効果」以上説明したように、この発明によれば、楽音の音色
等を決定するパラメータを書き込むためのアドレス空間
が小さく、かつ、同一のパラメータの書込を素早く行う
ことができる利点が得られる。

また、パラメータの書き込みを行うレジスタおよびチ
ャンネルの指定を、それぞれアドレスバスおよびデータ
バスを介して行うので、所定のチャンネルにパラメータ
を転送する場合は、チャンネルを指定しておけぱパラメ
ータを次々にアドレスデータで指定されるレジスタに転
送していけばよいので、CPUの負担を軽減し、より高速
なデータ転送が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例における回路各部の動作タイミングを
示すタイミングチャート、第３図は同実施例におけるレ
ジスタのアドレスを示すマップ、第４図は同実施例にお
けるセレクト信号発生部37の動作を示すタイミングチャ
ート、第５図は同実施例におけるセレクト信号発生部78
の動作を示すタイミングチャート、第６図および第７図
は各々従来の楽音制御信号の構成例を示すブロック図で
ある。 70……レジスタCHH（チャンネル指定データ記憶手
段）、71……レジスタCHL（チャンネル手段データ記憶
手段）、75……レジスタPITCHH（パラメータ書込手
段）、76……レジスタPITCHL（パラメータ書込手段）、
77……セレクタ（パラメータ書込手段）、78……セレク
ト信号発生部（書込許可手段）、79……シフトレジスタ
（パラメータ記憶手段）、80……ボイスナンバーレジス
タ（パラメータ書込手段）、81……セレクタ（パラメー
タ書込手段）、82……セレクト信号発生部（書込許可手
段）、83……シフトレジスタ（パラメータ記憶手段）、
85……楽音信号発生部（音源部）。

Claims

(57)【特許請求の範囲】

【請求項１】供給された複数種類のパラメータに対応し
て複数のチャンネルから個別に楽音信号を発生する音源
部と、前記複数種類のパラメータ毎に設けられ、該パラメータ
を記憶するとともに、前記音源部の各チャンネルにパラ
メータを供給する複数のパラメータ記憶手段と、データバスと、アドレスバスと、前記パラメータと前記複数のチャンネルの各チャンネル
に対応した指定ビットを有するチャンネル指定データと
を前記データバスを介して送出するとともに、前記複数
のパラメータ記憶手段のうちの何れかを指定するための
アドレスデータをアドレスバスを介して送出する制御手
段と、前記複数のパラメータ記憶手段に対して、前記制御手段
から前記データバスを介して送出されたパラメータを書
き込むパラメータ書込手段と、前記制御手段から前記アドレスバスを介して送出された
アドレスデータで指定されるパラメータ記憶手段の、前
記チャンネル指定データの各チャンネルに対応した指定
ビットで指定されたチャンネルに対してのみ、前記パラ
メータ書込手段の書込を許可する書込許可手段とを具備することを特徴とする電子楽器。