JP2917668B2 - 電子楽器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、楽音の音量や音色の
時間的変化を制御することができる電子楽器に関する。

【０００２】

【従来の技術】従来の電子楽器の中には、再循環付きの
シフトレジスタ等、周期的に時分割でデータを入出力す
るデータメモリを有する音源回路を備え、ＣＰＵ（中央
処理装置）がこのデータメモリに音色データ等の種々の
楽音パラメータを書き込むと、音源回路において、この
データメモリに記憶された楽音パラメータが周期的に読
み出されてこれらの楽音パラメータにしたがった音色で
楽音が発生されるものがあった。

【０００３】また、上述した音源回路の１つには、それ
ぞれ複数の発音チャンネルが設けられており、各発音チ
ャンネルがそれぞれ正弦波の波形データが記憶された複
数のオペレータに対応した複数のタイムスロットを有
し、これら複数のオペレータに、周波数ナンバ（Ｆナン
バ）を与えると、このＦナンバに基づいて、あるオペレ
ータ（これをモジュレータという）が他のオペレータ
（これをキャリアという）の波形データを内部の波形デ
ータでＦＭ変調するＦＭ音源回路があった。

【０００４】したがって、このＦＭ音源回路を備えた電
子楽器においては、ＣＰＵは、ＦＭ音源回路の複数のオ
ペレータにＦナンバを与えるために、それぞれのオペレ
ータに対応したデータメモリの所定のポジションに音色
データ等の楽音パラメータを書き込む必要であった。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来のデータメモリ、たとえば、シフトレジスタを有する
ＦＭ音源回路を備えた電子楽器においては、チャンネル
数をカウントするチャンネルカウンタの値と、楽音パラ
メータを書き込むべき発音チャンネルの値が設定された
書込チャンネルレジスタの値との一致を検出し、書込信
号を発生させてシフトレジスタに楽音パラメータの書き
込みを行うような方式が取られていた。

【０００６】そのため、ＣＰＵは、楽音パラメータを書
き込むべきタイミングが来るまで待っている必要があ
り、１回のシフトレジスタの書き込みに最大でチャンネ
ルカウンタが一巡する時間がかかっていた。以下、例を
示して説明する。たとえば１６個の発音チャンネル（ｃ
ｈ１〜ｃｈ１６）が設けられ、各発音チャンネル（ｃｈ
１〜ｃｈ１６）が８つのオペレータ（ＯＰ１〜ＯＰ８）
に対応した８つのタイムスロット（計１２８タイムスロ
ット）を有するＦＭ音源回路は、上述したデータメモリ
として図１４に示す１２８段のシフトレジスタを有す
る。

【０００７】このような構成において、このシフトレジ
スタの第８チャンネル（ｃｈ８）の各オペレータ（ＯＰ
１〜ＯＰ８）に対応した所定のポジションに楽音パラメ
ータを書き込む場合、ＣＰＵは、図１５に示すように、
まず、最初の楽音パラメータ読み出し周期ｔ_R1（１６×
８＝１２８φ：φは単位クロック）において、時刻ｔ₁₁
にｃｈ８のＯＰ１に対応したシフトレジスタのポジショ
ンに楽音パラメータを書き込んだ後、期間ｔ_Pの間、ｃ
ｈ８のＯＰ２に対応したシフトレジスタのポジションに
楽音パラメータを書き込む準備をし、時刻ｔに楽音パラ
メータを書き込もうとするが、所定の時刻ｔ₂₁が既にす
ぎてしまっているので、期間ｔ_W1が経過して次の楽音パ
ラメータ読み出し周期ｔ_R2になるのを待つ。

【０００８】そして、ＣＰＵは、次の楽音パラメータ読
み出し周期ｔ_R2において、時刻ｔ₂₂にｃｈ８のＯＰ２に
対応したシフトレジスタのポジションに楽音パラメータ
を書き込んだ後、期間ｔ_Pの間ｃｈ８のＯＰ３に対応し
たシフトレジスタのポジションに楽音パラメータを書き
込む準備をし、時刻ｔ'に楽音パラメータを書き込もう
とするが、所定の時刻ｔ₃₂が既にすぎてしまっているの
で、再び期間ｔ_W2が経過し次の楽音パラメータ読み出し
周期ｔ_R3になるのを待たなければならない。すなわち、
基本的には、１回の楽音パラメータ読み出し周期におい
て、１つのデータしかシフトレジスタの所定のポジショ
ンに楽音パラメータを書き込むことができない。

【０００９】したがって、シフトレジスタに１度に大量
の楽音パラメータを書き込む場合には、以上説明した待
ち時間ｔW1，ｔW2，・・・が積み重なり、非常に大きな
時間遅れが生じてしまうという問題があった。この発明
は、このような背景の下になされたもので、音源回路へ
楽音パラメータ等のデータを書き込む時の待ち時間を短
縮することができる電子楽器を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】請求項１記載の発明は、
楽音を発生するための音源手段であって、当該音源手段
は、時分割に動作する複数の処理チャンネルを有し、
各処理チャンネルに対応するデータに基づいて楽音を発
生する楽音発生手段と、前記複数の処理チャンネルに
各々対応する複数のデータを記憶し、該各データを対応
する各処埋チャンネルに時分割で出力するとともに、該
データの出力に同期して、該データが出力される処理チ
ャンネルに対応するデータを書込可能にした記憶手段と
からなるものと、前記データを一時記憶する一時記憶手
段と、該音源手段とは独立に動作し、前記複数の処理チ
ャンネルに各々対応する複数のデータを前記音源手段に
転送して前記楽音の発生を制御する制御手段であって、
前記複数のデータを転送する際に、該複数のデータを前
記一時記憶手段に一括して書き込むものとを具備し、前
記音源手段は、前記記憶手段からのデータの出力に同期
して、該データが出力される処理チャンネルに対応する
データを、前記一時記憶手段から読み出して前記記憶手
段に書き込むようにしたことを特徴としている。また、
請求項２記載の発明は、前記制御手段から前記音源手段
へのデータの転送モードを指示するモード指示手段を具
備し、前記制御手段は、第１のモードが指示された場合
には、複数のデータを前記一時記憶手段に一括して記憶
し、第２のモードが指示された場合には、１つのデータ
を前記一時記憶手段に記憶するものであることを特徴と
している。

【００１１】

【作用】上記構成によれば、制御手段は、複数の処理チ
ャンネルに各々対応する複数のデータを音源手段に転送
する際に、複数のデータを一時記憶手段に一括して書き
込む。音源手段は、記憶手段からの各処埋チャンネルに
対応する各データの時分割による出力に同期して、デー
タが出力される処理チャンネルに対応するデータを一時
記憶手段から読み出して記憶手段に書き込む。そして、
音源手段は、時分割に動作する複数の処理チャンネルを
用い、記憶手段から出力された各処理チャンネルに対応
するデータに基づいて楽音を発生する。また、請求項２
記載の発明においては、制御手段が、モード指示手段に
よって第１のモードが指示された場合には複数のデータ
を一時記憶手段に一括して記憶し、第２のモードが指示
された場合には１つのデータを一時記憶手段に記憶す
る。

【００１２】

【実施例】以下、図面を参照して、この発明の実施例に
ついて説明する。図１はこの発明の第１の実施例による
電子楽器の構成を示すブロック図であり、この図におい
て、１は装置各部を制御するＣＰＵ、２はＣＰＵ１にお
いて用いられる制御プログラムおよび各種データが記憶
されたＲＯＭ、３はＲＡＭであり、ＣＰＵ１が各種の処
理を行う際に用いる各種レジスタ、フラグ等が確保され
ている。

【００１３】また、４は複数の鍵からなる鍵盤であり、
各鍵毎の押離鍵を検出するとともに、押鍵の速度および
離鍵の速度を検出する機構を有し、押離鍵および押離鍵
の速度に対応した信号を発生する。５は鍵盤インターフ
ェイスであり、鍵盤４から供給される各種信号に基づ
き、音高や押鍵速度等に関する鍵情報を発生し、これら
をＣＰＵ１に転送する。

【００１４】さらに、６は操作パネルであり、液晶ディ
スプレイ等の表示器と、テンキーと、表示器の表示画面
の変更等を行うエンターキーと、表示器上のカーソルを
移動させるカーソルキーなどとから構成されている。そ
して、操作パネル６は、パネルインターフェイス７を介
してＣＰＵ１から供給されるデータを表示するととも
に、各キーの状態に応じたデータをパネルインターフェ
イス７を介してＣＰＵ１に転送する。

【００１５】加えて、８はデータ一時記憶回路、９はＣ
ＰＵ１から供給されるデータに基づき、楽音信号を出力
する音源回路であり、データ一時記憶回路８には、ＣＰ
Ｕ１から音源回路９内のデータメモリに書き込まれる楽
音パラメータ等の各種データが一時記憶される。１０は
音源回路９から出力される楽音信号を入力して楽音を発
生するアンプ、スピーカ等からなるサウンドシステムで
ある。

【００１６】次に、図２にデータ一時記憶回路８の基本
構成のブロック図を示す。この図において、１１はペー
ジライト用メモリであり、ＣＰＵ１から音源回路９内の
データメモリ１２へ書き込まれるひとまとまりのデータ
がまとめて一時書き込まれる。１３はビジー信号発生部
であり、ＣＰＵ１によるページライト用メモリ１１への
データ書き込みが終了すると、ページライト用メモリ１
１からセット信号Ｓ_Sされるので、ビジー信号発生部１
３は、このセット信号Ｓ_Sに基づいて、”Ｈ”レベルの
ビジー信号Ｓ_Bを出力する。これにより、ＣＰＵ１
は、”Ｈ”レベルのビジー信号Ｓ_Bに基づいて、ページ
ライト用メモリ１１へのデータ書き込みが禁止される。

【００１７】また、ＣＰＵ１によるページライト用メモ
リ１１へのデータ書き込みが終了すると、ページライト
用メモリ１１は、データ出力が可能となり、所定周期の
クロックφをカウントするアドレスカウンタ１４から出
力されるデータメモリ１２のポジションに相当するアド
レスがページライト用メモリ１１に入力され、そのアド
レスからデータが読み出され、データメモリ１２の決め
られたポジションに書き込まれる。

【００１８】そして、ページライト用メモリ１１に書き
込まれているすべてのデータのデータメモリ１２への転
送が終了すると、アドレスカウンタ１４からクリア信号
Ｓ_Cが出力されるので、ビジー信号発生部１３は、この
クリア信号Ｓ_Cに基づいて、”Ｌ”レベルのビジー信号
Ｓ_Bを出力する。これにより、ＣＰＵ１は、”Ｌ”レベ
ルのビジー信号Ｓ_Bに基づいて、ページライト用メモリ
１１へのデータ書き込み禁止が解除される。

【００１９】次に、図１に示す音源回路９として、上述
した従来の技術と同様、１６個の発音チャンネル（ｃｈ
１〜ｃｈ１６）が設けられ、各発音チャンネル（ｃｈ１
〜ｃｈ１６）が８つのオペレータ（ＯＰ１〜ＯＰ８）に
対応した８つのタイムスロット（計１２８タイムスロッ
ト）を有するとともに、図２に示すデータメモリ１２と
して図１４に示す１２８段のシフトレジスタを有する音
源回路を用いた場合のデータ一時記憶回路８の具体的な
構成のブロック図を図３に示す。

【００２０】図３において、１５は８ワードのデュアル
ポートＲＡＭ等のワードメモリであり、ＣＰＵ１から転
送される１つの発音チャンネルに関する楽音パラメータ
等のデータ、今の場合、ＯＰ１〜ＯＰ８の８オペレータ
分、すなわち、８ワードのデータが順次書き込まれる。
このワードメモリ１５が図２のページライト用メモリ１
１に相当する。

【００２１】この実施例においては、ＣＰＵ１から転送
されるアドレスは、４ビット構成とし、上位１ビットが
「１」の場合、このアドレスに対応したデータが発音チ
ャンネルの番号を示すデータ（以下、チャンネルデータ
という）であることを表し、上位１ビットが「０」の場
合、このアドレスに対応したデータが音源回路９の各オ
ペレータに関するデータ（以下、オペレータデータとい
う）であることを表すとともに、このアドレスの下位３
ビットがワードメモリ１５に供給されるべきデータ書き
込み用のアドレス（以下、データアドレスという）であ
ることを表すものとする。また、ＣＰＵ１から転送され
るデータをｎビット構成とし、チャンネルデータは、ｎ
ビットの内の下位４ビットで表し、オペレータデータ
は、ｎビット全部で表すものとする。

【００２２】１６はラッチ回路、１７はデコーダであ
り、このデコーダ１７は、ＣＰＵ１から転送されたアド
レスを、新たなアドレスが転送されるまでラッチしてお
り、このアドレスの上位１ビットが「１」である場
合、”Ｈ”レベルのイネーブル信号Ｓ_Eを出力してラッ
チ回路１６にＣＰＵ１から転送されたデータの下位４ビ
ットをチャンネルデータとしてラッチさせ、ＣＰＵ１か
ら転送されたアドレスの上位１ビットが「０」である場
合、”Ｈ”レベルのライトイネーブル信号ＷＥを出力し
てそのアドレスの下位３ビット、すなわち、データアド
レスに対応したワードメモリ１５のアドレスに、ＣＰＵ
１から転送されたｎビットのオペレータデータを一時書
き込ませる。

【００２３】１８はデータアドレスが「１１１」である
場合に次のクロックのタイミングで”Ｈ”レベルの書込
終了検出信号Ｓ_WCを出力する書込終了検出回路である。
この実施例においては、上述したように、ワードメモリ
１５にＯＰ１〜ＯＰ８の８オペレータ分のオペレータデ
ータが順次書き込まれる。すなわち、データアドレスが
「０００」である場合は、そのデータアドレスに対応し
たオペレータデータは、ＯＰ１に関するものであり、こ
のオペレータデータが最初にワードメモリ１５に書き込
まれ、データアドレスが「１１１」である場合は、その
データアドレスに対応したオペレータデータは、ＯＰ８
に関するものであり、このオペレータデータが最後にワ
ードメモリ１５に書き込まれるので、書込終了検出回路
１８は、上述したように、データアドレスが「１１１」
である場合に、次のクロックのタイミングで”Ｈ”レベ
ルの書込終了検出信号Ｓ_WCを出力するのである。

【００２４】１９は所定周期のクロックφを入力して
「０」〜「１２７」、すなわち、１２８タイムスロット
をカウントする７ビットのカウンタ（タイムスロットカ
ウンタ）であり、図２のアドレスカウンタ１４に相当す
る。このカウンタ１９から出力されるカウント値の下位
４ビットは、上述したチャンネルデータに対応し、上位
３ビットは、上述したデータアドレスに対応しており、
この上位３ビットは、ワードメモリ１５にデータ読み出
し用のデータアドレスとして供給される。

【００２５】２０は比較器であり、Ａ入力端にラッチ回
路１６から出力される４ビットのチャンネルデータＤ_C1
が入力され、Ｂ入力端にカウンタ１９から出力されるカ
ウント値の下位４ビットＤ_C2が入力され、それらの値が
一致した場合に、”Ｈ”レベルの一致信号Ｓ_EQを出力す
る。２１はビジー信号発生回路であり、書込終了検出回
路１８から”Ｈ”レベルの書込終了検出信号Ｓ_WCが出力
されると、”Ｈ”レベルのビジー信号Ｓ_Bを出力してＣ
ＰＵ１のワードメモリ１５へのデータ書き込みを禁止し
た後、内部に設けられた３ビットのカウンタにより、比
較器２０から”Ｈ”レベルの一致信号Ｓ_EQが出力される
毎にカウントアップし、このカウンタがオーバーフロー
すると、次のクロックのタイミングで”Ｌ”レベルのビ
ジー信号Ｓ_Bを出力して書込終了検出回路１８をディス
イネーブルするとともに、ＣＰＵ１のワードメモリ１５
へのデータ書き込み禁止を解除し、内部のカウンタの値
もクリアする。このビジー信号発生回路２１および書込
終了検出回路１８は、図２に示すビジー信号発生部１３
に相当する。

【００２６】２２は上述した図２に示すデータメモリ１
２に相当する１２８段のシフトレジスタであり、上述し
たカウンタ１９と同期している。２３は第０入力端にシ
フトレジスタ２２から出力されるｎビットのオペレータ
データが入力され、第１入力端にワードメモリ１５から
出力されるｎビットのオペレータデータが入力されるセ
レクタ、２４はアンドゲートであり、”Ｈ”レベルの一
致信号Ｓ_EQおよび”Ｈ”レベルの書込終了検出信号Ｓ_WC
が入力された時、”Ｈ”レベルの選択信号Ｓ_SLを出力す
る。これにより、セレクタ２３は、”Ｈ”レベルの選択
信号Ｓ_SLが入力された時、ワードメモリ１５から出力さ
れ、第１入力端から入力されたｎビットのオペレータデ
ータをシフトレジスタ２２に供給する。

【００２７】このような構成において、ＣＰＵ１のデー
タ書込処理を図４のフローチャートを参照して説明す
る。ＣＰＵ１は、まず、ステップＳＡ１の処理へ進み、
ビジー信号発生回路２１から出力されているビジー信号
Ｓ_Bが”Ｈ”レベルであるか否か、すなわち、ＣＰＵ１
によるワードメモリ１５へのデータ書き込みが禁止され
ているか否かを判断する。この判断結果が「ＹＥＳ」の
場合には、同判断を繰り返す。そして、ビジー信号発生
回路２１から出力されているビジー信号Ｓ_Bが”Ｌ”レ
ベルになると、ステップＳＡ１の判断結果が「ＮＯ」と
なり、ＣＰＵ１は、ステップＳＡ２へ進む。

【００２８】ステップＳＡ２では、ラッチ回路１６にチ
ャンネルデータを書き込む。すなわち、上位１ビットを
「１」とした４ビットのアドレスを出力するとともに、
下位４ビットに、音源回路９の１６個の発音チャンネル
（ｃｈ１〜ｃｈ１６）のうちの１つのチャンネル番号を
示すチャンネルデータが書かれたｎビットのデータを出
力する。たとえば、ｃｈ８を選択する場合には、アドレ
スとして「１ｘｘｘ」を出力するとともに、データとし
て「ｘｘ……ｘ０１１１」を出力する。なお、「ｘ」
は、「１」でも「０」でもよいことを示す。そして、Ｃ
ＰＵ１は、ステップＳＡ３へ進む。これにより、図３に
示す一時記憶回路８のデコーダ１７は、ＣＰＵ１から転
送されたアドレスの上位１ビットが「１」であるので、
イネーブル信号Ｓ_Eを出力してラッチ回路１６にＣＰＵ
１から転送されたデータの下位４ビット、今の場合、
「０１１１」をチャンネルデータとしてラッチさせる。

【００２９】ステップＳＡ３では、ワードメモリ１５に
オペレータデータを書き込む。すなわち、上位１ビット
を「０」とした４ビットのアドレス「００００」〜「０
１１１」を順次出力するとともに、それに応じてｎビッ
トのオペレータデータを順次出力する。そして、ＣＰＵ
１は、ステップＳＡ４へ進む。これにより、図３に示す
一時記憶回路８のデコーダ１７は、ＣＰＵ１から転送さ
れたアドレスの上位１ビットが「０」であるので、ライ
トイネーブル信号ＷＥを出力してそのアドレスの下位３
ビット、すなわち、データアドレスに対応したワードメ
モリ１５のアドレスに、ＣＰＵ１から転送されたｎビッ
トのオペレータデータを順次書き込ませる。

【００３０】ステップＳＡ４では、８つのオペレータ
（ＯＰ１〜ＯＰ８）のすべてに関するオペレータデータ
がワードメモリ１５に書き込まれたか否かを判断する。
この判断結果が「ＮＯ」の場合には、ステップＳＡ３へ
戻り、ワードメモリ１５へのオペレータデータの書き込
みを続行する。いっぽう、ステップＳＡ４の判断結果が
「ＹＥＳ」の場合、すなわち、８つのオペレータのすべ
てに関するオペレータデータがワードメモリ１５に書き
込まれた場合には、一連の処理を終了し、メインルーチ
ン（説明略）へ戻る。

【００３１】次に、データ一時記憶回路８におけるシフ
トレジスタ２２へのデータ書込動作を図５のフローチャ
ートを参照して説明する。まず、ＣＰＵ１のデータ書込
の処理が終了した、すなわち、ワードメモリ１５に８つ
のオペレータに関するすべてのオペレータデータが書き
込まれたかを検出する。この検出は、書込終了検出回路
１８において、データアドレス「１１１」が検出された
か否かにより行う。（ステップＳＢ１）

【００３２】そして、書込終了検出回路１８は、データ
アドレス「１１１」が検出されると、データアドレス
「１１１」が検出された次のクロックのタイミングで”
Ｈ”レベルの書込終了検出信号Ｓ_WCを出力する。（ステ
ップＳＢ２） ビジー信号発生回路２１は、”Ｈ”レベルの書込終了検
出信号Ｓ_WCの発生に応じて、”Ｈ”レベルのビジー信号
Ｓ_Bを出力する。（ステップＳＢ３） これにより、ＣＰＵ１によるワードメモリ１５へのデー
タ書き込みが禁止される。

【００３３】比較器２０は、ラッチ回路１６から出力さ
れ、Ａ入力端から入力された４ビットのチャンネルデー
タＤ_C1の値と、カウンタ１９から出力され、Ｂ入力端か
ら入力されたカウント値の下位４ビットＤ_C2とを比較し
て、それらの値の一致を検出し、チャンネルデータＤ_C1
の値と、カウント値の下位４ビットＤ_C2とが一致する
と、”Ｈ”レベルの一致信号Ｓ_EQを出力する。（ステッ
プＳＢ４） ワードメモリ１５は、カウンタ１９から出力されるカウ
ント値の上位３ビットをデータ読み出し用のデータアド
レスとして入力し、そのアドレスに対応したｎビットの
オペレータデータを出力してセレクタ２３の第１入力端
に入力する。（ステップＳＢ５）

【００３４】セレクタ２３は、アンドゲート２４から出
力される選択信号Ｓ_SLに応じて第０入力端あるいは、第
１入力端に入力されたｎビットのオペレータデータをシ
フトレジスタ２２に供給する。（ステップＳＢ６） 今の場合、上述したステップＳＢ２において、書込終了
検出回路１８から”Ｈ”レベルの書込終了検出信号Ｓ_WC
が出力されており、かつ、上述したステップＳＢ４にお
いて、比較器２０から”Ｈ”レベルの一致信号Ｓ_EQが出
力されているので、アンドゲート２４からは、”Ｈ”レ
ベルの選択信号Ｓ_SLが出力されている。したがって、セ
レクタ２３は、第１入力端に入力されたｎビットのオペ
レータデータをシフトレジスタ２２に供給するので、ク
ロックφのタイミングでｎビットのオペレータデータが
シフトレジスタ２２に書き込まれる。

【００３５】次に、８つのオペレータに関するオペレー
タデータがシフトレジスタ２２にすべて書き込まれたか
を検出する。この検出は、ビジー信号発生回路２１にお
いて、内部に設けられた３ビットのカウンタのカウント
値がオーバーフローしたか否かにより行う。（ステップ
ＳＢ７） そして、ＯＰ１〜ＯＰ８に関するオペレータデータがシ
フトレジスタ２２にすべて書き込まれていないために、
ビジー信号発生回路２１の内部のカウンタのカウント値
がオーバーフローしていない場合には、ステップＳＢ４
へ戻り、シフトレジスタ２２へのオペレータデータの書
き込みを続行する。

【００３６】いっぽう、ＯＰ１〜ＯＰ８に関するオペレ
ータデータがシフトレジスタ２２にすべて書き込まれた
ために、ビジー信号発生回路２１の内部のカウンタのカ
ウント値がオーバーフローした場合には、ビジー信号発
生回路２１は、内部のカウンタがオーバーフローした次
のクロックのタイミングで、”Ｌ”レベルのビジー信号
Ｓ_Bを出力して書込終了検出回路１８をディスイネーブ
ルするとともに、ＣＰＵ１のワードメモリ１５へのデー
タ書き込み禁止を解除し、内部のカウンタの値もクリア
する。（ステップＳＢ８） そして、ステップＳＢ１へ戻り、上述した動作を繰り返
す。

【００３７】以上説明した処理を行うことにより、シフ
トレジスタ２２にひとまとまりのデータを書き込みの待
ち時間を少なくして書き込むことができる。すなわち、
上述した第１の実施例によれば、図２に示すように、関
連のあるひとまとまり分のデータ、たとえば、ある楽音
パラメータにおけるＯＰ１〜ＯＰ８のすべてのオペレー
タに関するデータ、今の場合、８ワード分を一時記憶す
るページライト用メモリ１１と、このページライト用メ
モリ１１からデータをシーケンシャルに読み出すことを
可能にするアドレスカウンタ１４とを設けることによ
り、図６に示すように、データメモリ１２の最初のデー
タ読み出し周期ｔ_R1でＣＰＵ１によってページライト用
メモリ１１にデータをまとめ書きし、次のデータ読み出
し周期ｔ_R2でデータメモリ１２にデータを連続書き込み
することが可能となり、ＣＰＵ１からデータメモリ１２
へのデータの送信時間（待ち時間）を短縮することがで
きる。

【００３８】ところで、上述した第１の実施例は、ＣＰ
Ｕ１から音源回路９のデータメモリ１２へのデータの転
送が常に８つのオペレータのすべてについて一度に行わ
れる場合であったが、次に、データを転送すべき発音チ
ャンネルの全オペレータに共通のデータをデータメモリ
１２へ転送する場合（以下、これをＮＯＮＯＰモードと
いう）をも含む第２の実施例について説明する。まず、
電子楽器本体の構成は、図１と同様であり、データ一時
記憶回路８の構成のみが異なる。図７はこの発明の第２
の実施例によるデータ一時記憶回路の構成を示すブロッ
ク図であり、この図において、図３の各部に対応する部
分には同一の符号を付け、その説明を省略する。

【００３９】上述した第１の実施例においては、ＣＰＵ
１から転送されるアドレスは、４ビット構成とし、上位
１ビットが「１」の場合、このアドレスに対応したデー
タがチャンネルデータであることを表し、上位１ビット
が「０」の場合、このアドレスに対応したデータがオペ
レータデータであることを表すものとしたが、この実施
例においては、これらに加えて、たとえば、このアドレ
スが「１１１１」である場合、このアドレスに対応した
データが、データを転送すべき発音チャンネルの全オペ
レータに共通のデータ（以下、アザーデータという）で
あることを表すものとする。

【００４０】図７において、２５はデコーダであり、図
３に示すデコーダ１７の機能に加えて、ＣＰＵ１から転
送されたアドレスが「１１１１」である場合、このアド
レスに対応したデータがアザーデータであることを示
す”Ｈ”レベルの信号ＮＯＮＯＰを出力する。２６は第
０入力端にＣＰＵ１から転送されたデータアドレスが入
力され、第１入力端に「０００」が入力されるセレクタ
であり、”Ｈ”レベルの信号ＮＯＮＯＰが入力された
時、データアドレスとして「０００」をワードメモリ１
５に供給する。２７は第０入力端にカウンタ１９から出
力されたカウント値の上位３ビットが入力され、第１入
力端に「０００」が入力されるセレクタであり、”Ｈ”
レベルの信号ＮＯＮＯＰが入力された時、データ読み出
し用のデータアドレスとして「０００」をワードメモリ
１５に供給する。すなわち、アザーデータは、ワードメ
モリ１５のアドレス「０００」のみにアドレスを固定し
て記憶され、読み出されるものとする。

【００４１】２８はオアゲートであり、”Ｈ”レベルの
ライトイネーブル信号ＷＥまたは、”Ｈ”レベルの信号
ＮＯＮＯＰが入力された時、”Ｈ”レベルのライトイネ
ーブル信号ＷＥ’を出力して、データアドレスに対応し
たワードメモリ１５のアドレスまたは、アドレス「００
０」に、ＣＰＵ１から転送されたｎビットのオペレータ
データまたは、アザーデータを一時書き込ませる。

【００４２】２９は書込終了検出回路であり、図３に示
す書込終了検出回路１８の機能に加えて、信号ＮＯＮＯ
Ｐが入力された時も、その次のクロックのタイミング
で”Ｈ”レベルの書込終了検出信号Ｓ_WCを出力する。３
０はビジー信号発生回路であり、図３に示すビジー信号
発生回路２１の機能に加えて、信号ＮＯＮＯＰが入力さ
れた後、書込終了検出回路１８から”Ｈ”レベルの書込
終了検出信号Ｓ_WCが出力されると、”Ｈ”レベルのビジ
ー信号Ｓ_Bを出力してＣＰＵ１のワードメモリ１５への
データ書き込みを禁止する。その後、比較器２０から出
力された”Ｈ”レベルの一致信号Ｓ_EQが１回入力される
と、次のクロックのタイミングで”Ｌ”レベルのビジー
信号Ｓ_Bを出力して書込終了検出回路１８をディスイネ
ーブルするとともに、ＣＰＵ１のワードメモリ１５への
データ書き込み禁止を解除し、内部のカウンタの値もク
リアする。

【００４３】３１はアンドゲートであり、”Ｈ”レベル
のライトイネーブル信号ＷＥおよび”Ｈ”レベルの選択
信号Ｓ_SLが入力された時、”Ｈ”レベルの選択信号Ｓ’
_SLを出力する。これにより、セレクタ２３は、”Ｈ”レ
ベルの選択信号Ｓ’_SLが入力された時、ワードメモリ１
５から出力され、第１入力端から入力されたｎビットの
オペレータデータをシフトレジスタ２２に供給する。

【００４４】３２は上述したｎビットのアザーデータが
記憶される１６段のシフトレジスタであり、その出力デ
ータは、音源回路９の各発音チャンネルｃｈ１〜ｃｈ１
６に直接供給される。なお、このシフトレジスタ３２
も、上述したカウンタ１９およびシフトレジスタ２２と
同期している。３３は第０入力端にシフトレジスタ３２
から出力されるｎビットのアザーデータが入力され、第
１入力端にワードメモリ１５から出力されるｎビットの
アザーデータが入力されるセレクタである。

【００４５】３４はアンドゲートであり、”Ｈ”レベル
の一致信号Ｓ_EQおよび”Ｈ”レベルの書込終了検出信号
Ｓ_WCが入力された時、”Ｈ”レベルの選択信号Ｓ_SL2を
出力する。３５はアンドゲートであり、”Ｈ”レベルの
信号ＮＯＮＯＰおよび”Ｈ”レベルの選択信号Ｓ_SL2が
入力された時、”Ｈ”レベルの選択信号Ｓ’_SL2を出力
する。これにより、セレクタ３３は、”Ｈ”レベルの選
択信号Ｓ’_SL2が入力された時、ワードメモリ１５から
出力され、第１入力端から入力されたｎビットのアザー
データをシフトレジスタ３２に供給する。

【００４６】このような構成において、ＣＰＵ１のデー
タ書込処理を図８のフローチャートを参照して説明す
る。ＣＰＵ１は、まず、ステップＳＣ１の処理へ進み、
ＮＯＮＯＰモードであるか否か、すなわち、音源回路９
に供給すべきデータがアザーデータであるか否かを判断
する。この判断結果が「ＮＯ」の場合には、ステップＳ
Ｃ２へ進む。ステップＳＣ２では、上述した第１の実施
例のデータ書込処理と同様な処理、すなわち、図４に示
すフローチャートのステップＳＡ１〜ＳＡ４の処理を実
行した後、一連の処理を終了し、メインルーチン（説明
略）へ戻る。

【００４７】いっぽう、ステップＳＣ１の判断結果が
「ＹＥＳ」の場合、すなわち、ＮＯＮＯＰモードである
場合には、ステップＳＣ３へ進む。ステップＳＣ３で
は、ビジー信号発生回路３０から出力されているビジー
信号Ｓ_Bが”Ｈ”レベルであるか否か、すなわち、ＣＰ
Ｕ１によるワードメモリ１５へのデータ書き込みが禁止
されているか否かを判断する。この判断結果が「ＹＥ
Ｓ」の場合には、同判断を繰り返す。そして、ビジー信
号発生回路３２から出力されているビジー信号Ｓ_Bが”
Ｌ”レベルになると、ステップＳＣ３の判断結果が「Ｎ
Ｏ」となり、ＣＰＵ１は、ステップＳＣ４へ進む。

【００４８】ステップＳＣ４では、ラッチ回路１６にチ
ャンネルデータを書き込む。すなわち、上位１ビットを
「１」とした４ビットのアドレスを出力するとともに、
下位４ビットに、音源回路９の１６個の発音チャンネル
（ｃｈ１〜ｃｈ１６）のうちの１つのチャンネル番号を
示すチャンネルデータが書かれたｎビットのデータを出
力する。たとえば、ｃｈ８を選択する場合には、アドレ
スとして「１ｘｘｘ」を出力するとともに、データとし
て「ｘｘ……ｘ０１１１」を出力する。なお、「ｘ」
は、「１」でも「０」でもよいことを示す。そして、Ｃ
ＰＵ１は、ステップＳＣ５へ進む。これにより、図７に
示すデコーダ２５は、ＣＰＵ１から転送されたアドレス
の上位１ビットが「１」であるので、イネーブル信号Ｓ
_Eを出力してラッチ回路１６にＣＰＵ１から転送された
データの下位４ビット、今の場合、「０１１１」をチャ
ンネルデータとしてラッチさせる。

【００４９】ステップＳＣ５では、ワードメモリ１５に
アザーデータを書き込む。すなわち、４ビットのアドレ
ス「１１１１」を出力するとともに、それに応じてｎビ
ットのアザーデータを出力する。そして、ＣＰＵ１は、
一連の処理を終了し、メインルーチン（説明略）へ戻
る。これにより、図７に示すデコーダ２５は、ＣＰＵ１
から転送されたアドレスが「１１１１」であるので、信
号ＮＯＮＯＰを出力する。次に、セレクタ２６が”Ｈ”
レベルの信号ＮＯＮＯＰの入力に応じて、データアドレ
スとして「０００」をワードメモリ１５に供給するとと
もに、オアゲート２８が”Ｈ”レベルの信号ＮＯＮＯＰ
の入力に応じて、”Ｈ”レベルのライトイネーブル信号
ＷＥ’を出力するので、ワードメモリ１５のアドレス
「０００」に、ＣＰＵ１から転送されたｎビットのアザ
ーデータが一時書き込まれる。

【００５０】次に、図７に示すデータ一時記憶回路にお
けるシフトレジスタ３２へのデータ書込動作を図９のフ
ローチャートを参照して説明する。まず、ＣＰＵ１のデ
ータ書込の処理が終了した、すなわち、ワードメモリ１
５にＯＰ１〜ＯＰ８の８オペレータ分のオペレータデー
タがすべて書き込まれたか、あるいは、ワードメモリ１
５のアドレス「０００」にアザーデータが書き込まれた
かを検出する。この検出は、書込終了検出回路２９にお
いて、データアドレス「１１１」が検出されたか、ある
いは、信号ＮＯＮＯＰが入力されたか否かにより行う。
（ステップＳＤ１）

【００５１】書込終了検出回路２９において、データア
ドレス「１１１」が検出された場合と、信号ＮＯＮＯＰ
が入力された場合とで、以下の動作が異なる。（ステッ
プＳＤ２） 書込終了検出回路２９において、データアドレス「１１
１」が検出された場合には、上述した第１の実施例のデ
ータ書込動作と同様に動作して（ステップＳＤ３）、ス
テップＳＤ１へ戻る。

【００５２】いっぽう、書込終了検出回路２９に信号Ｎ
ＯＮＯＰが入力された場合には、書込終了検出回路２９
は、信号ＮＯＮＯＰが入力された次のクロックのタイミ
ングで”Ｈ”レベルの書込終了検出信号Ｓ_WCを出力す
る。（ステップＳＤ４） ビジー信号発生回路３０は、”Ｈ”レベルの書込終了検
出信号Ｓ_WCを入力して、”Ｈ”レベルのビジー信号Ｓ_B
を出力する。（ステップＳＤ５） これにより、ＣＰＵ１によるワードメモリ１５へのデー
タ書き込みが禁止される。

【００５３】比較器２０は、ラッチ回路１６から出力さ
れ、Ａ入力端から入力された４ビットのチャンネルデー
タＤ_C1の値と、カウンタ１９から出力され、Ｂ入力端か
ら入力されたカウント値の下位４ビットＤ_C2とを比較し
て、それらの値の一致を検出し、チャンネルデータＤ_C1
の値と、カウント値の下位４ビットＤ_C2とが一致する
と、比較器２０は、”Ｈ”レベルの一致信号Ｓ_EQを出力
する。（ステップＳＤ６） セレクタ２７が”Ｈ”レベルの信号ＮＯＮＯＰの入力に
応じて、データアドレスとして「０００」をワードメモ
リ１５に供給するので、ワードメモリ１５は、そのアド
レス「０００」からｎビットのアザーデータを出力して
セレクタ２３および３３のそれぞれの第１入力端に入力
する。（ステップＳＤ７）

【００５４】セレクタ３３は、アンドゲート３５から出
力される選択信号Ｓ’_SL2に応じて第０入力端あるい
は、第１入力端に入力されたｎビットのアザーデータを
シフトレジスタ３２に供給する。（ステップＳＤ８） 今の場合、上述したステップＳＤ４において、書込終了
検出回路２９から”Ｈ”レベルの書込終了検出信号Ｓ_WC
が出力されており、かつ、上述したステップＳＤ６にお
いて、比較器２０から”Ｈ”レベルの一致信号Ｓ_EQが出
力されているので、アンドゲート３４からは、”Ｈ”レ
ベルの選択信号Ｓ_SL2が出力されている。また、デコー
ダ２５から”Ｈ”レベルの信号ＮＯＮＯＰが出力されて
いるので、アンドゲート３５からは”Ｈ”レベルの選択
信号Ｓ’_SL2が出力されている。したがって、セレクタ
３３は、ワードメモリ１５から出力され、第１入力端に
入力されたｎビットのアザーデータをシフトレジスタ３
２に供給するので、クロックφのタイミングでｎビット
のアザーデータがシフトレジスタ３２に書き込まれる。

【００５５】いっぽう、セレクタ２３は、アンドゲート
３１から出力される選択信号Ｓ’_SLに応じて第０入力端
あるいは、第１入力端に入力されたｎビットのオペレー
タデータをシフトレジスタ２２に供給する。今の場合、
上述したステップＳＤ４において、書込終了検出回路２
９から”Ｈ”レベルの書込終了検出信号Ｓ_WCが出力され
ており、かつ、上述したステップＳＤ６において、比較
器２０から”Ｈ”レベルの一致信号Ｓ_EQが出力されてい
るので、アンドゲート２４からは、”Ｈ”レベルの選択
信号Ｓ_SLが出力されている。しかしながら、デコーダ２
５から”Ｈ”レベルのライトイネーブル信号ＷＥが出力
されていないので、アンドゲート３１からは、”Ｈ”レ
ベルの選択信号Ｓ’_SLが出力されない。したがって、セ
レクタ２３は、シフトレジスタ２２から出力され、第０
入力端に入力されたｎビットのオペレータデータをシフ
トレジスタ２２に供給するので、クロックφのタイミン
グで同じｎビットのオペレータデータがシフトレジスタ
２２に書き込まれ、シフトレジスタ２２に記憶されたオ
ペレータデータの内容は何等変更されない。

【００５６】ビジー信号発生回路３０は、比較器２０か
ら出力される一致信号Ｓ_EQが入力された次のクロックの
タイミングで、”Ｌ”レベルのビジー信号Ｓ_Bを出力し
て書込終了検出回路２９をディスイネーブルするととも
に、ＣＰＵ１のワードメモリ１５へのデータ書き込み禁
止を解除し、内部のカウンタの値もクリアする。（ステ
ップＳＤ９） そして、ステップＳＤ１へ戻り、上述した動作を繰り返
す。

【００５７】なお、上述した第１および第２の実施例に
おいては、音源回路９に、１６個の発音チャンネルが設
けられ、各発音チャンネルが８つのオペレータに対応し
た８つのタイムスロットを有するものを採用したが、発
音チャンネル数およびオペレータ数は幾つでもよい。

【００５８】また、ＣＰＵ１から音源回路９に転送され
るデータのうち、ＰＡＮに関するパラメータなどは、図
１０に示すように、１つの発音チャンネルに対して８つ
のオペレータのすべてに関するデータが連続して配列さ
れているものであるが、従来並びに上述した第１および
第２の実施例においては、このようなデータ配列を考慮
してデータを転送しなければならないという不都合があ
る。

【００５９】そこで、図３および図７に示すカウンタ１
９から出力されるカウント値を、図１１に示すように、
セレクタ３６に入力し、選択信号Ｓ_SL3が”Ｌ”レベル
の場合は、従来と同様、オペレータを主としたデータ配
列（たとえば、図１４参照）でワードメモリ１５からデ
ータが読み出されるようにアドレスを出力し、選択信号
Ｓ_SL3が”１”の場合は、発音チャンネルを主としたデ
ータ配列（図１０参照）でワードメモリ１５からデータ
が読み出されるようにアドレスを出力する。すなわち、
図１０に示されるようなデータ配列においては、カウン
タ１９のカウント値の上位４ビットは、チャンネルデー
タに対応し、下位３ビットがデータ読み出し用のデータ
アドレスとして用いられる。これにより、１つの発音チ
ャンネルに８つのオペレータすべてに関するデータが連
続して書き込む（これをバーストライトという）ことが
できる。以上説明したように構成すれば、データ配列に
応じて、発音チャンネルとオペレータとの区分をハード
ウェアのレベルで変更することができるので、使い勝手
がよい。

【００６０】さらに、上述した第２の実施例において
は、シフトレジスタ２２および３２は、ともに１つずつ
しか設けない例を示したので、それぞれ１種類のデータ
しか音源回路９に転送できないが、楽音を形成するため
には、多数のデータを音源回路９に転送する必要があ
る。したがって、実際には、シフトレジスタ２２とセレ
クタ２３の組およびシフトレジスタ３２とセレクタ３３
の組を多数設ける必要がある。そして、ＣＰＵ１から一
時記憶回路に転送するアドレスには、データ書き込み用
のデータアドレスのほかに、シフトレジスタ２２とセレ
クタ２３の組あるいは、シフトレジスタ３２とセレクタ
３３の組を選択するための選択データ（たとえば、Ｍビ
ット）を付加し、デコーダ２５において、この選択デー
タをデコードしてその選択データに対応するシフトレジ
スタ２２とセレクタ２３の組のセレクタ２３あるいは、
シフトレジスタ３２とセレクタ３３の組のセレクタ３３
に選択信号を供給するようにしてもよい。

【００６１】ところで、上述した第１および第２の実施
例においては、ＣＰＵ１から一時記憶回路に８つのオペ
レータ分のひとまとまりのデータが書き込まれてから音
源回路９のシフトレジスタ２２にデータが転送され、こ
の転送が終了した後に、はじめてＣＰＵ１に一時記憶回
路へのデータの書き込みが許可されているので、ひとま
とまりのデータの一部のみを変更する場合でも、８つの
オペレータすべてに関するデータを一時記憶回路に書き
込む必要があり、データの書き込み時間に無駄がある。

【００６２】そこで、次に、上述した欠点を解決した第
３の実施例について説明する。まず、電子楽器本体の構
成は、図１と同様であり、データ一時記憶回路８の構成
のみが異なる。図１２はこの発明の第３の実施例による
データ一時記憶回路の構成を示すブロック図であり、こ
の図において、図３の各部に対応する部分には同一の符
号を付け、その説明を省略する。なお、図１２におい
て、シフトレジスタ２２およびセレクタ２３に添え字の
₁が付されているのは、シフトレジスタ２２とセレクタ
２３の組が複数組（今の場合、ｎ組）設けられているこ
とを示している。

【００６３】図１２において、３７はデコーダであり、
図３に示すデコーダ１７の機能に加えて、第１の実施例
で説明した４ビットのアドレスに、ｎ組のシフトレジス
タ２２とセレクタ２３の組のうちの１つの組を選択する
ためのＭビットの選択データがその上位に付加された
（Ｍ＋４）ビットのアドレスの、Ｍビットの選択データ
をデコードし、選択されたシフトレジスタ２２とセレク
タ２３の組に対して、”Ｈ”レベルのレジスタ選択信号
ＳＲ₁〜ＳＲ_nを出力する。

【００６４】３８および３９はそれぞれデコーダ、４０
は上述した８個のオペレータＯＰ１〜ＯＰ８に対応して
設けられた８個のビジー信号・選択信号発生回路であ
る。デコーダ３８は、ＣＰＵ１から転送された（Ｍ＋
４）ビットのアドレスの下位３ビット（データアドレ
ス）をデコードし、その値に対応した８つの出力端のい
ずれかから、”Ｈ”レベルのオペレータ選択信号Ｓ_OP1
〜Ｓ_OP8を出力し、上述した８個のビジー信号・選択信
号発生回路４０のいずれかに入力する。これにより、Ｃ
ＰＵ１から音源回路９のあるオペレータに対応したデー
タアドレスを転送するだけで、そのオペレータに対応し
たビジー信号・選択信号発生回路４０が選択される。ま
た、デコーダ３９も、デコーダ３８と同様、カウンタ１
９から出力されるカウント値の上位３ビットをデコード
し、その値に対応した８つの出力端のいずれかから、”
Ｈ”レベルのオペレータ選択信号Ｓ’_OP1〜Ｓ’_OP8を出
力し、上述した８個のビジー信号・選択信号発生回路４
０のいずれかに入力する。

【００６５】さらに、ビジー信号・選択信号発生回路４
０は、それぞれ自身を選択する”Ｈ”レベルのオペレー
タ選択信号Ｓ_OP1〜Ｓ_OP8およびライトイネーブル信号Ｗ
Ｅが入力されると、次のクロックのタイミングで”Ｈ”
レベルのビジー信号Ｓ_B1〜Ｓ_B8を出力してＣＰＵ１のワ
ードメモリ１５へのデータ書き込みを禁止する。次に、
ビジー信号・選択信号発生回路４０は、それぞれ自身を
選択する”Ｈ”レベルのオペレータ選択信号Ｓ’_OP1〜
Ｓ’_OP8および比較器２０から出力される”Ｈ”レベル
の一致信号Ｓ_EQが入力されると、シフトレジスタ２２と
セレクタ２３の組を選択するための”Ｈ”レベルのレジ
スタ選択信号Ｓ_SEL1〜Ｓ_SEL8を出力し、その次のクロッ
クのタイミングで”Ｌ”レベルのビジー信号Ｓ_B1〜Ｓ_B8
を出力してＣＰＵ１のワードメモリ１５へのデータ書き
込み禁止を解除する。４１はアンドゲートであり、各シ
フトレジスタ２２とセレクタ２３の組毎に設けられ、”
Ｈ”レベルのレジスタ選択信号ＳＲ₁および８つの”
Ｈ”レベルのレジスタ選択信号Ｓ_SEL1〜Ｓ_SEL8の論理和
である”Ｈ”レベルのレジスタ選択信号ＳＥＬが入力さ
れた時、”Ｈ”レベルのレジスタ選択信号Ｓ_SR1〜Ｓ_SRn
を出力する。

【００６６】次に、図１３はビジー信号・選択信号発生
回路４０の構成例を示すブロック図である。この図にお
いて、４２は第１の入力端にライトイネーブル信号ＷＥ
が入力され、第２の入力端にオペレータ選択信号Ｓ_OP1
が入力されるアンドゲート、４３は第１の入力端に一致
信号Ｓ_EQが入力され、第２の入力端にオペレータ選択信
号Ｓ’_OP1が入力されるアンドゲート、４４はアンドゲ
ート４３の出力信号を反転するインバータである。

【００６７】４５はアンドゲート、４６はオアゲート、
４７は１段のシフトレジスタであり、アンドゲート４５
は第１の入力端にインバータ４４の出力信号が入力さ
れ、第２の入力端にシフトレジスタ４７の出力信号が入
力され、オアゲート４６は第１の入力端にアンドゲート
４２の出力信号が入力され、第２の入力端にアンドゲー
ト４５の出力信号が入力され、シフトレジスタ４７はオ
アゲート４６の出力信号を１クロックφ分遅延する。

【００６８】４８は第１の入力端にアンドゲート４３の
出力信号が入力され、第２の入力端にシフトレジスタ４
７の出力信号が入力され、レジスタ選択信号Ｓ_SEL1を出
力するアンドゲート、４９は８つのビジー信号・選択信
号発生回路４０のアンドゲート４８から出力される８つ
のレジスタ選択信号Ｓ_SEL1〜Ｓ_SEL8の論理和をとる８入
力のオアゲートである。

【００６９】このような構成において、まず、上述した
第１および第２の実施例と同様、ＣＰＵ１から音源回路
９へ８つのオペレータ分のひとまとまりのデータを転送
する場合について説明する。ＣＰＵ１は、まず、８つの
ビジー信号・選択信号発生回路４０からそれぞれ出力さ
れているビジー信号Ｓ_B1〜Ｓ_B8をチェックし、これらす
べてが”Ｌ”レベルであること、すなわち、ＣＰＵ１の
ワードメモリ１５のすべてのアドレスへのデータ書き込
み禁止が解除されていることを確認した後、ラッチ回路
１６にチャンネルデータを書き込む。

【００７０】具体的には、上位Ｍビット、たとえば、３
ビットをｎ組のシフトレジスタ２２とセレクタ２３の組
のうちの１つの組を選択するための選択データとし、下
位から４番目のビットを「１」とした（３＋４＝７）ビ
ットのアドレスを出力するとともに、下位４ビットに、
音源回路９の１６個の発音チャンネル（ｃｈ１〜ｃｈ１
６）のうちの１つのチャンネル番号を示すチャンネルデ
ータが書かれたｎビットのデータを出力する。たとえ
ば、図１２に示すシフトレジスタ２２₁とセレクタ２３₁
の組を選択するとともに、ｃｈ８を選択する場合には、
アドレスとして「０００１ｘｘｘ」を出力するととも
に、データとして「ｘｘ……ｘ０１１１」を出力する。
なお、「ｘ」は、「１」でも「０」でもよいことを示
す。

【００７１】これにより、図１２に示すデコーダ３７
は、ＣＰＵ１から転送されたアドレスの下位から４番目
のビットが「１」であるので、イネーブル信号Ｓ_Eを出
力してラッチ回路１６にＣＰＵ１から転送されたデータ
の下位４ビット、今の場合、「０１１１」をチャンネル
データとしてラッチさせるとともに、選択されたシフト
レジスタ２２₁とセレクタ２３₁の組に対して、”Ｈ”レ
ベルのレジスタ選択信号ＳＲ₁を出力する。

【００７２】次に、ＣＰＵ１は、ワードメモリ１５にオ
ペレータデータを書き込む。すなわち、下位から４番目
のビットを「０」とした７ビットのアドレス「ｘｘｘ０
０００」〜「ｘｘｘ０１１１」を順次出力するととも
に、それに応じてｎビットのオペレータデータを順次出
力する。これにより、デコーダ３７は、ＣＰＵ１から転
送されたアドレスの下位から４番目のビットが「０」で
あるので、ライトイネーブル信号ＷＥを出力してそのア
ドレスの下位３ビット、すなわち、データアドレスに対
応したワードメモリ１５のアドレスに、ＣＰＵ１から転
送されたｎビットのオペレータデータを順次書き込ませ
る。

【００７３】いっぽう、デコーダ３８は、ＣＰＵ１から
転送されたデータアドレスをデコードし、それぞれの値
に対応した８つの出力端から、”Ｈ”レベルのオペレー
タ選択信号Ｓ_OP1〜Ｓ_OP8を順次出力し、上述した８個の
ビジー信号・選択信号発生回路４０に入力する。これに
より、図１３に示すビジー信号・選択信号発生回路４０
においては、アンドゲート４２の第１の入力端に”Ｈ”
レベルのライトイネーブル信号ＷＥが入力されるととも
に、第２の入力端に上述した”Ｈ”レベルのオペレータ
選択信号Ｓ_OP1〜Ｓ_OP8のうちの対応した信号が入力され
ると、シフトレジスタ４７から次のクロックφのタイミ
ングで、”Ｈ”レベルのビジー信号Ｓ_Bが出力されるの
で、ワードメモリ１５の対応したアドレスへのデータの
書き込みが禁止される。以上説明した動作が８個のビジ
ー信号・選択信号発生回路４０において順次行われる。

【００７４】次に、比較器２０は、ラッチ回路１６から
出力され、Ａ入力端から入力された４ビットのチャンネ
ルデータＤ_C1の値と、カウンタ１９から出力され、Ｂ入
力端から入力されたカウント値の下位４ビットＤ_C2とを
比較し、それらの値が一致すると、”Ｈ”レベルの一致
信号Ｓ_EQを出力する。いっぽう、デコーダ３９は、カウ
ンタ１９から出力されるカウント値の上位３ビットを順
次デコードし、それぞれの値に対応した８つの出力端か
ら、”Ｈ”レベルのオペレータ選択信号Ｓ’_OP1〜Ｓ’
_OP8を順次出力し、上述した８個のビジー信号・選択信
号発生回路４０に入力する。

【００７５】これにより、ビジー信号・選択信号発生回
路４０においては、アンドゲート４３の第１の入力端
に”Ｈ”レベルの一致信号Ｓ_EQが入力されるとともに、
第２の入力端に上述した”Ｈ”レベルのオペレータ選択
信号Ｓ’_OP1〜Ｓ’_OP8のうちの対応した信号が入力され
ると、アンドゲート４８から”Ｈ”レベルのレジスタ選
択信号Ｓ_SELが出力されるので、この信号がアンドゲー
ト４９を介して”Ｈ”レベルのレジスタ選択信号ＳＥＬ
として、図１２のアンドゲート４１に入力される。 以
上説明した動作が８個のビジー信号・選択信号発生回路
４０において順次行われる。

【００７６】また、ワードメモリ１５は、カウンタ１９
から出力されるカウント値の上位３ビットをデータ読み
出し用のデータアドレスとして入力し、そのアドレスに
対応したｎビットのオペレータデータを出力してｎ個の
セレクタ２３の第１入力端にそれぞれ入力するので、ｎ
個のセレクタ２３は、アンドゲート４１から出力され
る”Ｈ”レベルのレジスタ選択信号Ｓ_SR1〜Ｓ_SRnに応じ
て第０入力端あるいは、第１入力端に入力されたｎビッ
トのオペレータデータをｎ個のシフトレジスタ２２に供
給する。

【００７７】今の場合、ビジー信号・選択信号発生回路
４０から”Ｈ”レベルのレジスタ選択信号ＳＥＬが出力
されており、かつ、デコーダ３７から”Ｈ”レベルのレ
ジスタ選択信号ＳＲ₁が出力されているので、選択され
たシフトレジスタ２２₁とセレクタ２３₁の組に対応した
アンドゲート４１₁からは、”Ｈ”レベルのレジスタ選
択信号Ｓ_SR1が出力されている。したがって、セレクタ
２３₁は、第１入力端に入力されたｎビットのオペレー
タデータをシフトレジスタ２２₁に供給するので、クロ
ックφのタイミングでｎビットのオペレータデータがシ
フトレジスタ２２₁に書き込まれる。

【００７８】また、図１３に示すビジー信号・選択信号
発生回路４０の８個それぞれにおいては、アンドゲート
４３の第１の入力端に”Ｈ”レベルの一致信号Ｓ_EQが入
力されるとともに、第２の入力端に上述した”Ｈ”レベ
ルのオペレータ選択信号Ｓ’_OP1〜Ｓ’_OP8のうちの対応
した信号が入力されると、アンドゲート４３の出力信号
が”Ｈ”レベルになり、その信号がインバータ４４によ
って反転された後、アンドゲート４５に入力されるの
で、アンドゲート４５の出力信号は”Ｌ”レベルとな
る。これにより、オアゲート４６の出力信号が”Ｌ”レ
ベルになるので、シフトレジスタ４７から次のクロック
φのタイミングで、”Ｌ”レベルのビジー信号Ｓ_Bが出
力されるので、ワードメモリ１５の対応したアドレスへ
のデータの書き込みの禁止が解除される。以上説明した
動作が８個のビジー信号・選択信号発生回路４０におい
て順次行われる。

【００７９】次に、上述した８つのオペレータ分のひと
まとまりのデータの中の１つのオペレータ（たとえば、
ＯＰ５）に関するデータだけを変更してＣＰＵ１から音
源回路９へ転送する場合について説明する。ＣＰＵ１
は、まず、８つのビジー信号・選択信号発生回路４０か
らそれぞれ出力されているビジー信号Ｓ_B1〜Ｓ_B8の中の
データの変更を希望するオペレータＯＰ５に対応したビ
ジー信号Ｓ_B5をチェックし、その信号が”Ｌ”レベルで
あること、すなわち、ＣＰＵ１のワードメモリ１５の対
応したアドレス（今の場合、「１００」）へのデータ書
き込み禁止が解除されていることを確認した後、ラッチ
回路１６にチャンネルデータを書き込む。これにより、
図１２に示すデータ一時記憶回路８において、８つのビ
ジー信号・選択信号発生回路４０のうち、データを変更
すべきオペレータに対応するビジー信号・選択信号発生
回路４０のみが上述した動作を行うので、データを変更
すべきオペレータのみのデータを変更することができ
る。

【００８０】以上説明したように、上述した第３の実施
例によれば、関連のあるひとまとまり分のデータ、たと
えば、ある楽音パラメータにおけるＯＰ１〜ＯＰ８のす
べてのオペレータに関するデータ、今の場合、８ワード
分を一時記憶するワードメモリ１５と、このワードメモ
リ１５からデータをシーケンシャルに読み出すことを可
能にするカウンタ１９と、ワードメモリ１５の各アドレ
スへのデータの書き込み禁止およびその解除に関するビ
ジー信号Ｓ_B1〜Ｓ_B8を出力するビジー信号・選択信号発
生回路４０を設けることにより、上述した第１および第
２の実施例と同様、ＣＰＵ１からシフトレジスタ２２へ
のひとまとまり分のデータの送信時間（待ち時間）を短
縮することができるとともに、このひとまとまり分のデ
ータの中の任意のオペレータに関するデータだけを変更
してＣＰＵ１からシフトレジスタ２２へ転送することも
可能となる。

【００８１】なお、上述した第３の実施例においては、
ＣＰＵ１は、各オペレータに関するビジー信号Ｓ_B1〜Ｓ
_B8をそれぞれ独立してチェックしている例を示したが、
入出力ポートが足りない場合には、８入力アンドゲート
により、これらのビジー信号Ｓ_B1〜Ｓ_B8の論理和をとっ
てその出力信号をＣＰＵ１に供給するようにしてもよ
い。

【００８２】

【発明の効果】以上説明したように、この発明によれ
ば、時分割に動作する複数の処理チャンネルを有し各処
理チャンネルに対応するデータに基づいて楽音を発生す
る楽音発生手段と、複数の処理チャンネルに各々対応す
る複数のデータを記憶し各データを対応する各処埋チャ
ンネルに時分割で出力するとともにデータの出力に同期
してデータが出力される処理チャンネルに対応するデー
タを書込可能にした記憶手段とからなる音源手段と、デ
ータを一時記憶する一時記憶手段と、音源手段とは独立
に動作し複数の処理チャンネルに各々対応する複数のデ
ータを音源手段に転送して楽音の発生を制御する制御手
段であって複数のデータを転送する際に複数のデータを
一時記憶手段に一括して書き込むものとを具備し、音源
手段が、記憶手段からのデータの出力に同期してデータ
が出力される処理チャンネルに対応するデータを一時記
憶手段から読み出して記憶手段に書き込むようにしたの
で、データの読み出しおよび書き込みが同一のチャンネ
ルについて同期して行われるものであって、かつ複数の
処理チャンネルに各々対応する複数のデータの読み出し
および書き込みが時分割で行われる記憶手段に対して、
同一のチャンネルに対応する複数のデータを書き込むと
きに、各データに対する待ち時間が積み重なるというこ
とがなくなるので、楽音発生手段への楽音パラメータ等
のデータの書き込み時間を短縮することができるという
効果がある。また、請求項２記載の発明によれば、第２
のモードにより記憶手段内の同一チャンネルに対する複
数のデータを共通のデータとする場合に楽音発生手段へ
のデータの書き込み時間をさらに短縮することができる
という効果が得られる。

【図面の簡単な説明】

【図１】 この発明の第１ないし第３の実施例による電
子楽器の構成を示すブロック図である。

【図２】 この発明の第１の実施例におけるデータ一時
記憶回路８の基本構成を示すブロック図である。

【図３】 この発明の第１の実施例におけるデータ一時
記憶回路８の具体的な構成を示すブロック図である。

【図４】 この発明の第１の実施例によるＣＰＵ１のデ
ータ書込処理ルーチンの処理を表すフローチャートであ
る。

【図５】 図３に示すデータ一時記憶回路８のシフトレ
ジスタ２２へのデータ書込処理ルーチンの処理を表すフ
ローチャートである。

【図６】 この発明の第１の実施例の概略を説明するた
めの図である。

【図７】 この発明の第２の実施例におけるデータ一時
記憶回路の具体的な構成を示すブロック図である。

【図８】 この発明の第２の実施例によるＣＰＵ１のデ
ータ書込処理ルーチンの処理を表すフローチャートであ
る。

【図９】 図７に示すデータ一時記憶回路のシフトレジ
スタ３２へのデータ書込処理ルーチンの処理を表すフロ
ーチャートである。

【図１０】 ＣＰＵ１から音源回路９へ転送されるデー
タの他の配列を説明するための図である。

【図１１】 一時記憶回路の要部の他の構成例を示すブ
ロック図である。

【図１２】 この発明の第３の実施例におけるデータ一
時記憶回路の具体的な構成を示すブロック図である。

【図１３】 ビジー信号・選択信号発生回路４０の構成
の一例を示すブロック図である。

【図１４】 シフトレジスタの構成の一例を示す図であ
る。

【図１５】 従来の技術の不都合点を説明するための図
である。

【符号の説明】

１……ＣＰＵ、２……ＲＯＭ、３……ＲＡＭ、４……鍵
盤、５……鍵盤インターフェース、６……操作パネル、
７……パネルインターフェーイス、８……データ一時記
憶回路、９……音源回路、１０……サウンドシステム、
１１……ページライト用メモリ、１２……データメモ
リ、１３……ビジー信号発生部、１４……アドレスカウ
ンタ、１５，３６……ワードメモリ、１６，３７……ラ
ッチ回路、１７，２５，３７〜３９……デコーダ、１
８，２９……書込終了検出回路、１９……カウンタ、２
０……比較器、２１，３０……ビジー信号発生回路、２
２，３２，４７……シフトレジスタ、２３，２６，２
７，３３，３６……セレクタ、２４，３１，３４，３
５，４１〜４３，４５，４８……アンドゲート、２８，
４６，４９……オアゲート、４０……ビジー信号・選択
信号発生回路、４４……インバータ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 楽音を発生するための音源手段であっ
   て、当該音源手段は、 時分割に動作する複数の処理チャンネルを有し、各処
   理チャンネルに対応するデータに基づいて楽音を発生す
   る楽音発生手段と、 前記複数の処理チャンネルに各々対応する複数のデー
   タを記憶し、該各データを対応する各処埋チャンネルに
   時分割で出力するとともに、該データの出力に同期し
   て、該データが出力される処理チャンネルに対応するデ
   ータを書込可能にした記憶手段と からなるものと、 前記データを一時記憶する一時記憶手段と、 該音源手段とは独立に動作し、前記複数の処理チャンネ
   ルに各々対応する複数のデータを前記音源手段に転送し
   て前記楽音の発生を制御する制御手段であって、前記複
   数のデータを転送する際に、該複数のデータを前記一時
   記憶手段に一括して書き込むものとを具備し、 前記音源手段は、前記記憶手段からのデータの出力に同
   期して、該データが出力される処理チャンネルに対応す
   るデータを、前記一時記憶手段から読み出して前記記憶
   手段に書き込むようにしたことを特徴とする電子楽器。
2. 【請求項２】 前記制御手段から前記音源手段へのデー
   タの転送モードを指示するモード指示手段を具備し、 前記制御手段は、第１のモードが指示された場合には、
   複数のデータを前記一時記憶手段に一括して記憶し、第
   ２のモードが指示された場合には、１つのデータを前記
   一時記憶手段に記憶するものであることを特徴とする請
   求項１記載の電子楽器。