JPH07199939A

JPH07199939A - 電子楽器

Info

Publication number: JPH07199939A
Application number: JP5350731A
Authority: JP
Inventors: Taichi Kosugi; 太一小杉
Original assignee: Kawai Musical Instrument Manufacturing Co Ltd
Current assignee: Kawai Musical Instrument Manufacturing Co Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04
Anticipated expiration: 2014-09-20
Also published as: JP2950458B2; US5708227A

Abstract

(57)【要約】【目的】簡単な構成で、誤動作を防止することが可能
なキースキャン回路を備えた電子楽器を提供すること。【構成】キースイッチ回路１０から入力される演奏情
報に基づき、楽音信号を発生する電子楽器において、キ
ースキャン回路１１内に、今回の状態情報とスキャンデ
ータメモリ２１から読み出された前回の状態情報を入力
し、処理不可能な状態情報が入力された場合には、処理
可能な状態情報に変換し、また出力データバッファ２４
に空きがない場合には状態変化を検出しないデコード回
路２２を備えたこと。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器に関し、特に簡
単な構成で誤動作を防止することが可能な鍵盤のタッチ
検出装置を備えた電子楽器に関するものである。

【０００２】

【従来の技術】従来の電子楽器のタッチ検出回路は、鍵
盤の２つのスイッチをそれぞれスキャンし、それぞれの
状態情報を読み込んでいた。そして、それぞれのスイッ
チの状態の組み合わせに従って、キーオン、キーオフ等
の情報を出力していた。また先に作動する第１のスイッ
チと後から動作する第２のスイッチのオンになる時間差
からタッチ強度（速度）情報を算出していた。

【０００３】

【発明が解決しようとする課題】上記したような従来の
電子楽器においては、ノイズ等により、先に作動する第
１のスイッチがオフであり、かつ後から動作する第２の
スイッチがオンであるような情報が入力あるいは発生
し、誤動作をおこすという問題点があった。また、まれ
に先に作動する第１のスイッチと後から動作する第２の
スイッチが同時にオンに変化する状態情報が入力される
場合があり、このような情報が入力されると誤ったタッ
チ情報が出力されてしまうという問題点もあった。本発
明の目的は、前記のような従来技術の問題点を改良し、
簡単な構成で、誤動作を防止することが可能な電子楽器
を提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、鍵盤から入力
される演奏情報に基づき、楽音信号を発生する電子楽器
において、キースキャン回路内に、今回の状態情報と記
憶手段から読み出された前回の状態情報を入力し、処理
不可能な状態情報が入力された場合には、処理可能な状
態情報に変換して出力するデコード手段を備えたことを
特徴とする。

【０００５】

【作用】本発明は、キースキャン回路内にこのようなデ
コード手段を設けたことより、誤ったイベントデータあ
るいはタッチデータの出力を防止でき、また誤データ出
力防止回路を別に設ける必要がなくなり、構成が簡単に
なる。

【０００６】

【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。図２は本発明を適用した電子楽器のハー
ドウェア構成を表すブロック図である。ＣＰＵ１はキー
アサイン、発音制御など電子楽器全体の制御を行うもの
であり、キースキャン回路１１からの信号ＲＥＱの入力
端子およびキースキャン回路制御信号の出力端子を備え
ている。ＲＯＭ２には、制御プログラム及びエンベロー
プ等のデータが格納されている。ＲＡＭ３には、パネル
設定情報、楽器内の各種制御データあるいは入力された
自動演奏データ等が記憶される。またその少なくとも一
部はバッテリーバックアップされ、電源を切っても情報
を保持することができるように構成されている。

【０００７】パネル４は、操作スイッチ、ボリュームお
よび液晶あるいはＬＥＤ等の表示器を備えたパネルと、
パネルのスイッチをスキャンする回路および表示器のド
ライブ回路から成る。楽音発生回路５は、例えば予め波
形が記憶されている波形メモリから、入力された演奏情
報の音高に対応したアドレス間隔で波形情報を読み出
し、独立した複数のデジタル楽音信号を発生して、合成
するものである。Ｄ／Ａ変換器６は合成したデジタル楽
音信号をＤ／Ａ変換する。アンプ７はスピーカ８を駆動
するために楽音信号を増幅する。バス９は電子楽器内の
各回路を接続している。

【０００８】キースイッチ回路１０は、例えば複数の鍵
のそれぞれに備えられた２つのスイッチからなり、該２
つのスイッチの内の第１のスイッチ（Ｓ１）はキーオン
時に先に作動し、第２のスイッチ（Ｓ２）は後から動作
する。キースキャン回路１１は、詳細は後述するが、自
律的にキースイッチ回路１０をスキャンし、スイッチオ
ン、スイッチオフなどのイベント情報を検出し、またタ
ッチ強度データを演算してＣＰＵ１に報告する。なおこ
の他にＭＩＤＩインターフェース回路、フロッピディス
クインターフェース回路、メモリカードインターフェー
ス回路等を設けてもよい。

【０００９】図１は、本発明を適用したキースキャン回
路１１の構成を示すブロック図である。タイミング制御
信号発生回路２５からは、キースイッチをスキャンする
ための信号が送出され、キースイッチ回路１０から出力
されるスキャン信号はスキャン回路２０によって直列信
号に変換され、スキャンデータメモリ２１に順に書き込
まれる。図９（Ａ）はスキャンデータメモリ２１のメモ
リマップを示す説明図である。Ｓ１、Ｓ２はそれぞれス
キャン回路から出力されるキースイッチの状態を示す１
ビットデータであり、Ｓ１ＯＬＤ、Ｓ２ＯＬＤは、デコ
ーダ回路２２から出力され、記憶される前回の状態信号
である。チャタリングデータは、後述するが、チャタリ
ング防止のためのタイミング演算データであり、タッチ
データはスイッチがオンになる時間差からタッチ強度
（速度）を求めるための演算データである。なお（Ｈｉ
ｇｈ）は上位７ビット、（Ｌｏｗ）は下位７ビットのデ
ータである。

【００１０】デコーダ回路２２はスキャンデータメモリ
２１から出力される状態信号等に基づき、処理可能な状
態信号を発生し、スキャンデータメモリ２１に出力する
と共に、該状態信号に基づいてイベント（キーオン、オ
フ）の発生を検出し、タイミング制御信号発生回路２５
に通知すると共に、ＣＰＵ１に対してリクエスト信号Ｒ
ＥＱを送出する。タイミング制御回路２５はクロックに
基づいて各種制御信号を発生し、デコーダ回路２２から
イベントの発生通知（ＫＥＶＮ）を受けると、出力デー
タバッファ２４にイベントデータの書き込みを行う。図
９（Ｂ）は出力データバッファ２４のメモリマップを示
す説明図である。このバッファはＲＡＭで構成されてお
り、３２イベントまでデータを記憶可能なＦＩＦＯ型バ
ッファとして使用される。ＯＦＦ／ＯＮビットはスイッ
チのオフ／オンの別、キーナンバは検出したキーの番号
（音高情報）、Ｓ１／Ｓ２はスイッチの別、タッチデー
タ（Ｈｉｇｈ）は、スキャンデータメモリ２１を使用し
て求めたタッチ強度データの上位７ビットの値である。
演算回路２３は、各鍵の処理期間内で、タッチデータの
演算、チャタリング除去用の演算、出力バッファ手段の
アドレス演算を時分割処理する演算回路（減算器）であ
る。

【００１１】次に、各回路の構成を説明する。図３はキ
ースイッチ回路１０およびスキャン回路２０の構成を示
すブロック図である。タイミング制御信号発生回路２５
からは３２本のキースキャン信号が発生され、キースイ
ッチ回路１０内の各スイッチを経由して２つのシフトレ
ジスタ３１、３２に入力され、直列データＳ１、Ｓ２と
してスキャンデータメモリ２１に出力されると共に、ス
キャンデータメモリ２１から出力される、前回スキャン
入力されたＳ１／Ｓ２の状態信号ＳＷＲとの排他的論理
和が取られ、スイッチの状態変化検出信号ＳＷＥＶがタ
イミング制御信号発生回路２５に出力される。なお３３
はセレクタ、３４はＥＸＯＲゲートである。

【００１２】図４は、スキャンデータメモリ２１および
演算回路２３の構成を示すブロック図である。４１、４
２はメモリ４０に書き込むデータを選択するセレクタで
あり、入力信号Ｓ１、Ｓ２は図９（Ａ）のＳ１、Ｓ２に
書き込まれ、デコーダ回路から発生されるＳ１ＮＷ、Ｓ
２ＮＷは図９（Ａ）のＳ１ＯＬＤ、Ｓ２ＯＬＤにそれぞ
れ書き込まれる。またメモリの下位７ビットにはセレク
タ４２によって選択されたデータが同時に格納される。
なおアドレスの下位７ビットにはキーナンバデータＫＮ
６〜０が供給されている。

【００１３】メモリからの読み出しデータは１ビットラ
ッチ４３〜４８および７ビットラッチ５１、５２によっ
て必要なタイミングでラッチされる。ラッチ４３、４４
にはＳ１ＯＬＤ、Ｓ２ＯＬＤがラッチされ、ラッチ４５
にはＳ１／Ｓ２がラッチされる。ラッチ４６には、チャ
タリングデータの７ビットの論理和を取ったＯＲゲート
５０の出力がラッチされる。ラッチ４７、４８には、Ｏ
Ｒ回路４９により、Ｓ１、Ｓ２とＯＲゲート５０の出力
との論理和を取った信号がラッチされ、この信号はチャ
タリング除去された状態信号Ｓ１ＣＲ、Ｓ２ＣＲとして
デコーダ回路に出力される。７ビットの減算器５５、セ
レクタ５３、５４、ラッチ５１、５２、５６は演算回路
を構成しており、後述するタイミングで各種の減算処理
を行う。なお減算器５５のＢＲｉｎは、各種デクリメン
トが必要な場合に１になるＢＲＩ信号を入力するボロー
（桁下がり）信号入力端子、ＢＲｏｕｔはボロー出力端
子である。

【００１４】図５、図６はデコーダ回路２２の構成を示
すブロック図である。図５の回路は、バッファ２４に空
きがない状態を示す信号ＦＵＬ、１つ前の状態信号Ｓ１
ＯＬ、Ｓ２ＯＬ、チャタリング除去された状態信号Ｓ１
ＣＲ、Ｓ２ＣＲを入力し、図示するような回路構成によ
り、処理不可能な状態を含まない状態信号Ｓ１ＮＷ、Ｓ
２ＮＷを生成すると共に、イベントの発生を示す信号Ｋ
ＥＶＮ、出力データバッファの書き込みポインタを制御
する信号ＷＰＣ、オン／オフの別を示す信号ＫＯＮＦ、
Ｓ１／Ｓ２の別を示す信号ＳＷＤ、タッチデータを最大
値に初期化する信号ＴＮＩを発生する。なお図におい
て、例えばＡＮＤ回路５８はＦＵＬの反転信号、Ｓ２Ｏ
Ｌの反転信号、Ｓ１ＣＲ信号を入力する３入力ＡＮＤ回
路を表している（他の図面も同じ）。

【００１５】図１０は図５の回路の真理値表を示す図で
ある。図において、☆印を付した行は、入力信号のＳ１
ＣＲ、Ｓ２ＣＲとは異なる出力信号Ｓ１ＮＷ、Ｓ２ＮＷ
が出力されることを示しており、例えば２、６、１０行
目では、Ｓ１がオフであるにもかかわらずＳ２がオンで
あるという信号が入力されているが、このような状態は
有り得ないので、出力としては両方オフの状態信号を出
力している。また、図１０の第１４行目においては、や
はりＳ１がオフ、Ｓ２がオンである信号が入力されてい
るが、この場合は前回の状態情報Ｓ１ＯＬ、Ｓ２ＯＬが
共にオンであるので、両スイッチともオンである状態情
報が出力される。更に、４行目では、１つ前の状態が両
スイッチ共オフ、今回の入力が両方オンであり、このよ
うな状態は鍵を非常に強打した場合、あるいは後述する
バッファフル状態の後にまれに起こる。しかし、このよ
うな信号が入力されると、誤ったタッチ強度信号が出力
されてしまうので、Ｓ１のみオンである信号に変換され
ている。なおキーイベント情報がＣＰＵ１に出力される
のは、ＫＥＶＮ欄にオンまたはオフと記載されている場
合のみである。

【００１６】図６の回路は、バッファに空きがないこと
を示す信号ＦＵＬおよびＣＰＵに対するリクエスト信号
ＲＥＱを生成する回路であり、ＦＵＬはバッファへの書
き込みポインタの更新信号と、書き込みポインタ（ラッ
チ７３）と読み出しポインタ（ラッチ７２）の差が０に
なったことを示す信号のＡＮＤにより生成され、出力デ
ータバッファ２４に空きが無くなったことを示す。また
ＲＥＱは書き込みポインタと読み出しポインタの差が０
でないか、あるいはＦＵＬが１であることにより生成さ
れる。ＦＵＬが１になると図１０下４行に示すように、
Ｓ１ＯＬ、Ｓ２ＯＬの値がそのまま出力され、状態変化
を検出しなくなる。従って、バッファにそれ以上のデー
タが書き込まれなくなるので、キースキャン回路の動作
を一時停止する等の複雑な処理回路を別に設ける必要が
なくなる。

【００１７】図７は出力データバッファ２４の構成を示
すブロック図である。出力データバッファ７０は図９
（Ｂ）に示すようなメモリマップを持つＲＡＭであり、
ラッチ７２、７３はそれぞれ読み出しポインタデータ、
書き込みポインタデータをラッチしている。このポイン
タデータは演算回路２３により値が更新される。セレク
タ７１、７４はそれぞれ書き込みデータ、読み出しアド
レスを切り替える。出力データラッチＫＲＧ７５、ＴＲ
Ｇ７６はそれぞれオン／オフおよびキーナンバデータ、
Ｓ１／Ｓ２およびタッチデータをラッチする。セレクタ
７７はＣＰＵからの選択信号ＵＡＳにより一方のデータ
を選択し、ゲート７８はＣＰＵからの読み出しだし制御
信号ＵＲＤに基づき、セレクタ７７からの入力信号をバ
ス９に出力する。

【００１８】図８はタイミング制御信号発生回路２５の
構成を示すブロック図である。マスタークロック発振器
８１からは例えば１０ＭＨｚ程度のクロック信号ＭＣＫ
が発生され、タイミング信号発生回路８０は、クロック
信号ＭＣＫおよび、図示するような制御信号を入力し、
内蔵するカウンタおよび論理回路により、図示するよう
な各種制御信号を発生する。キーナンバカウンタ８２
は、タイミング制御信号発生回路から出力されるクロッ
ク信号ＫＣＫをカウント（分周）し、現在処理している
キーナンバーを示す信号ＫＮ６〜０を発生する。デコー
ド回路８３はキーナンバー信号の上位５ビットの信号を
デコードし、キースキャン信号を出力する。

【００１９】次に、動作タイミングを説明する。図１１
はスキャン回路２０に関するタイミングを示すタイムチ
ャートである。信号ＫＬＤはシフトレジスタ３１、３２
に４ビットずつスキャンデータをロードするためのもの
であり、信号ＫＣＫによりシフトされて直列のスキャン
信号Ｓ１、Ｓ２が出力される。図１２は１つのキーの処
理期間内の各タイミング（Ｔ０〜Ｔ７）におけるメモ
リ、ラッチ等のデータの内容を示す説明図である。まず
スキャン回路２０がスイッチＳ１あるいはＳ２の状態変
化（ＳＷＥＶ）を検出した場合には、タイミング制御信
号発生回路２５の制御により、タイミングＴ１（あるい
はＴ３）において、スキャンデータメモリ２１の該当す
るエリアに０以外のチャタリングデータ初期値が書き込
まれる。次の処理周期からは、タイミングＴ０におい
て、Ｓ１のチャタリングデータ（ＣＤ１）が読み出さ
れ、Ｔ１においてラッチＡＲＧ５１にラッチされ、もし
ＣＤ１が０でなければ演算回路２３において（ＢＲＩ信
号により）１だけ減算され、再びスキャンデータメモリ
２１の同じ番地に書き込まれる。また、図４のＯＲ回路
５０により、読み出されたデータＣＤ１が０以外である
場合に”１”となる信号が生成され、更にＯＲ回路４９
により、Ｓ１との論理和が取られて信号Ｓ１ＣＲが生成
される。

【００２０】従って、Ｓ１ＣＲはスイッチＳ１が一度オ
ンになると直ちに”１”になり、その後チャタリングに
よりＳ１がオン、オフを繰り返しても、ＣＤ１が減算さ
れて”０”になるまでは”１”を保持する。よって、チ
ャタリングデータが”０”になるまでの期間がチャタリ
ング周期より長くなるようにチャタリング初期値を設定
すれば、チャタリングを除去することができる。これは
キーオフの場合も同様である。またスイッチＳ２につい
てもＴ２、Ｔ３において同様の処理が行われる。

【００２１】Ｔ４以降においては、タッチデータの処理
が行われる。演算処理の概要を説明すると、Ｓ１のオン
（あるいはＳ２のオフ）時にタッチデータ（ＴＤＨ、Ｔ
ＤＬ）には最大値（それぞれ７ビットなので１２７）が
セットされる。それ以外の場合にはＴＤｎ＝ＴＤn-1 −
（ＴＤn-1 ／１２８）の演算によりＴＤｎを更新する。
上記演算は、ＴＤｎを上位７ビットのＴＤＨと下位７ビ
ットのＴＤＬにより表すと、ＴＤＬｎ＝ＴＤＬn-1 −Ｔ
ＤＨｎ…（１）、ＴＤＨｎ＝ＴＤＨn-1 −｛（１）式の
ボロー（桁下がり）｝となる。そして、Ｓ２のオン（あ
るいはＳ１のオフ）時に、キーオンイベント（あるいは
キーオフイベント）としてそのキーナンバと共にＴＤＨ
の値がタッチ強度データとして出力される。

【００２２】図１２においては、タイミングＴ４におい
てタッチデータの上位７ビットＴＤＨが読み出され、Ｔ
５においてはタッチデータの下位７ビットＴＤＬが読み
出される。Ｔ６においては、ＴＤＬ−ＴＤＨが演算さ
れ、結果がＴＤＬに書き込まれる。またこの時のボロー
信号がラッチ５６にラッチされ、Ｔ７においては、ＴＤ
Ｈからこのボロー信号（ＢＲＩ）が減算され、ＴＤＨが
更新される。また、Ｓ２のオン時には該ＴＤＨの値がタ
ッチ強度データとして出力データバッファに書き込まれ
る。なお、演算回路２３はこのほかに、イベントが発生
した場合にはＴ０で出力データバッファの書き込みポイ
ンタ（７３）の減算（−１）を行い、Ｔ２においては、
書き込みポインタから読み出しポインタを減算すること
により、一致しているか否かを調べ、Ｔ４においては、
ＣＰＵからの読み出しが発生した場合には読み出しポイ
ンタの減算が行われる。

【００２３】出力データバッファ２４においては、キー
オンあるいはキーオフのイベントが発生した場合には、
Ｔ６においてタイミング制御信号発生回路２５から発生
されるキーナンバデータを書き込みポインタの示すアド
レスに書き込み、Ｔ７においては、タッチデータ（ＴＤ
Ｈ）が書き込まれる。またＴ０においては、読み出しポ
インタの示すアドレスからキーナンバおよびオン／オフ
データが読み出されてラッチＫＲＧにラッチされ、また
Ｔ１においては、タッチデータ（ＴＤＨ）とＳ１／Ｓ２
データがラッチＴＲＧにラッチされる。これらの値はＣ
ＰＵ１から非同期に読み出される。

【００２４】図１３、１４はキースキャン回路１１の１
キーの処理期間におけるタイミング信号波形を示すタイ
ミングチャートである。図３〜８に示す各回路は、各タ
イミングＴ０〜Ｔ７において、図１３、１４に示すよう
なタイミング信号により、図１２に示すような動作を行
う。図において、スキャンデータメモリのアドレス上位
２ビット信号ＣＡＤＲ１、０、および各セレクタの選択
信号の行の０〜３の数字は、該数字を表す２ビット信号
が入力されることを示しており、ＡＲＧ、ＢＲＧ、ＢＲ
Ｉ、ＳＣ１、ＳＣ０の各信号行に信号名が記載されてい
る箇所は、該信号の値を取ることを示している。１つの
キーの処理期間は例えば１〜２マイクロ秒であり、例え
ば１２８キーあったとしても全てのキーをスキャンする
処理周期は２５６マイクロ秒以下である。なお各回路図
におけるラッチ等のストローブ入力端子に三角印の付い
ているものは、信号の立ち上がりでデータをラッチする
ことを示している。

【００２５】最後に、図１５、１６はＣＰＵ１の動作を
示すフローチャートである。図１５に示すメイン処理の
フローチャートにおいて、ステップＳ１においては、電
源投入時の初期化処理が行われ、ＣＰＵ内、ＲＡＭ内、
楽音発生回路内のデータ等が初期化される。ステップＳ
２においては、パネルイベント処理が行われ、パネルの
スイッチ等の状態がスキャンされ、状態変化が検出され
ると対応する処理が行われる。ステップＳ３において
は、後述するキーイベント処理が行われ、その後その他
の処理の後、再びステップＳ２に戻り、メイン処理を繰
り返す。

【００２６】図１６は、図１５のステップＳ３のキーイ
ベント処理を示すフローチャートである。ステップＳ１
０においては、ＣＰＵ１はキースキャン回路１１から出
力される信号ＲＥＱを入力ポートから読み込んで、ＲＥ
Ｑが”１”であるか否かを調べ、結果が否定であれば処
理を終了するが、肯定であれば、ステップＳ１１に移行
する。ステップＳ１１においては、ＣＰＵ１は信号ＵＲ
Ｄ（Ｉ／Ｏポート読み出し制御信号）および信号ＵＡＳ
（読み出しアドレス信号）を発生して、キースキャン回
路１１からオン／オフ、キーナンバデータおよびタッチ
強度データ（とＳ１／Ｓ２情報）を読み出す。ステップ
Ｓ１２においては、読み出したＯＦＦ／ＯＮデータが
１、即ちキーオンであるか否かが調べられ、キーオンで
あればステップＳ１３に移行し、周知のキーアサイン処
理により、空いている発音チャネルが割り当てられ、音
色（波形）やエンベロープ等の各種パラメータがセット
されて、発音開始される。またステップＳ１２において
キーオフであった場合にはステップＳ１４に移行し、該
当する発音チャネルに対して、発音の減衰などのキーオ
フ処理が行われる。

【００２７】以上、実施例を説明したが、次のような変
形例も考えられる。デコーダ回路２２は、図５、６に示
すような布線論理回路により構成したが、例えば図１０
に示すような出力情報を記憶したＲＯＭあるいはＲＡＭ
により実現することも可能であり、そうすれば出力信号
も任意に設定可能である。ＣＰＵはリクエスト信号ＲＥ
Ｑをポートから読み込む例を開示したが、ＲＥＱ信号に
より、ＣＰＵに割り込みをかけるようにしてもよい。

【００２８】

【発明の効果】以上述べたように、本発明の電子楽器に
よれば、キースキャン回路に上記したようなデコード手
段を設けたことより、誤ったイベントデータあるいはタ
ッチデータの出力を防止できるという効果があり、また
誤データ出力防止回路を別に設ける必要がなくなり、簡
単な構成で実施することが可能となるという効果もあ
る。

【図面の簡単な説明】

【図１】本発明のキースキャン回路の構成を示すブロッ
ク図である。

【図２】本発明の電子楽器のハードウェア構成を表すブ
ロック図である。

【図３】キースイッチ回路、スキャン回路を示すブロッ
ク図である。

【図４】スキャンデータメモリ、演算回路を示すブロッ
ク図である。

【図５】デコーダ回路２２の構成を示すブロック図
（１）である。

【図６】デコーダ回路２２の構成を示すブロック図
（２）である。

【図７】出力データバッファ２４の構成を示すブロック
図である。

【図８】タイミング制御信号発生回路の構成を示すブロ
ック図である。

【図９】メモリおよびバッファのメモリマップを示す説
明図である。

【図１０】図５の回路の真理値表を示す図である。

【図１１】スキャン回路２０のタイミングを示すタイム
チャートである。

【図１２】各タイミングにおけるメモリ等の内容を示す
説明図である。

【図１３】キースキャン回路のタイミングを示すタイム
チャート１である。

【図１４】キースキャン回路のタイミングを示すタイム
チャート２である。

【図１５】ＣＰＵ１のメイン処理を示すフローチャート
である。

【図１６】ＣＰＵ１のキーイベント処理を示すフローチ
ャートである。

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…パネル、５
…楽音発生回路、６…Ｄ／Ａ変換器、７…アンプ、８…
スピーカ、９…バス、１０…キースイッチ回路、１１…
キースキャン回路２０…スキャン回路、２１…スキャンデータメモリ、２
２…デコーダ回路、２３…演算回路、２４…出力データ
バッファ、２５…タイミング制御信号発生回路

Claims

【特許請求の範囲】

【請求項１】鍵盤から入力される演奏情報に基づき、
楽音信号を発生する電子楽器において、鍵盤スイッチの状態情報を順次入力するスキャン手段
と、鍵ごとに、今回の状態情報と記憶手段から読み出された
前回の状態情報を入力し、処理不可能な状態情報が入力
された場合には、処理可能な状態情報に変換して出力す
るデコード手段と、デコード手段の出力状態情報を鍵ごとに格納する記憶手
段と、デコード手段の出力情報に基づき、演奏情報を出力する
演奏情報発生手段とを備えたことを特徴とする電子楽
器。
【請求項２】各鍵は異なるタイミングで作動する２つ
のスイッチを有し、デコード手段は、先に作動する第１のスイッチがオフで
あり、かつ後から動作する第２のスイッチがオンである
状態情報が入力された場合には、前回の状態情報が両ス
イッチともオンである場合には両スイッチともオンであ
る状態情報を出力し、それ以外の場合には両スイッチと
もオフである状態情報を出力することを特徴とする請求
項１に記載の電子楽器。
【請求項３】各鍵は異なるタイミングで作動する２つ
のスイッチを有し、デコード手段は、先に作動する第１のスイッチと後から
動作する第２のスイッチが同時にオンに変化する状態情
報が入力された場合には、第１のスイッチのみがオンで
ある状態情報を出力することを特徴とする請求項１ある
いは２に記載の電子楽器。
【請求項４】更に、前記演奏情報発生手段の出力であ
る演奏情報を蓄積し、空きがなくなった場合には、デコ
ード手段に空き無し情報を出力する出力バッファ手段を
備え、デコード手段は、空き無し情報が入力された場合には記
憶手段から読み出された前回の状態情報をそのまま出力
状態情報として出力することを特徴とする請求項１ない
し３のいずれかに記載の電子楽器。
【請求項５】前記記憶手段は、鍵ごとにタッチ情報演
算データおよびチャタリング除去用演算データを記憶
し、更に、各鍵ごとにタッチデータの演算、チャタリング除
去用の演算、出力バッファ手段のアドレス演算のうちの
少なくとも２つの演算を時分割処理する演算回路を備え
ることを特徴とする請求項１ないし４のいずれかに記載
の電子楽器。