JP2950458B2

JP2950458B2 - 電子楽器

Info

Publication number: JP2950458B2
Application number: JP5350731A
Authority: JP
Inventors: 太一小杉
Original assignee: Kawai Musical Instrument Manufacturing Co Ltd
Current assignee: Kawai Musical Instrument Manufacturing Co Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH07199939A; US5708227A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器に関し、特に簡
単な構成で誤動作や誤ったタッチ情報の生成を防止する
ことが可能な鍵盤のタッチ検出装置を備えた電子楽器に
関するものである。

【０００２】

【従来の技術】従来の電子楽器のタッチ検出回路は、鍵
盤を構成する各鍵に対応してそれぞれ設けられた２つの
キースイッチのオン・オフの状態をそれぞれスキャン
し、それぞれの状態情報を読み込んでいた。そして、そ
れぞれのスイッチの状態情報の組み合わせの変化に従っ
て、キーオン、キーオフ等の演奏情報を出力していた。
また先に作動（例えば、オフからオンに変化）する第１
のスイッチと後から動作する第２のスイッチの作動時間
差からタッチ強度（速度）情報を算出していた。

【０００３】

【発明が解決しようとする課題】上記したような従来の
電子楽器においては、ノイズ等により、先に作動するは
ずの第１のスイッチがオフ（不作動）であるのに、後か
ら動作するはずの第２のスイッチがオン（作動）である
ような、正常作動時には発生し得ない情報が入力あるい
は発生し、誤動作をおこすという問題点があった。また
まれには、先に作動する第１のスイッチと後から動作す
る第２のスイッチが同時にオンに変化する状態情報が入
力される場合があり、このような情報が入力されると誤
ったタッチ情報が出力されてしまうという問題点もあっ
た。本発明の目的は、前記のような従来技術の問題点を
改良し、簡単な構成で、誤動作や誤ったタッチ情報の生
成を防止することが可能な電子楽器を提供することを目
的とする。

【０００４】

【課題を解決するための手段】本発明は、各鍵に対応し
て配設され、当該鍵の操作に応答して作動する第１およ
び第２のキースイッチを具備した電子楽器において、前
記第１および第２のキースイッチの作動状態を示す今回
キースイッチ状態情報を順次出力するスキャン手段と、
鍵ごとに、今回のキースイッチ状態情報が通常動作では
あり得ないものであるときは、前回のキースイッチ状態
情報に基づいて前記今回のキースイッチ状態情報を修正
し、修正済み状態情報を今回のキースイッチ状態情報と
して出力するデコード手段と、デコード手段から出力さ
れた今回のキースイッチ状態情報を前回のキースイッチ
状態情報として鍵ごとに格納する記憶手段と、デコード
手段から出力された今回のキースイッチ状態情報および
前回のキースイッチ状態情報に基づいて演奏情報を出力
する演奏情報発生手段とを備えたことを特徴とする。

【０００５】

【作用】本発明によれば、キースキャン装置内にこのよ
うなデコード手段を設けたことより、誤ったイベントデ
ータあるいはタッチデータの出力を防止することができ
る。その結果、誤データ出力防止回路などを別に設ける
必要がなくなり、構成が簡単になる。

【０００６】

【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。図２は本発明を適用した電子楽器のハー
ドウェア構成を表すブロック図である。ＣＰＵ１はキー
アサイン、発音制御など電子楽器全体の制御を行うもの
であり、キースキャン装置１１からの信号ＲＥＱの入力
端子およびキースキャン装置制御信号ＵＲＤ、ＵＡＳな
どの出力端子を備えている。ＲＯＭ２には、制御プログ
ラム及びエンベロープ等のデータが格納されている。Ｒ
ＡＭ３には、パネル設定情報、楽器内の各種制御データ
あるいは入力された自動演奏データ等が記憶される。ま
たその少なくとも一部はバッテリーバックアップされ、
電源を切っても情報を保持することができるように構成
されている。

【０００７】パネル４は、操作スイッチ、ボリュームお
よび液晶あるいはＬＥＤ等の表示器を備えたパネルと、
パネルのスイッチをスキャンする回路および表示器のド
ライブ回路から成る。楽音発生回路５は、例えば予め波
形が記憶されている波形メモリから、入力された演奏情
報の音高に対応したアドレス間隔で波形情報を読み出
し、独立した複数のデジタル楽音信号を発生して、合成
するものである。Ｄ／Ａ変換器６は合成したデジタル楽
音信号をＤ／Ａ変換する。アンプ７はスピーカ８を駆動
するために楽音信号を増幅する。バス９は電子楽器内の
各回路を接続している。

【０００８】キースイッチ回路１０は、例えば複数の鍵
のそれぞれに備えられた２つのキースイッチからなり、
該２つのキースイッチの内の第１のスイッチ（Ｓ１）は
キーオン時に先に作動し（例えば、オフからオンに切り
換わる）、第２のスイッチ（Ｓ２）は後から動作する。
キースキャン装置１１は、詳細は後述するが、自律的に
各キースイッチをスキャンし、各キースイッチの状態情
報の変化に基づいてキーオン、キーオフなどのイベント
情報を検出し、またタッチ強度データを演算してＣＰＵ
１に報告する。なおこの他にＭＩＤＩインターフェース
回路、フロッピディスクインターフェース回路、メモリ
カードインターフェース回路等を設けてもよい。

【０００９】図１は、本発明を適用したキースキャン装
置１１の構成を示すブロック図である。タイミング制御
信号発生部２５からは、キースイッチをスキャンするた
めのキースキャン信号が送出され、各キーのオン／オフ
に応じてキースイッチ回路１０から出力されるスキャン
信号（各キースイッチのオン／オフを表わす）はスキャ
ン回路２０によって直列信号に変換され、スキャンデー
タメモリ部２１に順に書き込まれる。図９（Ａ）はスキ
ャンデータメモリ部２１のメモリマップを示す説明図で
ある。Ｓ１、Ｓ２はそれぞれスキャン回路から出力され
るキースイッチの今回状態を示す１ビットデータであ
り、Ｓ１ＯＬＤ、Ｓ２ＯＬＤは、デコーダ回路２２から
出力され、記憶される前回の状態信号である。チャタリ
ングデータは、後述するが、チャタリング防止のための
タイミング演算データであり、タッチデータは各鍵の２
つのキースイッチがオンになる時間差からタッチ強度
（速度）を求めるための演算データである。なお（Ｈｉ
ｇｈ）はその上位７ビット、（Ｌｏｗ）は下位７ビット
のデータである。

【００１０】デコーダ回路２２はスキャンデータメモリ
部２１から出力される前回および今回の状態信号等に基
づいてイベント（キーオン、オフ）の発生を検出し、タ
イミング制御信号発生部２５に通知すると共に、ＣＰＵ
１に対してリクエスト信号ＲＥＱを送出する。今回の状
態信号がキースイッチの構造、動作上理論的にあり得な
い組合せであるときは、前回の状態信号を参照して合理
的な疑似状態信号に修正し、これをスキャンデータメモ
リ部２１に出力すると共に、前回状態信号としてそこに
記憶する。タイミング制御信号発生部２５はクロックに
基づいて各種制御信号を発生し、デコーダ回路２２から
イベントの発生通知（ＫＥＶＮ）を受けると、出力デー
タバッファ部２４にイベントデータの書き込みを行う。
図９（Ｂ）は出力データバッファ部２４のメモリマップ
を示す説明図である。このバッファはＲＡＭで構成され
ており、３２イベントまでデータを記憶可能なＦＩＦＯ
型バッファとして使用される。ＯＦＦ／ＯＮビットはス
イッチのオフ／オンの別、キーナンバは検出したキーの
番号（音高情報）、Ｓ１／Ｓ２はスイッチの別、タッチ
データ（Ｈｉｇｈ）は、スキャンデータメモリ部２１に
記憶されたスイッチＳ１、Ｓ２のオン／オフ時間差に基
づいて求めたタッチ強度データの上位７ビットの値であ
る。演算回路２３は、各鍵の処理期間内で、タッチデー
タの演算、チャタリング除去用の演算、出力バッファ手
段のアドレス演算を時分割処理する演算回路（減算器）
である。

【００１１】次に、各回路の構成を説明する。図３はキ
ースイッチ回路１０およびスキャン回路２０の構成を示
すブロック図である。タイミング制御信号発生部２５か
らは３２本のキースキャン信号が発生され、キースイッ
チ回路１０内の各スイッチの状態信号が２つのシフトレ
ジスタ３１、３２に入力され、直列データＳ１、Ｓ２と
してスキャンデータメモリ部２１に出力される。一方、
スキャンデータメモリ部２１から出力される前回Ｓ１／
Ｓ２の前回状態信号ＳＷＲと前記データＳ１、Ｓ２（今
回データ）との排他的論理和がＥＸＯＲゲート３４で演
算され、スイッチの状態変化検出信号ＳＷＥＶがタイミ
ング制御信号発生部２５に出力される。なお３３はセレ
クタである。

【００１２】図４は、スキャンデータメモリ部２１およ
び演算回路２３の構成を示すブロック図である。４１、
４２はメモリ４０に書き込むデータを選択するセレクタ
であり、入力信号Ｓ１、Ｓ２は図９（Ａ）のＳ１、Ｓ２
に書き込まれ、デコーダ回路から発生されるＳ１ＮＷ、
Ｓ２ＮＷは図９（Ａ）のＳ１ＯＬＤ、Ｓ２ＯＬＤにそれ
ぞれ書き込まれる。またメモリの下位７ビットにはセレ
クタ４２によって選択されたデータが同時に格納され
る。なおアドレスの下位７ビットにはキーナンバデータ
ＫＮ６〜０が供給されている。

【００１３】メモリ４０からの読み出しデータは１ビッ
トラッチ４３〜４８および７ビットラッチ５１、５２に
よって、必要なタイミングでラッチされる。ラッチ４
３、４４にはＳ１ＯＬＤ、Ｓ２ＯＬＤがラッチされ、ラ
ッチ４５にはＳ１／Ｓ２すなわちＳＷＲがラッチされ
る。ラッチ４６には、チャタリングデータの７ビットの
論理和を取ったＯＲゲート５０の出力がラッチされる。
ラッチ４７、４８には、ＯＲ回路４９により、Ｓ１、Ｓ
２とＯＲゲート５０の出力との論理和を取った信号がラ
ッチされ、この信号はチャタリング除去された状態信号
Ｓ１ＣＲ．Ｓ２ＣＲとしてデコーダ回路に出力される。
７ビットの減算器５５、セレクタ５３、５４、ラッチ５
１、５２、５６は演算回路２３を構成しており、後述す
るタイミングで各種の減算処理を行う。なお減算器５５
のＢＲｉｎは、各種デクリメントが必要な場合に１にな
るＢＲＩ信号を入力するボロー（桁下がり）信号入力端
子、ＢＲｏｕｔはボロー出力端子である。

【００１４】図５、図６はデコーダ回路２２の構成を示
すブロック図である。図５の回路は、出力データバッフ
ァ部２４に空きがない状態を示す信号ＦＵＬ、１つ前の
前回状態信号Ｓ１ＯＬ、Ｓ２ＯＬ、チャタリング除去さ
れた今回状態信号Ｓ１ＣＲ、Ｓ２ＣＲを入力し、処理不
可能な状態すなわち、通常動作では生じ得ないようなキ
ースイッチ状態信号を含まないように、必要に応じて、
予定の論理にしたがって修正された状態信号Ｓ１ＮＷ、
Ｓ２ＮＷを生成すると共に、イベントの発生を示す信号
ＫＥＶＮ、出力データバッファの書き込みポインタを制
御する信号ＷＰＣ、オン／オフの別を示す信号ＫＯＮ
Ｆ、Ｓ１／Ｓ２の別を示す信号ＳＷＤ、タッチデータを
最大値に初期化する信号ＴＮＩを発生する。なお図にお
いて、例えばＡＮＤ回路５８はＦＵＬの反転信号、Ｓ２
ＯＬの反転信号、Ｓ１ＣＲ信号を入力する３入力ＡＮＤ
回路を表している（他の図面でも同じ）。

【００１５】図１０は図５の回路の真理値表を示す図で
ある。図において、☆印を付した行は、入力信号のＳ１
ＣＲ、Ｓ２ＣＲとは異なる出力信号Ｓ１ＮＷ、Ｓ２ＮＷ
が出力されることを示している。例えば２、６、１０行
目では、Ｓ１がオフであるにもかかわらずＳ２がオンで
あるという今回状態信号Ｓ１ＣＲ、Ｓ２ＣＲが入力され
ているが、このような状態は、キースイッチの構成、動
作上有り得ないので、修正された出力としては両方共オ
フの状態信号を出力している。また、図１０の第１４行
目においては、やはりＳ１がオフ、Ｓ２がオンである今
回状態信号が入力されているが、この場合は前回の状態
情報Ｓ１ＯＬ、Ｓ２ＯＬが共にオンであるので、両スイ
ッチともオンである修正状態情報が出力される。更に、
４行目では、１つ前の前回状態が両スイッチ共オフ、今
回の入力が両方オンであり、このような状態は鍵を非常
に強打した場合、あるいは後述するバッファ・フル状態
の時にまれに起こる。しかし、このような信号が入力さ
れると、後述するタッチ強度演算が不定になり、誤った
タッチ強度信号が出力されてしまうので、Ｓ１のみオン
である信号に修正出力されている。なおキーイベント情
報がＣＰＵ１に出力されるのは、ＫＥＶＮ欄にオンまた
はオフと記載されている場合のみである。上述のよう
に、今回のキースイッチ状態信号が通常動作では起こり
得ないようなものであるときは、前回のキースイッチ状
態信号との論理演算結果にしたがって矛盾の無いものに
修正変換されてから前回状態信号として出力され、記憶
される。したがって、理論上は、メモリ４０に格納され
た前回のキースイッチ状態信号には、通常動作では起こ
り得ないような状態信号は含まれないはずである。にも
かかわらず、図１０の真理値表の５〜８行目に、前回の
キースイッチ状態信号として、通常動作では起こり得な
いようなキースイッチ状態信号（０，１）準備されてい
るのは、前記メモリ４０への書き込みや、そこからの読
出しの際のノイズなどによって、折角正常に修正された
状態信号が誤って記憶されたり読出されたりする可能性
があるからである。前記真理値表の演算がデコーダ回路
２２において行われることは、図５に例示した論理回路
の動作からも明らかである。

【００１６】図６の回路は、バッファに空きがないこと
を示す信号ＦＵＬおよびＣＰＵに対するリクエスト信号
ＲＥＱを生成する。ＦＵＬは出力バッファ部２４への書
き込みポインタの更新信号と、前記バッファ部２４の書
き込みポインタ（ラッチ７３）と読み出しポインタ（ラ
ッチ７２）の差が０になったことを示す信号のＡＮＤに
より生成され、出力データバッファ部２４に空きが無く
なったことを示す。またＲＥＱは書き込みポインタと読
み出しポインタの差が０でないか、あるいはＦＵＬが１
であることにより生成される。ＦＵＬが１になると図１
０の表の下４行に示すように、Ｓ１ＯＬ、Ｓ２ＯＬの値
がそのまま出力され、状態変化を検出しなくなる。従っ
て、バッファ７０にそれ以上のデータが書き込まれなく
なるので、キースキャン回路の動作を一時停止する等の
複雑な処理回路を別に設ける必要がなくなる。

【００１７】図７は出力データバッファ部２４の構成を
示すブロック図である。出力データバッファ７０は図９
（Ｂ）に示すようなメモリマップを持つＲＡＭであり、
ラッチ７２、７３はそれぞれ読み出しポインタデータ、
書き込みポインタデータをラッチしている。このポイン
タデータは演算回路２３により値が更新される。セレク
タ７１、７４はそれぞれ書き込みデータ、読み出しアド
レスを切り替える。出力データラッチＫＲＧ７５、ＴＲ
Ｇ７６はそれぞれオン／オフおよびキーナンバデータ、
Ｓ１／Ｓ２およびタッチデータをラッチする。セレクタ
７７はＣＰＵからの選択信号ＵＡＳにより一方のデータ
を選択し、ゲート７８はＣＰＵからの読み出し制御信号
ＵＲＤに基づき、セレクタ７７からの入力信号をバス９
に出力する。

【００１８】図８はタイミング制御信号発生部２５の構
成を示すブロック図である。マスタークロック発振器８
１からは例えば１０ＭＨｚ程度のクロック信号ＭＣＫが
発生され、タイミング制御信号発生回路８０は、クロッ
ク信号ＭＣＫおよび、図示するような制御信号を入力
し、内蔵するカウンタおよび論理回路により、図示する
ような各種制御信号を発生する。キーナンバカウンタ８
２は、タイミング制御信号発生回路から出力されるクロ
ック信号ＫＣＫをカウント（分周）し、現在処理してい
るキーナンバーを示す信号ＫＮ６〜０を発生する。デコ
ード回路８３はキーナンバー信号の上位５ビットの信号
をデコードし、キースキャン信号を出力する。

【００１９】次に、動作タイミングを説明する。図１１
はスキャン回路２０に関するタイミングを示すタイムチ
ャートである。信号ＫＬＤはシフトレジスタ３１、３２
に４ビットずつスキャンデータをロードするためのもの
であり、信号ＫＣＫによりシフトされて直列のスキャン
信号Ｓ１、Ｓ２が出力される。図１２は１つのキーの処
埋期間内の各タイミング（ＴＯ〜Ｔ７）におけるメモ
リ、ラッチ等のデータの内容を示す説明図である。まず
スキャン回路２０がスイッチＳ１あるいはＳ２の状態変
化（ＳＷＥＶ）を検出した場合には、タイミング制御信
号発生部２５の制御により、タイミングＴ１（あるいは
Ｔ３）において、スキャンデータメモリ４０の該当する
エリアに０以外のチャタリングデータ初期値が書き込ま
れる。次の処理周期からは、タイミングＴ０において、
Ｓ１のチャタリングデータ（ＣＤ１）が読み出され、Ｔ
１においてラッチＡＲＧ５１にラッチされ、もしＣＤ１
が０でなければ演算回路２３において（ＢＲＩ信号によ
り）１だけ減算され、再びスキャンデータメモリ４０の
同じ番地に書き込まれる。また、図４のＯＲ回路５０に
より、読み出されたデータＣＤ１がＯ以外である場合に
“１”となる信号が生成され、更にＯＲ回路４９によ
り、Ｓ１との論理和が取られて信号Ｓ１ＣＲが生成され
る。

【００２０】従って、Ｓ１ＣＲはスイッチＳ１が一度オ
ンになると直ちに“１”になり、その後チャタリングに
よりＳ１がオン、オフを繰り返しても、ＣＤ１が減算さ
れて“０”になるまでは“１”を保持する。よって、チ
ャタリングデータが“０”になるまでの期間がチャタリ
ング周期より長くなるようにチャタリング初期値を設定
すれば、チャタリングを除去することができる。これは
キーオフの場合も同様である。またスイッチＳ２につい
てもＴ２、Ｔ３において同様の処理が行われる。

【００２１】Ｔ４以降においては、タッチデータの処理
が行われる。演算処理の概要を説明すると、Ｓ１のオン
（あるいはＳ２のオフ）時にタッチデータ（ＴＤＨ、Ｔ
ＤＬ）には最大値（それぞれ７ビットなので１２７）が
セットされる。それ以外の場合にはＴＤｎ＝ＴＤn-1 −
（ＴＤn-1 ／１２８）の演算によりＴＤｎを更新する。
上記演算は、ＴＤｎを上位７ビットのＴＤＨと下位７ビ
ットのＴＤＬにより表すと、ＴＤＬｎ＝ＴＤＬn-1 −ＴＤＨｎ…（１）、ＴＤＨｎ＝ＴＤＨn-1 −｛（１）式のボロー（桁下がり）｝となる。そして、Ｓ２のオン（あるいはＳ１のオフ）時
に、キーオンイベント（あるいはキーオフイベント）と
してそのキーナンバと共にＴＤＨの値がタッチ強度デー
タとして出力される。

【００２２】図１２においては、タイミングＴ４におい
てタッチデータの上位７ビットＴＤＨが読み出され、Ｔ
５においてはタッチデータの下位７ビットＴＤＬが読み
出される。Ｔ６においては、ＴＤＬ−ＴＤＨが演算さ
れ、結果がＴＤＬに書き込まれる。またこの時のボロー
信号がラッチ５６にラッチされ、Ｔ７においては、ＴＤ
Ｈからこのボロー信号（ＢＲＩ）が減算され、ＴＤＨが
更新される。また、Ｓ２のオン時には該ＴＤＨの値がタ
ッチ強度データとして出力データバッファに書き込まれ
る。なお、演算回路２３はこのほかに、イベントが発生
した場合にはＴ０で出力データバッファの書き込みポイ
ンタ（７３）の減算（−１）を行い、Ｔ２においては、
書ぎ込みポインタから読み出しポイン夕を減算すること
により、一致しているか否かを調べ、Ｔ４においては、
ＣＰＵからの読み出しが発生した場合には読み出しポイ
ンタの減算が行われる。

【００２３】出力データバッファ部２４においては、キ
ーオンあるいはキーオフのイベントが発生した場合に
は、Ｔ６においてタイミング制御信号発生回路２５から
発生されるキーナンバデータを書き込みポインタの示す
アドレスに書き込み、Ｔ７においては、タッチデータ
（ＴＤＨ）が書き込まれる。またＴ０においては、読み
出しポインタの示すアドレスからキーナンバおよびオン
／オフデータが読み出されてラッチＫＲＧにラッチさ
れ、またＴ１においては、タッチデータ（ＴＤＨ）とＳ
１／Ｓ２データがラッチＴＲＧにラッチされる。これら
の値はＣＰＵ１から非同期に読み出される。

【００２４】図１３、１４はキースキャン回路１１の１
キーの処理期間におけるタイミング信号波形を示すタイ
ミングチャートである。図３〜８に示す各回路は、各タ
イミングＴ０〜Ｔ７において、図１３、１４に示すよう
なタイミング信号により、図１２に示すような動作を行
う。図において、スキャンデータメモリ４０のアドレス
上位２ビット信号ＣＡＤＲ１、０、および各セレクタの
選択信号の行の０〜３の数字は、該数字を表す２ビット
信号が入力されることを示しており、ＡＲＧ、ＢＲＧ、
ＢＲＩ、ＳＣ１、ＳＣ０の各信号行に信号名が記載され
ている箇所は、該信号の値を取ることを示している。１
つのキーの処理期間は例えば１〜２マイクロ秒であり、
例えば１２８キーあったとしても全てのキーをスキャン
する処理周期は２５６マイクロ秒以下である。なお各回
路図におけるラッチ等のストローブ入力端子に三角印の
付いているものは、信号の立ち上がりでデータをラッチ
することを示している。

【００２５】最後に、図１５、１６はＣＰＵ１の動作を
示すフローチャートである。図１５に示すメイン処理の
フローチャートにおいて、ステップＳ１においては、電
源投入時の初期化処理が行われ、ＣＰＵ内、ＲＡＭ内、
楽音発生回路内のデータ等が初期化される。ステップＳ
２においては、パネルイベント処理が行われ、パネルの
スイッチ等の状態がスキャンされ、状態変化が検出され
ると対応する処理が行われる。ステップＳ３において
は、後述するキーイベント処理が行われ、その後その他
の処理の後、再びステップＳ２に戻り、メイン処理を繰
り返す。

【００２６】図１６は、図１５のステップＳ３のキーイ
ベント処理を示すフローチャートである。ステップＳ１
０においては、ＣＰＵ１はキースキャン回路１１から出
力される信号ＲＥＱを入力ポートから読み込んで、ＲＥ
Ｑが“１”であるか否かを調べ、結果が否定であれば処
理を終了するが、肯定であれば、ステップＳｌｌに移行
する。ステップＳｌｌにおいては、ＣＰＵ１は信号ＵＲ
Ｄ（Ｉ／Ｏポート読み出し制御信号）および信号ＵＡＳ
（読み出しアドレス信号）を発生して、キースキャン回
路１１からオン／オフ、キーナンバデータおよびタッチ
強度データ（とＳ１／Ｓ２情報）を読み出す。ステップ
Ｓ１２においては、読み出したＯＦＦ／ＯＮデータが
１、即ちキーオンであるか否かが調べられ、キーオンで
あればステップＳ１３に移行し、周知のキーアサイン処
理により、空いている発音チャネルが割り当てられ、音
色（波形）やエンベロープ等の各種パラメータがセット
されて、発音開始される。またステップＳ１２において
キーオフであった場合にはステップＳ１４に移行し、該
当する発音チャネルに対して、発音の減衰などのキーオ
フ処理が行われる。

【００２７】以上、実施例を説明したが、次のような変
形例も考えられる。デコーダ回路２２は、図５、６に示
すような布線論理回路により構成したが、例えば図１０
の真理値表に示すような出力情報を記憶したＲＯＭある
いはＲＡＭにより実現することも可能であり、そうすれ
ば出力信号も任意に設定可能である。ＣＰＵはリクエス
ト信号ＲＥＱをポートから読み込む例を開示したが、Ｒ
ＥＱ信号により、ＣＰＵに割り込みをかけるようにして
もよい。

【００２８】

【発明の効果】以上述べたように、本発明の電子楽器に
よれば、キースキャン回路に上記したようなデコード手
段を設けたことより、、誤ったイベントデータあるいは
タッチデータの出力を防止できるという効果があり、ま
た誤データ出力防止回路を別に設ける必要がなくなり、
簡単な構成で実施することが可能になるという効果もあ
る。

【図面の簡単な説明】

【図１】本発明のキースキャン回路の構成を示すブロッ
ク図である。

【図２】本発明の電子楽器のハードウェア構成を表すブ
ロック図である。

【図３】キースイッチ回路、スキャン回路を示すブロッ
ク図である。

【図４】スキャンデータメモリ、演算回路を示すブロッ
ク図である。

【図５】デコーダ回路２２の構成を示すブロック図
（１）である。

【図６】デコーダ回路２２の構成を示すブロック図
（２）である。

【図７】出力データバッファ２４の構成を示すブロック
図である。

【図８】タイミング制御信号発生回路の構成を示すブロ
ック図である。

【図９】メモリおよびバッファのメモリマップを示す説
明図である。

【図１０】図５の回路の真理値表を示す図である。

【図１１】スキャン回路２０のタイミングを示すタイム
チャートである。

【図１２】各タイミングにおけるメモリ等の内容を示す
説明図である。

【図１３】キースキャン回路のタイミングを示すタイム
チャート１である。

【図１４】キースキャン回路のタイミングを示すタイム
チャート２である。

【図１５】ＣＰＵ１のメイン処理を示すフローチャート
である。

【図１６】ＣＰＵ１のキーイベント処理を示すフローチ
ャートである。

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…パネル、５
…楽音発生回路、６…Ｄ／Ａ変換器、７…アンプ、８…
スピーカ、９…バス、１０…キースイッチ回路、１１…
キースキャン回路２０…スキャン回路、２１…スキャン
データメモリ、２２…デコーダ回路、２３…演算回路、
２４…出力データバッファ、２５…タイミング制御信号
発生回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G10H 1/18 - 1/18 101 G10H 1/053

Claims

(57)【特許請求の範囲】

【請求項１】複数の鍵よりなる鍵盤と、各鍵に対応して
配設され、当該鍵の操作に応答して作動する第１および
第２のキースイッチを具備した電子楽器において、前記第１および第２のキースイッチをスキャンしてそれ
ぞれの状態を示す今回のキースイッチ状態情報を順次出
力するスキャン手段と、鍵ごとに、スキャン手段から出力された今回のキースイ
ッチ状態情報および前回のキースイッチ状態情報を供給
され、今回のキースイッチ状態情報が通常動作ではあり
得ないものであるときは、前回のキースイッチ状態情報
に基づいて前記今回のキースイッチ状態情報を修正し、
修正済み状態情報を今回のキースイッチ状態情報として
出力するデコード手段と、デコード手段から出力された今回のキースイッチ状態情
報を前回のキースイッチ状態情報として鍵ごとに格納す
る記憶手段と、デコード手段から出力された今回のキースイッチ状態情
報および前回のキースイッチ状態情報に基づいて演奏情
報を出力する演奏情報発生手段とを備えたことを特徴と
する電子楽器。
【請求項２】押鍵時には、前記第１のキースイッチが第
２のキースイッチよりも先に不作動状態から作動状態に
変化し、離鍵時には、前記第２のキースイッチが第１の
キースイッチよりも先に不作動状態に復帰するように設
定されたことを特徴とする請求項１に記載の電子楽器。
【請求項３】通常動作ではあり得ないキースイッチ状態
情報は、前記第１のキースイッチが不作動状態、かつ前
記第２のキースイッチが作動状態を示すときであり、このときデコード手段は、前回のキースイッチ状態情報
が第１、第２キースイッチとも作動状態ならば、第１、
第２キースイッチが共に作動状態であることを示す修正
済み状態情報を出力し、そうでないならば、第１、第２
キースイッチが共に不作動状態であることを示す修正済
み状態情報を出力することを特徴とする請求項１または
２に記載の電子楽器。
【請求項４】通常動作ではあり得ないキースイッチ状態
情報は、前記第１および第２のキースイッチが同時に作
動または不作動状態に変化したときであり、このときデ
コード手段は、第１のキースイッチのみが作動を示す状
態情報を出力することを特徴とする請求項１または２に
記載の電子楽器。
【請求項５】更に、前記演奏情報発生手段の出力である
演奏情報を蓄積し、空きがなくなった場合には、デコー
ド手段に空き無し情報を出力する出力バッファ手段を備
え、デコード手段は、空き無し情報が入力された場合には、
前回のキースイッチ状態情報をそのまま今回のキースイ
ッチ状態情報として出力することを特徴とする請求項１
ないし４のいずれかに記載の電子楽器。
【請求項６】前記記憶手段は、鍵ごとにタッチ情報演算
データおよびチャタリング除去用演算データを記憶し、更に、各鍵ごとにタッチデータの演算、チャタリング除
去用の演算、出力バッファ手段のアドレス演算のうちの
少なくとも２つの演算を時分割処理する演算回路を備え
たことを特徴とする請求項５に記載の電子楽器。
【請求項７】前記デコード手段はさらに、前回のキース
イッチ状態情報が通常動作ではあり得ないキースイッチ
状態情報であるときも、前記今回のキースイッチ状態情
報を修正し、修正済み状態情報を今回のキースイッチ状
態情報として出力することを特徴とする請求項１ないし
６のいずれかに記載の電子楽器。