JPS6141192A - 楽音装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　発明の技術分野 本発明は、打鍵の強弱に応じたタッチレスポンス特性を
持つ楽音を発生するようにした電子楽器に関する。

（２）　従来技術と問題点 従来、電子オルガンやシンセサイザー等に代表される電
子楽器においては、打鍵時の鍵速度・圧力・撃力等の演
奏情報に対して種々のタッチレスポンス方式が提案され
てきた。例えば各鍵盤ごとに圧電素子・感圧素子等の圧
力センサを設けて打鍵時の圧力を検出してタッチレスポ
ンス情報とする方式が考えられるが、個々のセンサの出
力アナログ量のばらつきが大きく、また検出方法上の困
難ざやコスト的に高価である欠点があった。また抵抗素
子と容量素子による時定数回路を利用して打鍵速度を検
出する方式として、鍵盤に設けられて経時的に動作する
２つのスイッチの状態変化の時間差の間だけ容量素子の
電荷を放電してその端子電圧の指数関数的減少を検出す
る方式が考えられるが、個々の時定数を均一に設定する
のが困難であり、また比較的大容量の容量素子を必要と
するためＬＳＩ化等の小形化に適きない欠点があった。

また個々の鍵盤に対応した時間計測回路を設けて前記経
時的に動作する２つのスイッチの状態変化の時間差の間
だけ時間計測演算させる方式が考えられるが、コスト的
に非常に高価になる欠点があった。またマイクロプロセ
ッサ（以下ＣＰＵと称する）を用いて押鍵状態を検出す
る従来からの技術の延長として、前記各鍵ごとの２つの
スイッチの状態変化をＣＰＵでスキャンしてその時間差
をソフトウェア的に嚢たは外部のハードウェアによって
検出する方式が考えられるが、ＣＰＵの処理速度の制限
によって十分な分解能のタッチレスポンス特性を得られ
ない欠点があった。またスイッチの状態変化を検出した
時点で鍵盤数より少数の時間計測処理チャンネルを割り
当てることで実質的な処理速度を向上させた回路方式が
考えられるが、同時発音数および発音割り当て方式がハ
ードウェア的に限定されてしまう欠点があっに０また鯛
々の鍵盤に対応したデータエリアと時分割的に使用され
る１つのカウンタを設けて前記経時的に動作する２つの
スイッチの状態変化の時間差の間だけカウントさせる方
式が考えられるが、カウンタの出力は前記時定数回路方
式のような自然な時間変化カーブとは異なるため、ざら
にデータ変換演算を行ったりデータ変換テーブルを参照
する回路が必要となる欠点があった。また、鍵盤スイッ
チが本質的に持っているチャタリングについては、従来
のオンオフのみを検出するＣＰＵスキャン回路のソフト
ウェア的タイマーによるマスキング手法は処理速度の面
で使用できず、個々の鍵盤ごとにハードウェア的なチャ
タリング防止回路を設けるなどの対策が必要であり、チ
ャタリング防止手段を省略すれば十分な精度のタッチレ
スポンス特性を得られない欠点があり、一方別個にチャ
タリング防止手段を設ければコスト高になる欠点があっ
た。また、一般にタッチレスポンス検出処理演算部分と
ディジタル的楽音発生処理部分とは特に関連のない別個
の動作タイミングで最適の動作を行ない、この場合タッ
チレスポンス情報の転送にハンドシェーク方式を用いた
りバッファメモリを用いる方式が考えられるが、個々の
タッチレスポンス情報の転送処理に時間がかかる欠点が
あり、一方タッチレスポンス検出処理演算部分とディジ
タル的楽音発生処理部分を同期させて動作させる方式が
考えられるが、処理量は演奏状態によって変化するため
に常に一方の処理部分は待ち状態となって回路の処理能
率が悪いという欠点があった。また、タッチレスポンス
演算処理方式においてはＲＡＭやＣＰＵのビット数の制
限からタッチレスポンス演算を１ワード８ピツトないし
１ワ一ド１６ビツト単位で能率良く実行する方式が考え
られるが、１ワード８ビツトでは十分な精度のタッチレ
スポンス特性を得られない欠点があり、一方１ワード１
６ビツトでは精度は良好なものの非常にコスト高になる
欠点があった。

（３）　発明の構成および目的 本発明は上記のような点に鑑みてなされたもので、鍵盤
を有し打鍵することによって楽音を発生する電子楽器に
おいて、鍵盤スイッチのチャタリング防止演算処理とタ
ッチレスポンス検出演算処理２行う共通の演算制御回路
および加算回路と、前記チャタリング防止動作とタッチ
レスポンス検出動作の切り換えおよび前記鍵盤スイッチ
状態の走査検出を制御するタイミング制御回路と、前記
鍵盤スイッチ状態の走査検出および鍵盤スイッチのチャ
タリング防止およびタッチレスポンス検出の動作とは非
同期的に楽音信号発生動作を行う楽音発生回路と、前記
楽音発生回路にタッチレスポンス情報を転送するための
転送回路とを具備し、ＣＰＵでは処理困難である高速の
タッチレスポンス検出演算処理およびチャタリング防止
演算処理を共通の演算制御回路および加算回路によって
時分割的に行ない、かつ非同期的に最適の状態で楽音信
号発生動作を行う楽音発生回路に適切なデー夕転送を行
なうことで、同時発音数および発音割り当て方式がハー
ドウェア的に限定されないローコストのタッチレスポン
ス処理を実現するものであり、ざらに２ワードにわたっ
て内部処理用のデータを時分割的に設定し、前記演算制
御回路および加算回路によって時定数回路方式のような
自然な時間変化カーブを持つタッチレスポンスデータを
直接演算した後に高精度・高分解能の１ワードの外部出
力データとすることで、発生する楽音の楽音パラメータ
ーにタッチレスポンス情報を有効に反映させた音楽性豊
かな電子楽器を提供するものである。

（４）　発明の実施例 以下、本発明の実施例を図面とともに詳細に説明する。

第１図は、本発明による電子楽器の構成を説明するため
の構成概念図であり、３は本発明にかかるタッチレスポ
ンス回路、４は全体を制御するＣＰＵ回路である。

すなわち、タッチレスポンス回路３においては、鍵盤１
における楽音演奏情報を検出し、必要なチャタリング防
止演算処理およびタッチレスポンス情報検出操作を行な
い、鍵盤１におけるオンオフ情報とともにＣＰＵ回１２
Ｉ４に転送する。ＣＰＵ回路４においては音色・効果等
設定用タブレット２およびタッチレスポンス回路３から
の情報によって発音割り当て・音色設定・タッチレスポ
ンスパラメーター設定等の処理を行なう。楽音信号発生
回路５においては、ＣＰＵ回路４からの各種データに応
じてタッチレスポンス特性を持った楽音信号を発生する
。楽音信号発生回路５からの楽音信号は効果回路、アン
プ、スピーカーを含むサウンドシステム６によって音響
に変Ｉｎれ、電子楽器の演奏音として発音きれる。

第２図は、第１図に示す鍵盤１およびタッチレスポンス
回路３およびＣＰＵ回路４周辺において実現される、本
発明にかかるチャタリング防止演算処理およびタッチレ
スポンス情報検出操作部分を説明するための具体的構成
例である。第２図において、１０は鍵盤１に設けられる
鍵スィッチ、１１は時分割的にチャタリング防止演算処
理またはタッチレスポンス情報検出操作を行なう演算制
御回路、１２は加算回路、１３はデータ転送回路、１４
は鍵スィッチ１０を走査検出するための走査回路、１５
はチャタリング防止動作とタッチレスポンス検出動作の
フェーズの切り換えおよび鍵盤スイッチ状態の走査信号
の発生を行なうタイミング回路、１６はＣＰＵ回路４お
よび楽音信号発生回路５周辺を含む楽音発生回路である
。

すなわち、タイミング回路１５によって鍵盤スイッチ状
態の走査信号が走査回路１４に与えられると、鍵スィッ
チ１０の演奏情報が走査検出されて演算制御回路１１に
供給される。演算制御回路１１ではタイミング回路１５
からのフェーズ信号に応じて時分割的にチャタリング防
止演算処理またはタッチレスポンス情報検出操作を行な
い、各々のフェーズにおいてビットシフトΦビット反転
・論理操作・セット・リセット等のデータ操作を行なっ
て加算回路１２に供給する。転送回路１３においては、
加算回路１２の出力情報に対して必要に応じてビットシ
フト等の操作を加えるとともに演算制御回路１１に供給
し、またタイミング回路１５からのフェーズ信号に応じ
てデータの一時記憶および楽音発生回路１６へのデータ
転送を行なう。この動作を第３図に示す信号図を用いて
説明すると、複数の鍵盤ＫＥＹ１．ＫＥＹ２、・・・、
ＫＥＹｎに対する処理として例えば第３図（Ａ）のよう
に、まずある鍵スィッチについてチャタリング防止演算
処理を行ない、引き続いて同じ鍵スィッチについてタッ
チレスポンス検出演算処理を行なってから次の鍵スィッ
チの処理に移る方式が考えられる。この場合のタッチレ
スポンス検出分解能は、例えばチャタリング防止に１ｕ
ｓｅｃ、タッチレスポンス検出に１μｓｅＣかかって６
１鍵分を処理するとしても、ある鍵盤をスキャンする１
フレームの時間は１２２μｓｅｃとなり、ＣＰＵによっ
て同様の処理を行なう場合の数倍〜１０倍程皮肉上する
。また第３図（Ｂ）のように、まずある鍵スィッチにつ
いてチャタリング防止演算処理を行ない、引き続いて次
の鍵スィッチについて同じくチャタリング防止演算処理
を行ない、全鍵を１周した後に、引き続き全鍵のタッチ
レスポンス検出演算処理に移る方式も考えられる。この
場合のタッチレスポンス検出分解能も第３図（Ａ）の場
合と同様になるが、チャタリング防止演算処理またはタ
ッチレスポンス情報検出操作を行なう演算制御回路１１
の切り換え動作に伴うディレィが短縮改善されるため、
特に高分解能を求めて高速化する場合には有効である。

第３図（Ｃ）は第２図に示す具体的構成例のチャタリン
グ防止演算処理動作の一例を示したもので、タイミング
回路１５によってさらに細かいフェーズに分かれて動作
し、また演算制御回路１１の構成によってはこのうちの
複数個の動作を並列処理できるものである。第３図（Ｃ
）において、まず最初のフェーズでは転送回路１３より
前回のチャタリング防止演算パラメーターが転送され、
次のフェーズではチャタリングを含む鍵スィッチ１０の
情報が供給される―この２種の入力情報によって続くフ
ェーズでチャタリング防止演算が行なわれ、次のフェー
ズではチャタリングを除去きれたスイッチ情報および新
たなチャタリング防止演算パラメーターが転送ｒｊ回路
１３に転送きれる。第３図（Ｄ）は第２図に示す具体的
構成例のタッチレスポンス検出演算処理動作の一例を示
したもので、タイミング回路１５によってざらに細かい
フェーズに分かれて動作し、また演算制御回路１１の構
成によってはこのうちの複数個の動作を並列処理できる
ものである。第３図（Ｄ）において、まず最初のフェー
ズでは転送回路１３より前回のタッチレスポンス検出演
算パラメーターが転送され、次のフェーズでは第１の鍵
スィッチと第２の鍵スィッチの状態から鍵盤のイベント
状態が検出される。この２種の入力情報によって続くフ
ェーズでタッチレスポンス量の検出演算が行なわれ、次
のフェーズでは鍵盤のイベント状態情報および新たなタ
ッチレスポンス検出演算パラメーターが転送回路１３に
転送される。ここで重要なのはチャタリング防止演算処
理およびタッチレスポンス情報検出演算という異なる操
作を同一の加算回路１２によって行なうための演算＠御
回路１１の働きで、これによって従来膨大な回路構成を
必要としていた部分を簡略化できるものであり、ＬＳＩ
化に適したタッチレスポンスシステムを提供できるもの
である。

第４図は、第２図に示すチャタリング防止演算処理およ
びタッチレスポンス情報検出操作部分を具体的に構成し
た回路の一実施例である。第４図において、２０は各鍵
別に設けられた第１のスイッチ、２１は第１のスイッチ
２０より時間的に遅れて状態変化する省１別に設けられ
た第２のスイッチ、３２はチャタリング除去動作および
タッチレスポンス検出動作の基準となるフェーズ信号お
よびスキャン信号およびアドレス信号および１ｍ信号を
発生するタイミング回路、２２はタイミング回路３２の
スキャン信号によって第１のスイッチ２０または第２の
スイッチ２１のいずれか一方を指定しスイッチの状態を
検出する走査検出口路、２３は走査検出口路２２により
与えられたスイッチ検出信号をタイミング回路３２の制
御信号によって一時記憶する第１の記ＩＬ！回路、２４
はタイミング回路３２のフェーズ信号および制御信号に
よって所定の制御演算操作を行なう制御回路、２５は第
１の記憶回路２３の出力信号および制御回路２４によっ
てチャタリングを除去きれたスイッチ状態信号をタイミ
ング回路３２の１回路信号によって一時記憶する第２の
記憶回路、２６は第２の記憶回路２５の出力信号をタイ
ミング回路３２の制御信号によって一時記憶し第１のス
イッチ情報として制御回１２４に供給する第３の記憶回
路、２７は第２の記憶回路２５の出力信号をタイミング
回路３２０制ａ！ｌ信号によって一時記憶し第２のスイ
ッチ情報として制御回路２４に供給する第４の記憶回路
、３３はシステム全体の各種データ信号および各種コン
トロール信号を時分割的に共有するデータバス、３０は
データバス３３上の信号をタイミング回路３２の制御信
号によって一時記憶し制御回路２４に供給する第５の記
憶回路、３１はデータバス３３上の信号をタイミング回
路３２の＠御信号およびアドレス信号によって一時記憶
する第６の記憶回路、２８は制御回路２４の出力信号を
加算演算してタッチレスポンス情報またはチャタリング
防止情報を得る加算回路、２９はタイミング回１！！３
２の制御信号によって加算回路２８の出力信号および制
御回路２４の出力信号に対して所定のビット操作を行な
ってデータバス３３上に供給するゲート回路、５はデー
タバス３３上の信号によって楽音パラメーターが与えら
れ楽音を発生する楽音発生回路、３４は楽音発生回路５
およびタイミング回路３２を制御してタッチレスポンス
特性を楽音信号に反映させるコントロール回路である。

第４図に示す具体的構成の一実施例の動作を第５図に示
す信号図を用いて説明すると、ある鍵盤Ｉ　ＫＥＹ分に
対する処理として例えば第５図（Ａ）のような処理フロ
ーが考えられる。すなわちまず最初のフェーズにおいて
は、タイミング回路３２のスキャン信号によって走査検
出口路２２が第１のスイッチ２０の状態を検出して第１
の記憶回路２３を経て制御回路２４に供給するとともに
第５の記憶回路３０からはチャタリング防止演算パラメ
ーターが制御回路２４に供給され、加算回路２８を用い
たチャタリング防止演算結果のデータは第２の記憶回路
２５を経て第３の記憶回路２６におよびゲート回路２９
を経てデータバス３３上に供給される。次のフェーズに
おいてはタイミング回路３２のスキャン信号によって走
査検出口路２２が第２のスイッチ２１の状態を検出して
第１の記憶回路２３を経て制御回路２４に供給するとと
もに第５の記憶回路３０からはチャタリング防止演算パ
ラメーターが制御回路２４に供給きれ、加算回路２８を
用いたチャタリング防止演算結果のデータは第２の記憶
回路２５を経て第４の記憶回路２７におよびゲート回路
２９を経てデータバス３３上に供給される。データバス
３３上のデータはタイミング回路３２の制御信号に応じ
て第６の記憶回路３１において適宜一時記憶きれるとと
もに、必要に応じてリアルタイムで楽音発生回路５およ
びコントロール回路３４に転送される。続くフェーズは
タッチレスポンス検出演算処理に必要なデータを設定す
るためのもので、ここではタッチレスポンス検出を２バ
イトにわたって高精度で行なう例を第５図（Ｂ）によっ
て示している。第５図（Ｂ）において、まずデータバス
３３上のタッチレスポンス検出演算パラメーターの上位
バイトを第５の記憶回路３０を経て制御回路２４に供給
し、続いてデータバス３３上のタッチレスポンス検出演
算パラメーターの下位バイトを第５の記憶回路３０を経
て制御回路２４に供給する。続いてデータバス３３上の
前回の鍵盤操作情報が第５の記憶回路３０を経て制御回
路２４に供給され、さらにチャタリングを除去きれた第
１のスイッチ２０の操作情報が第３の記憶回路２６を経
て制御回路２４に供給きれ、またチャタリングを除去き
れた第２のスイッチ２１の操作情報が第４の記憶回路２
７を経て制御回路２４に供給きれる。続くフェーズはタ
ッチレスポンス検出演算処理を実行するためのもので、
タッチレスポンス検出を２バイトにわたって高精度で行
なう例を第５図（Ｃ）によって示している。第５図（Ｃ
）において、まずｗｅ回路２４によって第１のスイッチ
２０の操作情報および第２のスイッチ２１の操作情報お
よび前回の鍵盤操作情報からタッチレスポンス検出演算
処理の動作モードが決定され、必要に応じて新たな鍵盤
操作情報を発生する。この様子を説明するため辷、ここ
では第１のスイッチ２０および第２のスイッチ２１が共
にアクティブ・ハイである、すなわち離鍵時にオフで押
鍵時にオンになるものとするが、これは走査検出口路２
２と第１の記憶回路２３との間に必要に応じてインバー
ター回路を設けることで容易に実現できる。ここでまず
第１のスイッチ２０の操作情報および第２のスイッチ２
１の操作情報の組合せを考えると、 （ａ）第１のスイッチ＝ＯＦＦ 第２のスイッチ＝ＯＦＦ −離鍵状態 （ｂ）　〈第１のスイッチ＝ＯＮ〉 −イベント発生 （ｃ）第１のスイッチ＝ＯＮ 第２のスイッチ＝ＯＦＦ −沈み込み中 （ｄ）　く第２のスイッチ＝ＯＮ〉 −　イベント発生 （ｅ）第１のスイッチ＝ＯＮ 第２のスイッチ＝ＯＮ −押鍵状態 （ｆ）　〈第２のスイッチ＝ＯＦＦ＞ −イベント発生 （ｇ）第１のスイッチ＝ＯＮ 第２のスイッチ＝ＯＦＦ −復帰中 （ｈ）　く第１のスイッチ＝ＯＦＦ＞ −イベント発生 （ｉ）第１のスイッチ＝ＯＦＦ 第２のスイッチ＝ＯＦＦ −離鍵状態 の９種類の状態が経時的に発生することになるが、これ
は第３の記憶回路２６を経て１ｌｉｌｌａｊ回路２４に
供給される第１のスイッチ２０の操作情報および第４の
記憶回路２７畳経て制御回路２４に供給きれる第２のス
イッチ２１の操作情報が共にチャタリング防止処理を受
けているから経時的に発生するのであって、スイッチの
出力信号を直接入力した場合にはチャタリングによって
全く意味のない状態変化を生じてしまうのは言うまでも
ない。以上の９種類の状態を検出してタッチレスポンス
検出演算処理の動作モードを決定するためには、制御回
路２４の中に例えば第６図に示すような回路構成を含め
ばよい。第６図において、２６は第１のスイッチ情報を
一時記憶し供給する第３の記憶回路、２７は第２のスイ
ッチ情報を一時記憶し供給する第４の記憶回路、３０は
データバス上の情報を一時記憶し供給する第５の記憶回
路であり、第５の記憶回路３０ｔ−構成する要素の一部
としてここでは第７の記憶回路４０および第８の記憶回
路４１および第９の記憶回路４２が含まれている。第６
図において、第３の記憶回路２６からはチャタリングを
除去された新たな第１のスイッチ情報が、また第４の記
憶回路２７からはチャタリングを除去された新たな第２
のスイッチ情報が供給され、−力筒７の記憶回路４０か
らは前回の処理結果の第１のスイッチ情報が、また第８
の記憶回路４１からは前回の処理結果の第２のスイッチ
情報が供給され、さらに第９の記憶回路４２からは前回
の処理結果の鍵盤状態情報が供給きれ、以上の入力情報
に対して第６図に示す論理回路の一例によって前記（ａ
）から（Ｌ）の状態が判定演算される。その一つの例を
示すと、エクスクル−シブ・オアゲート４３には第３の
記憶回路２６からの新たな第１のスイッチ信号４４およ
び第７の記ｔ１１回路４ｏからの前回の第１のスイッチ
信号４５が入力され、出力信号４６は第１のスイッチの
状態変化の発生した時に限ってハイ状態になる。同様に
してエクスクル−シブ・オアゲート４７の出力信号４８
は第２のスイッチの状態変化の発生した時に限ってハイ
状態になるため、インバータ４９を経た信号５ｏは第２
のスイッチの状態が変化しない時に限ってハイ状態にな
る。この２つの入力信号４６および５ｏによって、アン
ドゲート５１の出力信号５２ば第１のスイッチのイベン
ト発生信号となり、アンドゲート５３およびアンドゲー
ト５４に供給される。アンドゲート５３には第３の記憶
回路２６からの新たな第１のスイッチ信号４４も入力さ
れており、この出力信号は（ｂ）すなわち第１のスイッ
チのオン・イベント状態変化信号となり、一方アンドゲ
ート５４には第３の記憶回路２６からの新たな第１のス
イッチ信号４４がインバータ５５を経て入力されており
、この出力信号は（ｈ）すなわち第１のスイッチのオフ
・イベント状態変化信号となる。

第５図（Ｃ）において以上のように第１・第２のスイッ
チの操作情報および前回の鍵盤操作情報からタッチレス
ポンス検出演算処理の動作モードが決定されると、続く
フェーズでは加算回路２８によって必要なタッチレスポ
ンス検出演算処理またはチャタリング、防止演算処理を
行なうために、制御回路２４によって動作モードに応じ
た所定の論理演算・ピットシフト等のデータ処理が行な
われる。なおここでのタッチレスポンス検出演算または
チャタリング防止演算量のものは加算演算に限られたも
のではなく、場合によっては後述するように減算・乗算
−の演算に相当するようにデータ変換を行なって共通の
加算回路に時分割的に供給するものであり、これによっ
て回路構成が簡潔で能率の良い演算処理部分を提供する
ものである。これを受けて、続くフェーズではｌｌｌＩ
Ｉａｌｌ回路２４から供給きれた入力データが加算回路
２８によって加算されて演算出力信号となり、ざらに続
く４つのフェーズではゲート回路２９によって加算回路
２８の出力信号およびｆＩ４御回路２４の出力信号に対
して所定のビット操作が施されてデータバス３３上に供
給される。この動作を説明するための信号図が第７図で
あり、第７図（Ａ）は一種の理想的なタッチレスポンス
検出特性の一例として時定数回路による指数関数的特性
カーブを示したものである。同図において櫓軸は第１の
スイッチのイベント情報と第２のスイッチのイベント情
報との時間差として与えられた入力情報であり、縦軸が
タッチレスポンス検出演算の出力情報値を表わし、速い
打鍵すなわち時間差の小きい部分での分解能が高くなる
とともに遅い打鍵すなわち時間差の大きい部分では緩や
かに変化する特性を持っている。第７図（Ｂ）はこれを
ある一定の時間間隔でサンプリングした場合の出力特性
の一例を表わしたものであり、明らかに電子楽器のタッ
チレスポンス特性としては不適当で、特に速い打鍵すな
わち時間差の小とい部分での応答に問題があるのがわか
る。第７図（Ｃ）はこれをざらに細かいある一定の時間
間隔でサンプリングした場合の出力特性の一例を表わし
たものであり、第７図（Ｂ）と第７図（Ｃ）のサンプリ
ングの比が約４皮肉度である事を考えると、ＣＰＵスキ
ャン方式の数倍〜１０倍程皮肉分解能のサンプリングが
容易に実現できる本発明によるタッチレスポンス検出方
式の長所が理解できる。時間軸上のディジタル処理パラ
メーターであるサンプリングに対してデータ値そのもの
のディジタル処理パラメーターである量子化について表
わした信号図が第８図であり、第８図（Ａ）は一種の理
想的なタッチレスポンス検出特性の一例として第７図（
Ａ）と同様の時定数回路による指数関数的特性カーブを
示したものである。第８図（Ｂ）はこれを十分少ざい時
間間隔でサンプリングするとともにある一定の量子化レ
ベルで表現した場合の出力特性の一例を表わしたもので
あり、明らかに電子楽器のタッチレスポンス特性として
は不適当で、特に遅い打鍵すなわちレベル差の小ざい部
分での応答に問題があるのがわかる。第８図（Ｃ）はこ
れをざらに細かいある一定の量子化レベルで表現した場
合の出力特性の一例を表わしたものであり、第８図（Ｂ
）と第８図（Ｃ）の量子化レベル精度の比が約４皮肉度
である事を考えると、タッチレスポンス演算の数ビット
の差がかなりの性能差になる事がわかる。ところで電子
楽器においては一般に汎用のＣＰＵ−ＲＡＭ等を用いた
システムが多（採用きれており、データ処理は８ビット
単位が標準的になっているが、８ビット即ち２５６ステ
ツプという量は楽器にとって場合によっては満足のいく
処理精度とは言えず、演奏者の心理的感覚の鋭い部分、
例えばタッチレスポンスのばらつき・誤差や量子化ノイ
ズは時には過大に気になるものである。このため、加算
回路２８によって演算出力信号が得られる前述のフェー
ズに続いてゲート回路２９によって加算回路２８の出力
信号および制御回路２４の出力（８号に対して所定のビ
ット操作が施されるフェーズにおいては、外部的には１
ワ一ド８ビツト単位のデータ処理を行ないながら内部的
には最大２ワード１６ビツトまでの高精度処理を行なう
ためのビット操作が実行される。

第９図はゲート回路２９を含む前述のビット操作動作部
分を説明するための具体的構成例であり、２４は所定の
制御演算操作を行なう制御回路、３３はシステム全体の
各種信号を時分割的に共有するデータバス、３０はデー
タバス３３上の信号を一時記憶し制御回路２４に供給す
る第５の記憶回路、３１はデータバス３３上の信号を一
時記憶する第６の記憶回路、２８は制御回路２４の出力
信号を加算演算する加算回路、２９は加算回路２８の出
力信号および制御回路２４の出力信号に対して所定のビ
ット操作を行なってデータバス３３上に供給するゲート
回路、５はデータバス３３上の信号によって楽音パラメ
ーターが与えられ楽音を発生する楽音発生回路、３４は
楽音発生回路５等を制御してタッチレスポンス特性を楽
音信号に反映させるコントロール回路である。さらにこ
の具体的構成例においては、第５の記憶回路３０を構成
する要素として第１０の記憶回路６０および第１１の記
憶回路６１および前述のスイッチ状態情報・動作モード
情報等を一時記憶する第１２の記憶回路６２が含まれ、
一方ゲート回路２９を構成する要素として第２のゲート
回路６３および第３のゲート回路６４および前述のスイ
ッチ状態情報・動作モード情報等を供給する第４のゲー
ト回路６５が含まれている。第９図において、データバ
ス３３上の各種信号は時分割的に適宜箱５の記憶回路３
０内の必要な部分に供給きれて一時記憶・保持きれ、こ
こでは第１２の記憶回路、６２には前述のスイッチ状態
情報・動作モード情報等が、また第１０の記憶回路６０
にはタッチレスポンス検出演算パラメーターの上位バイ
トが、また第１１の記憶回１６１にはタッチレスポンス
検出演算パラメーターの下位バイトが設定される。この
ような回路構成において制御回路２４および加算回路２
８が２バイトにわたって高精度のタッチレスポンス検出
演算処理を行なうものであり、例えば第１０の記憶回路
６０からはタッチレスポンス検出演算パラメーターの上
位バイトとして４ビツトが、また第１１の記憶回路６１
からはタッチレスポンス検出演算パラメーターの下位バ
イトとして８ビツトが設定されるとすれば、結局タッチ
レスポンス検出演算回路の内部としては１２ビット精度
の演算処理が行なわれ、加算回路２８の出力信号の上位
バイトとして４ビツトが第２のゲート回路６３から、ま
た加算回路２８の出力信号の下位バイトとして８ビツト
が第３のゲート回路６４から時分割的にデータバス３３
に出力される。また例えば制御回路２４において、第１
０の記憶回ｖＩ４ｅｏからはタッチレスポンス検出演算
パラメーターの上位バイトとして８ビツトが、また第１
１の記憶回路６１からはタッチレスポンス検出演算パラ
メーターの下位バイトとして４ビツトが設定されるよう
にし、加算回路２８においてキャリー出力信号が最下位
ビットに正しくループするように切り換えられるように
設定すると、タッチレスポンス検出演算回路の内部とし
ては全（同等の１２ビット精度の演算処理が行なわれる
が、ここで併せて加算回路２８の出力信号の上位バイト
として８ビツトが第２のゲート回路６３から、また加算
回路２８の出力信号の下位バイトとして４ビツトが第３
のゲート回路６４がら時分割的にデータバス３３に出力
されるように変更することで、全体としては全く同等の
ビット精度のタッチレスポンス検出演算処理を行ないな
がら、出力タッチレスポンス検出演算パラメーター信号
の転送に非常に有効な改良を実現できる。すなわち第９
図において、データバス３３上のタッチレスポンス検出
演算パラメーター信号は第６の記憶回路３１に対して必
要に応じて双方向の転送が行なわれるとともに音源回路
５に対しては必要に応じて一方通行で転送きれ、また同
様にコントロール回路３４に対してもタッチレスポンス
検出演算パラメーター信号は必要に応じて双方向の転送
が行なわれる。この場合前記の後者のように加算回路２
８の出力信号の上位バイトとして８ビツトが第２のゲー
ト回路６３から、また加算回路２８の出力信号の下位バ
イトとして４ビツトが第３のゲート回路６４から時分割
的にデータバス３３に出力されるように変更されている
と、例えば音源回路５に対しては上位バイトの８ビツト
だけをタッチレスポンス情報として転送して、音源回路
５ではこの８ビツトのデータを基に楽音パラメーターを
反映させるようなタッチレスポンス応答が行なわれる。

これはタッチレスポンス検出演算回路の内部としては１
２ビット精度の演算処理が行なわれ、かつ外部でタッチ
レスポンス情報として利用する段階では８ビツトに丸め
られたデータを採用していることになり、同じ８ビツト
の情報としても検出精度は格段に違ってくるものであり
、ざらに８ビツトのデータバスを用いるシステムにおい
てはデータ転送を行なう時間の短縮として回路動作上も
非常に有効である。

以上のような動作によって第５図（Ｃ）に示すビット操
作演算のフェーズが実行きれると、続くフェーズでは制
御回路２４で得られた第１・第２のスイッチの操作情報
および鍵盤操作情報等の出力データがデータバス３３に
供給される。この第１・第２のスイッチの操作情報およ
び鍵盤操作情報は必要に応じてリアルタイムで、または
別個のタイミングで音源回路５およびコントロール回路
３４に供給され、楽音の立ち上がり情報・発音割り当て
情報・＃鍵情報等として作用する。さらに続く２つのフ
ェーズでは、前述のように加算回路２８の出力信号の上
位バイトが第２のゲート回路６３から、また加算回路２
８の出力信号の下位バイトが第３のゲート回路６４から
時分割的にデータバス３３に出力きれることで該当する
１１１分のタッチレスポンス検出演算が終了する。なお
ここでは簡単のために第５図に示すような多くのフェー
ズに分割して説明したのであって、以上の動作は同一の
フェーズ内にて並列処理が可能であるものも多く、並列
処理によって全体の動作速度を高速化することも可能で
ある。

第１０図に示す信号図は、第４図に示す具体的構成の一
実施例の別の動作としてこの並列処理化のフェーズ設定
例を説明するためのもので、第１０図（Ａ）のように大
まかに４つのフェーズに別れている。すなわちまず最初
のフェーズにおいては、走査検出口路２２が第１のスイ
ッチ２０の状態を検出して第１の記憶回路２３を経て制
御回路２４に供給するとともに第５の記憶回路３０から
はチャタリング防止演算パラメーターが制御回路２４に
供給され、加算回路２８を用いたチャタリング防止演算
結果のデータは第２の記憶回路２５を経て第３の記憶図
Ｉ！１１２６におよびゲート回路２９を経てデータバス
３３上に供給される。次の第２のフェーズにおいては走
査検出口路２２が第２のスイッチ２１の状態を検出して
第１の記憶回路２３を経て制御回路２４に供給するとと
もに第５の記憶回路３０からはチャタリング防止演算パ
ラメーターが制御回路２４に供給され、加算回路２８を
用いたチャタリング防止演算結果のデータは第２の記憶
回路２５を経て第４の記憶回路２７におよびゲート回路
２９を経てデータバス３３上に供給きれる。続く第３の
フェーズはタッチレスポンス検出演算処理に必要なデー
タを設定するためのもので、ここでもタッチレスポンス
検出を２バイトにわたって高精度で行なう例として示し
ており、続く第４のフェーズではタッチレスポンス検出
演算処理を実行してその結果をデータバス３３上に供給
するものである。このような全体の動作を信号の流れに
着目して大別すると第１０図（Ｂ）に示すように４つの
フェーズをざらに２つずつに分解して、第１のスイッチ
に関してチャタリング防止演算操作に必要なデータを設
定する第１のフェーズ・第１のスイッチに関してチャタ
リング防止演算操作を実行してデータを出力する第２の
フェーズ・第２のスイッチに関してチャタリング防止演
算操作に必要なデータを設定する第３のフェーズ・第２
のスイッチに関してチャタリング防止演算操作を実行し
てデータを出力する第４のフェーズ・タッチレスポンス
検出演算操作に必要なデータの上位バイトを設定する第
５のフェーズ・タッチレスポンス検出演算操作に必要な
データの下位バイトを設定する第６のフェーズ・タッチ
レスポンス検出演算操作を実行してデータの下位バイト
を出力する第７のフェーズ・タッチレスポンス検出演算
操作を実行してデータの上位バイトを出力する第８のフ
ェーズ、の８つのフェーズにまとめられる。第１０図（
Ｃ）はこの８っのフェーズにおいてそれぞれ内部で並列
に処理きれる動作を示したもので、このタイムスロット
は等間隔にする必要はなく演算量・転送速度等によって
最もマージンの良好な状態に設定きれる。このようなフ
ェーズ構成でチャタリング防止演算およびタッチレスポ
ンス検出演算を行なう場合に最も能率の高い演算状態は
、チャタリング防止演算パラメーターを８ビツトとして
一度にデータセットし、またタッチレスポンス検出演算
パラメーターは２バイト１６ビツトとして２回でデータ
セットすればよ＜、、ＣＰＵによるソフトウェア的チャ
タリング防止およびタッチレスポンス検出に比べて１０
倍程度の高速でより高精度の処理を容易に実現できるも
のである。

第１１図は、第４図に示す制御回路２４を中心としたチ
ャタリング防止演算処理部分を具体的に構成した回路の
一実施例である。第１１図において、２３は第１または
第２のスイッチ検出信号を一時記憶する第１の記憶回路
、２５は第１の記憶回路２３の出力信号および制御回路
によってチャタリングを除去きれたスイッチ状態出力信
号を一゛　時記憶する第２の記憶回路、３０はデータバ
ス上の信号を一時記憶し制御回路に供給する第５の記憶
回路、２８は制御回路の出力信号を加算演算する加算回
路、２９は加算回路２８の出力信号および制御回路２４
の出力信号に対して所定のピット操作を行なってデータ
バス上に供給するゲート回路であり、ここでは８ビツト
のデータ長によるチャタリング防止演算を行なうものと
して、第５の記憶回路３０内にはチャタリング防止演算
パラメーターデータを一時記憶し制御回路に供給する８
ビツトの第１３の記憶回路７１を、またゲート回路２９
内にはチャタリング防止演算パラメーターデータをデー
タバスに供給する８ビツトの第５のゲート回路７３を設
け、ざらに前回の鍵スイツチ情報を一時記憶し制御回路
に供給する第１４の記憶回路７０および新たな鍵スィッ
チの情報をデータバス上に供給する第６のゲート回路７
２も設けられている。

第１１図に示す具体的構成の一実施例の動作を第１２図
に示す信号図を用いて説明すると、鍵盤操作によっであ
る鍵盤スイッチから第１の記憶回路２３を経て入力され
る鍵盤スイッチ信号は例えば第１２図（Ａ）のように一
般にオンイベント・オンイベントの何れにもチャタリン
グノイズを含み、電子楽器のキー状態信号としては適当
でないばかりでなくタッチレスポンス検出に際しては検
出精度の誤差として大きく作用する。この第１の記憶回
路２３の出力信号は第１４の記憶回路７０の出力信号と
ともにエクスクル−シブ働オアゲート７４に供給され、
その結果第１２図（Ｂ）に示すようなイベント発生信号
がオアゲート７８およびインバータ７５に供給される。

インバータ７５の出力信号は第１３の記憶回路７１の各
ピット毎に設けられたアンドゲートに対してリセット信
号として働き、その結果第１２図（Ｃ）に示すように前
記イベント発生信号ごとに８ビツトのチャタリング防止
演算パラメーターデータがクリアされることになり、こ
のデータは加算回路２８の第１の入力として供給される
。−力筒１３の記憶回路７１の各ピットの出力はアンド
ゲート７６およびインバータ７７を経て、第１２図（Ｄ
）に示すような、チャタリング防止演算パラメーターデ
ータが全ビット°°１”°状態である時にのみ°°０°
゛となるような信号として加算回路２８の第２の入力の
最下位ピットとして供給きれる。加算回路２８の第２の
入力の他のピットはここでは全て°°０°°と　　　　
′しであるため、結局加算回路２８においてはチャタリ
ング防止演算パラメーターデータに対して、そのデータ
値が最大値をとらない限り常にインクリメント動作を行
なうように設定きれることになる。このような構成にお
いてチャタリング防止演算パラメーターデータは第１２
図（Ｃ）に示すように変化するが、この増加特性を所望
の時間特性にすることは、加算回路２８の第２の入力と
して任意の定数を設定することで容易に実現できる。

以上の動作を受けてインバータ７７からの第１２図（Ｄ
）の信号および第１２図（Ｂ）のイベント発生信号およ
び第１２図（Ａ）の鍵盤スイッチ信号がオアゲート７８
に供給され、その出力信号は第１２図（Ｅ）のようにな
る。これは鍵盤スイッチ信号のオンイベントに対しては
チャタリングを含めて最初のイベントをオンイベント出
力として検出するものであり、一方オフイベントに対し
てはチャタリングを含めた最後のイベントから一定時間
後をオフイベント出力として検出するものである。これ
によって、チャタリング防止演算パラメーターデータが
初期値からインクリメントきれて最大値に達するまでの
時間なＴとすると、鍵盤スイッチ信号のオンイベントに
対しては時間Ｔ以内のチャタリングは全てマスクされて
常に最初のオンイベントを検出し、一方鍵盤スイッチ信
号のオフイベントに対しては時間Ｔ以内のチャタリング
を全てマスクするとともに時間１以上オフ状態が続いた
時に初めてオフイベントとして検出することになる。チ
ャタリングをマスクする時間パラメーターＴを定める条
件としてはチャタリング防止演算の時分割レート、チャ
タリング防止演算パラメーターデータのビット数、加算
回路２８の第２の入力として設定される任意の定数等が
あり、ソフトウェアスキャン方式のチャタリング除去タ
イマーとして用いられる１０ｍ５〜２０ｍ５の時間定数
は容易に実現で診る。以上のようにタッチレスポンス検
出演算処理回路と時分割的に共用できるチャタリング防
止回路を設けることによって、従来のように別個の回路
を各鍵毎に設けたり専用の回路を必要とした場合に比べ
て簡潔な回路規模で有効なチャタリング防止効果なえら
れるものであり、ざらに従来の時定数回路等によるアナ
ログ式チャタリング防止回路に比較しても、時間パラメ
ーターＴの設定が非常に高精度で安定に動作し、かつ高
速のチャタリング防止回路を提供できるものである。

第１３図は、第４図に示す制御回路２４を中心とし辷タ
ッチレスポンス検出演算処理部分を具体的に構成した回
路の一実施例である。第１３図において（ｂ）は第６図
に示すような回路動作によって与えられる第１のスイッ
チのオンイベント信号であり、（Ｃ）は同じく第６図に
示すような回路動作によって与えられる「鍵盤沈み込み
中」信号、すなわち第１のスイッチのオンイベントと第
２のスイッチのオンイベントの間を示す信号である。ま
た３０はデータバス上の信号を一時記憶し制御回路に供
給する第５の記憶回路、２８はｗ御回路の出力信号を加
算演算する加算回路、２９は加算回路２８の出力信号お
よび制御回路２４の出力信号に対して所定のビット操作
を行なってデータバス上に供給するゲート回路であり、
ここでは１０ビツトのデータ長によるタッチレスポンス
検出演算を行なうものとして構成されているため、デー
タバスが８ピツトである場合は時分割的に２回に分けて
データ転送を行なうことになる。

第１３図に示す具体的構成の一実施例の動作を第１４図
に示す信号図を用いて説明すると、鍵盤操作によって入
力されてチャタリング防止演算処理を受けた第１のスイ
ッチのキー状態信号は第１４図（Ａ）のようになり、ま
た同じ鍵盤のチャタリング防止演算処理を受けた第２の
スイッチのキー状態信号は第１４図（Ｂ）のようになっ
ている。この鍵スイツチ信号に対して第１３図において
（ｂ）として供給きれる信号は第６図に示すような回路
動作によって与えられる第１のスイッチのオンイベント
信号であり、第１４図（Ｃ）のように箆１のスイッチの
キー状態信号の立上りにアクティブとなる。−力筒１３
図において（Ｃ）として供給きれる信号は同じく第６図
に示すような回路動作によって与えられる「鍵盤沈み込
み中」信号、すなわち第１のスイッチのオンイベントと
第２のスイッチのオンイベントの間を示す信号であり、
第１４図（Ｄ）のように第１のスイッチのキー状態信号
の立上りにアクティブとなり、第２のスイッチのキー状
態信号の立上りにインアクティブとなるものである。こ
こで１つの鍵盤に対応するタッチレスポンス検出動作の
例を考えると、データバスから時分割的に第５の記憶回
路３０を経て供給きれる１０ビツトのタッチレスポンス
検出演算パラメーター信号はビット毎に設けられたオア
ゲートに入力され、このオアゲートのもう１つの入力と
しては前記第１のスイッチのオンイベント信号が共通に
供給される。このため第１４図（Ｅ）のように、タッチ
レスポンス検出演算パラメーター信号は第１のスイッチ
のオンイベントの時点で全てのビットが゛°１°°状態
に初期設定され、このデータは加算回路２８の第１の入
力として供給される。一方タッチレスポンス検出演算パ
ラメーター信号の上位３ビツトはそれぞれインバータを
経てアンドゲートに入力され、このアンドゲートの出力
は加算回ｆｍ２８の第２の入力の下位３ピツトに７ビツ
トシフトして供給される。こおアンドゲートのもう１つ
の入力としては前記「鍵盤沈み込み中」信号が共通に供
給されてゲート信号となり、ざらにこの前記「鍵盤沈み
込み中」信号は加算回路２８の第２の入力の残りの上位
ビットとして供給される。これによって加算回路２８の
第２の入力として供給される信号は、前記「鍵盤沈み込
み中」信号がアクティブ、つまりタッチレスポンス検出
演算中には、タッチレスポンス検出演算パラメーター信
号の上位３ビツトを反転しざらに下位３ピツトへと７ビ
ツトシフトして、残りの上位ビットをすべて°°１゛°
とした１０ビツトのデータであり、一方前記「鍵盤沈み
込み中」信号がインアクティブ、つまりタッチレスポン
ス検出演算を行なわない動作フェーズの時には、全ビッ
トが°°Ｏ°°になって加算回路２８の第１の入力がそ
のまま出力信号として素通りすることになる。このよう
なデータ変換処理によって加算回路２８から得られるタ
ッチレスポンス検出演算パラメーター信号出力を順に考
えてみると、まずタッチレスポンス検出演算パラメータ
ー信号入力データをＸとし、このＸの上位３ビツトを７
ビツトシフトした３ピツトの数をＹとすると、Ｙはおお
よそＸの（２の７乗）分の１、すなわちＹ岬Ｘ／１２８ 一一−（１） であり、ＸもＹもサインビットを持たない正数であるか
ら、 Ｘ　　＞　　Ｙ　　　　　　　　　　　−−−（２）で
ある。また一般に、ある数Ｙの「１の補数」をＹとする
と、Ｙが１０ビツトであれば Ｙ　＝　２″−１−Ｙ であることは良く知られている。ところで１の補数とい
うのはある数の全てのビットを反転させた数のことであ
るから、前記加算回路２８の第２の入力、すなわち「タ
ッチレスポンス検出演算パラメーター信号の上位３ビツ
トを反転しざらに下位３ピツトへと７ビツトシフトして
、残りの上位ビットをすべて°″１°′とした１０ビツ
トのデータ」というのは、前記「Ｘの上位３ビツトを７
ビツトシフトした３ビツトの数」Ｙに対してまきに１の
補数の関係にあることになる。よって加算回路２８の第
１の入力はタッチレスポンス検出演算パラメーターのＸ
であり、一方角算回路２８の第２の入力はこのＹである
から、加算演算の結果をＸｏとすれば（３）式より、 Ｘ’　＝　Ｘ＋Ｙ　＝　２”　＋（Ｘ−Ｙ）−１となる
。ここで（２）式より Ｘ−Ｙ　＞　　Ｏ−−−（５） であるから（４）式は１０ビツトにおいては桁あぶれを
起こし、加算における１の補数の補正がおこなわれるこ
とになり、（４）式は ｘ’　＝　ｘ＋’ｉ’　＝　ｘ−ｙ となり、加算回路２８においてはＸからＹを減する減算
が行なわれることが判った。ここで（１）式より、 Ｘ’　岬　Ｘ−Ｘ／１２８ ＝　（１２７）：Ｘ）／１２８ 、’、　　　ｘ’　岬　（１２７／　１２８））：＋　
Ｘとなる。これはタッチレスポンス検出演算パラメータ
ー信号データ：Ｘに対して、常に１より少なる正定数：
（１２７／１２８）を乗する乗算が行なわれることを意
味する。この乗算によってタッチレスポンス検出・演算
パラメーター信号データは一定の割合で変化し、引き続
き第２のスイッチがオン状態になって前記「鍵盤沈み込
み中」信号がインアクティブ、つまりタッチレスポンス
検出演算を停止する動作フェーズに移ると、加算回路２
８の第２の入力の全ビットが°０°°になって加算回路
２８の第１の入力がそのまま出力信号として素通りし、
この時点でのタッチレスポンス検出演算パラメーター信
号データがそのまま保持された形で「プラス°°０゛°
の加算演算」を受は続ける。こうして得られたタッチレ
スポンス検出演算パラメーター信号データはデータバス
を経由して適宜第６の記憶回路３１およびコントロール
回路３４および音源回路Ｓに転送きれ、最終的には音源
回路５において発生される楽音パラメーターとして反映
され、例えば音量ピーク値・エンベロープ形状・サステ
ィン時間・倍音構成・音色の時間変化特性・音色フィル
ター特性等のデータが演奏のタッチ量に対応するように
設定される。以上のようなタッチレスポンス検出演算処
理が実行されることで、タッチレスポンス検出演算パラ
メーターは第７図（Ａ）に示したような自然な指数関数
的現象カーブを描いて変化することになり、良好な楽器
特性が実現される。ここで重要なのは、従来このような
特性を得るために必要であった乗算回路・指数関数変換
テーブル等の複雑な回路構成が必要なく、チャタリング
防止演算処理動作と共通の加算回路を利用してタッチレ
スポンス検出演算処理動作を行なえることであり、簡潔
な回路構成で有効な楽器特性を得られるものである。ま
たここでは７ビツトシフトによって（８）式のような乗
算パラメーターを得たが、同様にして６ピツトシフトな
ら（８３／６４Ｌ　５ビツトシフトなら（３１／３２）
等、必要に応じた変換特性を容易に設定できる。さらに
ここでは全体としてタッチレスポンス検出演算パラメー
ターは１０ビット精度で処理されたが、ざらに１２ビツ
ト、１４ビツト・・・とすることで、前述のように高精
度のタッチレスポンス検出演算処理動作が実現できる。

さらにここに示したような方式の長所としては、従来の
タッチレスポンスカウンタを用いた方式では非常にゆっ
くりの打鍵時にはタッチレスポンスカウンタがオーバー
フローしてしまうために、ある設定値に達するとカウン
トを停止させるための設定値比較回路およびカウント停
止回路を必要としたのに対して、ここではタッチレスポ
ンス検出演算パラメーター信号のビットシフトされる上
位３ビツトが全て°°０°°になると加算演算は自動的
に「プラス°°Ｏ°°の加算演算」となってタッチレス
ポンス検出演算パラメーター信号データはそのまま保持
された形になるとともに一定の最小値が自動的に設定さ
れることになり、この点でも簡潔な回路構成で有効な楽
器特性を得られるものである。

以上のようにして得られたタッチレスポンスデータはＣ
ＰＵを中心とした楽音発生回路によって楽音の音量・音
色・時間変化等のパラメーターに反映するように利用さ
れる。そのためにはタッチレスポンス検出処理部分から
楽音発生部分へ時々刻々とタッチレスポンスデータを転
送する必要があるが、この転送方式によっては電子楽藩
として不十分な遅い処理速度となりかねない程にデータ
量は多く、システムの特性に対応した効率的な転送方式
が必要とされるものであり、本発明においても前述の本
発明のシステムに適合した有効なタッチレスポンスデー
タ転送方式を新規に提案するものである。第１５図はこ
の様子を説明するための従来のＣＰＵを中心とした楽音
発生回路の構成例であり、同図において８０は回路全体
を制御するＣＰＵ、８１はデータ等を一時的に格納する
ＲＡＭ１８２は固定データ・プログラム等を格納するＲ
ＯＭ、８３は入出力ポート、８４は音色・効果等を設定
するタブレット、８５は音源回路、８６はサウンドシス
テム、８７はアドレスバス・データバス・コントロール
バス等のシステムバスである。このような構成の電子楽
器は従来よく知られているのでここでは細かい動作の説
明は省略するが、このようなシステムにおいては各部分
の動作は全てＣＰＵ８０の管理下にあって個々に制御さ
れており、鍵盤操作から楽音の発生に至るプロセスの全
てはＣＰＵ８０がＲＯＭ８２のプログラムに従つて順々
に処理するものであり、回路の動作速度を決定する要素
としてはＣＰＵ８０の処理速度とソフトウェアの能率に
負うところが大きかった。

第１６図は前記第１５図に示したような従来のＣＰＵを
中心とした楽音発生回路の構成例において形式的にタッ
チレスポンス処理部分を付加した構成例であり、同図に
おいて９０は回路全体を制御するＣＰＵ、９３はデータ
等を一時的に格納するＲＡＭ、９４は固定データ・プロ
グラム等を格納するＲＯＭ、９５は入出力ポート、９６
は音源回路、９７はサウンドシステム、９８はアドレス
バス番データバス修コントロールパス等のシステムバス
、９１は鍵盤スイッチ、９２はタッチレスポンスデータ
を発生するタッチセンサである。このような構成図は一
見何の問題もなく動作するように思われるが、実はタッ
チセンサ９２は他の構成要素のようにＣＰＵ９０に完全
に従属して制御される性格の構成要素ではなく、ＣＰＵ
９０よりもはるかに高速の内部動作を行なうとともに多
量のデータを実時間的に処理する独立的な性格を持つ構
成要素であり、単に第１６図に示したような構成で接続
するだけでは有効なタッチレスポンス付営電子楽響は実
現できるものではない。すなわちタッチセンサ９２から
供給されるタッチレスポンスデータはシステムバス９８
を介して実時間的にＣＰＵ９０以下の楽音発生部分に与
えられるが、この際前記タッチレスポンスデータの転送
に伴なって一時的にシステムバス９８を占有することに
なる。ところでシステムバス９８はＣＰＵ９０の動作に
とってはＲＯＭ９４のインストラクションをフェッチす
るのを始めとして、データ転送・ステータス検出・入出
力操作・音源制御等のためにほぼ常時使用きれ続けてい
るものであり、ここに形式的にタッチレスポンス処理部
分を付加しただけではバスファイト・ダブルアクセス等
の不都合が発生して満足の行く回路動作は達成できない
。ざらにＣＰＵ９０が１つの処理を行なう動作時間に対
してタッチセンサ９２が１鍵に対するタッチレスポンス
検出演算を実行する動作時間は格段に小キク、その分タ
ッチレスポンス情報の転送方法としては相当のシステム
バス占有時間を設定するか、またはできる限り高能率の
データ転送方式を用いる必要がある。

第１７図はこのようなタッチレスポンス情報の転送方法
として考えられる１方式を示した具体的構成例であり、
同図において１００はタッチレスポンスデータな発生す
るタッチセンサ、１ｏ１はデータバス上のデータを切り
換えるデータセレクタ、１０２はタッチレスポンスデー
タを一時的に格納するバッファＲＡＭ、１０３は回路全
体を制御するＣＰＵ、１０４はシステム動作に関するデ
ータ等を一時的に格納するシステムＲＡＭ。

１０５は固定データ・プログラム等を格納するＲＯＭ、
１０６は入出力ポート、１０７は音源回路、１０８はア
ドレスバスφデータバス拳コントロールバス等のシステ
ムバスである。ここで第１８図に示す信号図を用いてこ
の動作を説明すると、第１８図（Ａ）はタッチセンサ１
００の動作モードを示すものであり、タッチレスポンス
検出演算を行なう演算モードとタッチレスポンスデ−タ
をバッファＲＡＭ１０２へ転送する転送モードとが交互
に現われるが、これは定期的に繰り返す方式の他に打鍵
イベントによって始めて転送モードに移る方式も考えら
れる。第１８図（Ｂ）はこの時タッチセンサ　１００　
　からデータセレクタ１０１に与えられるディレクショ
ン信号１１１で、タッチセンサ１００がタッチレスポン
ス検出演算を行なう演算モードにおいてはシステムバス
１０８中のデータバスをタッチセンサ１００から分離し
て　ＣＰＬＪバスの方からバッファＲＡＭ１０２をアク
セス可能であるようにし、一方タッチセンサ１００がタ
ッチレスポンスデータをバッファＲＡＭ１０２へ転送す
る転送モードにおいてはシステムバス１０８中のデータ
バスをＣＰＵシステムから分離してタッチセンサ１００
の方からバッファＲＡＭ１０２をアクセス可能であるよ
うにするものである。ここで大事なのはこのディレクシ
ョン信号１１１がタッチセンサ１００の方からＣＰＵ１
０３の動作とは非同期的に供給されることで、前記転送
モードにおいてはいわばタッチセンサ１００がタッチレ
スポンスデータをバッファＲＡＭ１０２へ転送したいタ
イミングでバッファＲＡＭ１０２をアクセスしてデータ
を転送するのに対して、ＣＰＵｖ方としてはバッファＲ
ＡＭ１０２がアクセス可能である事を確認しながらデー
タを受は取る必要があるところで、場合によってはタイ
ミングの条件が満足きれるまで「足踏み」して待機する
ような状態が出現する点である。ＣＰＵ１０３が第１８
図（Ｂ）の信号を参照してバッファＲＡＭ１０２のアク
セス許可信号と判断すると、転送モードのすぐ直前にた
またま「演算モード」をサンプリングした場合にはその
直後のモード変化時にアドレスバスの衝突が発生するの
は明らかであり、このままではバッファＲＡＭ１０２の
アクセス許可信号としては使えないことがわかる。この
ためタッチセンサ１００においては第１８図（Ｃ）に示
すようなイネーブル信号１１２を別個に発生させてＣＰ
Ｕ１０３に供給する。第１８図（Ｄ）はこれをサンプリ
ングするＣＰＵ１０３の動作の一例であり、この結果Ｃ
ＰＵ１０３においては第１８図（Ｅ）に示すようなタッ
チレスポンスデータ読み出し動作を行なうことになり、
実時間的にデータを能率良く転送する方式としては必ず
しも満足できるものではないため、ざらに別の方法が求
められる。

第１９図はこのようなタッチレスポンス情報の転送方法
として考えられる１方式を示した別の具体的構成例であ
り、同図において１２０はタッチレスポンスデータを発
生する　タッチセンサ、１２１はデータバス上のデータ
を切り換えるデータセレクタ、１２３は回路全体を制御
するＣＰＵ、１２２はタッチレスポンスデータおよびシ
ステム動作に関するデータ等を一時的に格納するシステ
ムＲＡＭ、１２４は固定データ・プログラム等を格納す
るＲＯＭ、１２５は入出力ボート、１２６は音源回路、
１２７はアドレスバス轡データバス・コントロールパス
等のシステムバスであり、特にＣＰＵ１２３として例え
ばモトローラ社の６８０９Ｅ−ＣＰＵタイプの「パス間
けり使用可能」であるものを想定している。ここで第２
０図に示す信号図を用いてこの動作を説明すると、タッ
チセンサ１２０およびＣＰＵ１２３には共通のクロック
信号１３１が供給されており、この両者は基本的には同
期したタイミングでタッチレスポンスデータに関するパ
ス使用を行なう。すなわちＣＰＵ１２３のシステムバス
上のシステムＲＡＭ１２２はタッチセンサ１２０と共有
され、タッチセンサ１２０はシステムバス１２７を使用
できるフェーズにおいてバッファＲＡＭを介せずに直接
タッチレスポンスデータを転送してしまう。第２０図（
Ａ）はこのシステムバス１２７の使用状態の一例を示し
たもので、ＣＰＵ１２３がパス占有サイクルにおいてプ
ログラムのフェッチ・メモリのアクセス・Ｉｌｏの入出
力処理等を行なうとともに、パス非占有サイクルにおい
てインストラクションデコード・演算操作・レジスタ操
作等の内部動作を行ない、かつこのＣＰＵパス非占有サ
イクルにおいてはタッチセンサ１２０に対してＲＡＭへ
のデータ転送を許可するものである。このようなシステ
ムは一見効率的であるように思われるが、ＣＰＵ以降の
音源回路の動作とタッチセンサの動作とは本質的にスピ
ードが異なるばかりでなく処理量の変動要因も興なり、
ざらにわざわざ遅延きせてタイミングを揃わせない限り
非同期に動作するものであって、無条件に設置するだけ
では必ずしも能率良く動作するとは限らない。第２０図
（Ｂ）はこの様子を説明するための信号図であり、ＣＰ
Ｕ１２３の処理としては例えば鍵盤状態からの発音割り
当て・ピッチの指定・エンベロープのトリガ等の多くの
仕事があり、ここでは処理Ａ・処理Ｂ・処理Ｃとして代
表させて１フレームの処理として示しである。ここで処
理Ａ・処理Ｂ・処理Ｃ等の処理量を考えてみると押鍵状
部によって明らかに成すべ鮒仕事の総量が大営く変わり
、この結果１フレームの処理にかかる時間は個々の動作
状況によって増減の変化を受けるため、ＣＰＵ１２３の
処理としては１フレ一ム単位で言うと不等間隔の時分割
動作として考えられることになる。一方タッチセンサ１
２０においては（処理時ｉ）×（鍵盤数）　という１フ
レームの処理時間は変動要因が無いために常に一定時間
となり、１フレ一ム単位で言うと等間隔の時分割動作と
して考えられることになり、ＣＰＵ１２３の動作とは本
質的に非同期的動作となるものである。この本質的に非
同期的動作となる２つの部分の動作フローの１つの例と
して示したのが第２０図（Ｃ）であり、ＣＰＵ１２３の
最短の処理時間よりもタッチセンサ１２０の１フレーム
が短かい場合のものであって、タッチセンサ１２０は１
フレ一ム分の処理を終了してしまえばあとは実質的には
「待ち時間」となり、第２０図（Ａ）のＣＰＵパス非占
有サイクルにおいてこのフレームとしては新たに成すべ
き有効な仕事がなくなってしまい、あとは能率を低下さ
せるロスタイムとなる。

また、この本質的に非同期的動作となる２つの部分の動
作フローの別の１つの例として示したのが第２０図（Ｄ
）であり、ＣＰＵ１２３の最長の処理時間よりもタッチ
センサ１２０の１フレームが長い場合のものであって、
ＣＰＵ１２３は１フレ一ム分の処理を終了してしまえば
あとは実質的には「待ち時間」となり、第２０図（Ａ）
のＣＰＵパス占有サイクルにおいてこのフレームとして
は新たに成すべき有効な仕事がなくなってしまい、あと
は能率を低下させるロスタイムとなる。

ざらに、この本質的に非同期的動作となる２つの部分の
動作フローの別の１つの例として示したのが第２０図（
Ｅ）であり、ＣＰＵ１２３の１フレ一ム分の処理時間と
タッチセンサ１２０の１フレ一ム分の処理時間がほぼ一
致する場合のものであってこれは一見能率が良いように
思われるが、図のようにたまたまタッチセンサの１フレ
ーム終了時にＣＰＵがフレーム処理未完了でタッチセン
サが「待ち」フレームに入ると、この直後にＣＰＵがフ
レーム処理を終了しても次の１フレームはＣＰＵ１２．
３・タッチセンサ１２０共に有効な動作を行なわないダ
ミーのフェーズとなり、結局能率を低下させるロスタイ
ムとなる。以上のようにこの例においても実時間的にデ
ータを能率良く転送する方式としては必ずしも満足でき
るものではないため、ざらに別の方法が求められる。

二のような背景において、本発明ではタッチセンサから
ＣＰＵシステムへの効果的なデータ転送方式を本発明の
チャタリング防止・タッチレスポンス検出システムと一
体となったシステムとして提案するものであり、ここで
は互いに異なる２種のデータ転送方式を本発明のチャタ
リング防止・タッチレスポンス検出システムと一体とな
ったシステムとして提案するものである。第２１図はこ
れを概括的に示した具体的構成例であり、同図において
１４０はタッチレスポンスデータを発生するタッチセン
サ、１４１はデータ転送を制御する転送回路、１４２は
音源回路全体を制御するＣＰＵ、１４３はタッチレスポ
ンスデータおよびシステム動作に関するデータ等を一時
的に格納するシステムＲＡＭ、１４４は固定データ・プ
ログラム等を格納するＲＯＭ、１４５は入出力ポート、
１４６は音源回路、１４７はアドレスバス・データバス
・コントロールバス等のシステムバスである。すなわち
、タッチセンサ　１４０と　ＣＰＵ１４２との間のデー
タのやりとりをｍｓするための転送回路１４１を設ける
ことによって能率を低下させないようなデータ転送を実
現するものであり、転送回路１４１にデータ転送要求を
出して転送モードに移行する主導権のあり方で２種の方
式が考えられる。１つはタッチセンサ１４０の側から転
送要求信号を出すものであって、この場合前述のように
１フレーム毎に相手の状態を調べる転送方法ではフレー
ムを同期させるためのロスタイムが大きいため、これと
は異なった転送方式と転送回路構成が要求される。もう
１つは　ＣＰＵ１４２の側から転送要求信号を出すもの
であって、この場合前述のようにバッファＲＡＭを介し
て実質的に同期をとるのはロスタイムが大きいため、こ
れとは異なった転送方式と転送回路構成が要求される。

そして何れのデータ転送方式においても、本発明のチャ
タリング防止・タッチレスポンス検出システムと一体と
なったシステムとして、回路構成・回路動作等の面で適
合したデータ転送システムであって、回路規模を肥大化
することな（有効なデータ転送を行なえるようにするの
は言うまでもない。

第２２図はこのようなデータ転送を実現するための第１
の例として、第２１図における転送回路１４１周辺部分
を具体的に構成した実施例である。同図において１５０
はタッチレスポンスデータを発生するタッチセぞす、１
５１は前述のタッチセンサ回路内のタイミング回路、１
５２は音源回路全体を制御するＣＰｏｌ　１５３はタッ
チレスポンスデータおよびシステム動作に関するデータ
等を一時的に格納するシステムＲＡＭ、１５４は固定デ
ータ・プログラム等を格納するＲＯＭ。

１５５は前述のタッチセンサ回路内のバッファメモリ、
１５６はＤＭＡカウンタ、１５７はアドレスバス・デー
タバス・コントロールパス等のシステムバスである。こ
の動作を第２３図に示す信号図を用いて説明すると、タ
ッチセンサ１５０では第２３図（Ａ）のように１フレー
ムを大きく２つのフェーズに分け、まず全鍵に対して必
要なタッチレスポンス検出処理（チャタリング防止処理
を含む）を行なう第１のフェーズ、次いでこの全鍵分の
タッチレスポンスデータをシステムＲＡＭ１５３へＤＭ
Ａ　（ダイレクトメモリアクセス）転送する第２のフェ
ーズ、の２フエースとして構成しこれをタッチセンサ独
自のタイミングで連続して行なう。第２３図（Ｂ）はこ
の様子をさらに細かく示した信号例であり、タッチレス
ポンス検出処理（チャタリング防止処理を含む）を行な
う第１のフェーズでは各鍵盤ごとの処理がＫＥＹＩ。

ＫＥＹ２、・・・、ＫＥＹｎとして順に行なわれ、例え
ばチャタリング防止に１ｕｓｅｃｓタツチレスポンス検
出に１μｓｅｃかかフで６１鍵分を処理するとすればこ
の第１のフェーズの時間は１２２ｕｓｅｃかかることな
る。この後にＤＭＡカウンタ１５６によってタッチレス
ポンスデータのＤＭＡ転送がおこなわれ、同様にＫＥＹ
Ｉ、ＫＥＹ２、−φ晦、ＫＥＹｎとして順に行なわれる
として、例えば１鍵分のデータ転送に２５０ｎｓｅＣか
かって６１Ｗ分を処理するとすればこの第２のフェーズ
の時間は１５．２５μｓｅｃかかることなる。このよう
に１フレームの実行時間がタッチセンサ独自のタイミン
グを基に一定の間隔で繰り返され、ＣＰＵの動作の状況
とは全く無関係に転送要求を出す、というのがここで示
すデータ転送方式の特徴となる。この様子を示したのが
第２３図（Ｃ）の信号図であり、タイミング回路１５１
は上述のようにタッチセンサ１５０に対して第１のフェ
ーズを示す信号１６１を与えてチャタリング防止処理・
タッチレスポンス検出処理を実行きせ、所定の鍵盤数の
処理を終了すると引き続き第２のフェーズに移って、Ｃ
ＰＵ１５２に対してはデータバスの占有要求信号でもあ
る割り込み信号１６２を発し、これを受けてＣＰＵ、１
５２は第２３図（Ｃ）のようにデータバス端子をスリー
ステート状態にしてパスファイトを防止して待機状態に
入る。これとともにタイミング回路１５１はＤＭＡカウ
ンタ１５６を動作状態にする制御信号１６３を供給し、
これを受けてＤＭＡカウンタ１５６ではシステムＲＡＭ
および前記タッチセンサ回路内のバッファメモリ１５５
に対して、ＤＭＡ転送のためのアドレス信号を続々と供
給する。この第２のフェーズにおいて所定の鍵盤数の処
理を終了すると、タイミング回路１５１はＤＭＡカウン
タ１５６を非動作状態にする制御信号１６３を供給し、
ざらにＣＰＵ１５２に対してはデータバスの占有許可信
号でもある割り込み終了信号１６２を発し、これを受け
てＣＰＵ１５２は第２３図（Ｃ）のようにデータバス端
子を通常の状態に復帰きせ、割り込み時点でスタックさ
れていた処理を再開する。このような動作においてはタ
ッチセンサ部分とＣＰＵシステム部分とは全く非同期の
まま別個に動作し、データ転送時の待機状態によるロス
タイムをＤＭＡ転送という高能率処理によって最小の範
囲に近付けようとする点に特徴がある。本発明によるシ
ステムにおいては、この方法はＤＭＡカウンタ１５６を
新たに設けるだけで他の部分は共有化できるため、回路
構成を簡略化する点においても有効なデータ転送方式と
なるものである。なお、ＣＰＵ１５２の動作としては音
源回路の実時間ｌ１１１ｎの方面でも別の割り込み信号
を用いて複数種類の処理ルーチンな時分割処理するのが
通常であるが、この場合はよ（知られているプライオリ
ティ−判定回路によって実行の優先順位を判定すればよ
い。明らかにここに示した本発明のシステムによるデー
タ転送要求はプライオリティ−の高いものであるが、場
合によってはより高次の処理（例えば電源瞬断処理等）
もあるために、その判定処理は個々の条件によって変化
するものであり、また技術的には十分知られたものであ
って本発明とは直接関係しないため、ここではこれ以上
の詳しい説明を省略する。

第２４図はこれまで説明したようなデータ転送を実現す
るための第２の例として、第２１図における転送回路１
４１周辺部分を具体的に構成した別の実施例である。同
図において１７０はタッチレスポンスデータな発生する
　タッチセンサ、１７１は前述のタッチセンサ回路内の
タイミング回路、１７２は音源回路全体を制御するＣＰ
Ｕ。

１７３はタッチレスポンスデータおよびシステム動作に
関するデータ等を一時的に格納するシステムＲＡＭ、１
７４は固定データ・プログラム等を格納するＲＯＭ、１
７５は前述のタッチセンサ回路内のバッファメモリ、１
７６はアドレスセレクタ、１７７はアドレスバス・デー
タバス・コントロールパス等のシステムバス、１７８は
クロックゲート、１７９は出力ポートである。この動作
を第２５図に示す信号図を用いて説明すると、タッチセ
ンサ１７０は前述の例のように自発的にデータ転送を司
どる動作フェーズ″を持っのでなく、第２５図（Ａ）の
ように各錘ごとにタッチレスポンス検出処理（チャタリ
ング防止処理を含む）を行なう動作のみで１フレームを
形成するものであり、各鍵盤ごとの処理がＫＥＹＩ、Ｋ
ＥＹ２、・・・、ＫＥＹｎとして順に行なわれ、例えば
チャタリング防止に１μ５ｅｃ１タツチレスポンス検出
に１μｓｅｃかかって６１１ｉ分を処理するとすれば、
この１フレームの時間は何も割り込みの挿入きれない場
合においては１２２μｓｅｃがかることなる。一方ＣＰ
Ｕ１７２の動作については、前述の例ではタッチセンサ
からの割り込みを受けて個々に待機状態に入ったのに対
して、ここではタッチセンサを含む電子楽藩システム全
体の主導権を握るものであり、第２５図（Ｂ）に示すよ
うにＣＰＵ１７２の動作としては全く待機状態を持たな
いように進行する。すなわちＣＰＵの処理としては例え
ば鍵盤状態からの発音割り当て・ピッチの指定・エンベ
ロープのトリガ・各種状態パラメーターの設定等の多く
の仕事があるが、この処理は何の停止要求もなく優先さ
れて行なわれるものであり、その中で例えば鍵盤状態が
らの発音割り当て処理において特定の鍵盤情報を必要と
する時には、前述の例とは逆にＣＰＵ１７２からタッチ
センサ１７０の方に割り込み要求信号を発して所望する
データを受は取るものである。この動作を第２４図に示
した回路構成例の動作として説明すると、例えば同様に
して個々の鍵盤スイッチのオンイベント状態を認定した
ＣＰＵ１７２は、必要な制御信号・鍵盤に対応した処理
チャンネル情報等を出力ポート１７９に出力するｂ出力
ポート　１７９の信号の一部はタイミング回路１７１に
システムクロック信号を供給するクロラフゲート１７８
を制御するゲート信号１８１として働き、この時点でタ
ッチセンサの内部における時分割動作は停止する。ざら
に出力ボート１７９の信号の一部はタイミング回路１７
１の動作を切り換えるための制御信号１８２として供給
され、これを受けてタイミング回路１７１ではタッチセ
ンサ１７０の動作をチャタリング防止・タッチレスポン
ス検出動作モードからデータ転送モードへと切り換え、
必要に応じて内部パスの切り換え・スリーステートゲー
トｌ１１！１１ｎ等の動作を行なうためのコントロール
信号１８３をタッチセンサ１７０に供給し、ざらにアド
レスセレクタ１７７にアドレスセレクト信号１８４を供
給する。アドレスセレクタ１７７には通常のチャタリン
グ防止・タッチレスポンス検出動作に伴なう　アドレス
信号１８５がタッチセンサ１７０から、またデータ転送
モードにおいてはＣＰＵ１７２が必要とする鍵盤に対応
した処理チャンネル情報信号１８６が供給きれており、
タイミング回路１７１からのアドレスセレクト信号１８
４によって選択されてバッファメモリ１７５に供給され
る。このような一連の動作によって、ＣＰＵ１？２は第
２５図（Ｂ）のようにタッチセンサ１７０に割り込みを
かけて必要な情報を読み出し、データを受は入れると割
り込み解除信号を供給して引き続き必要な処理動作を継
続する。一方タッチセンサ回路の側では、ＣＰＵ１７２
からの割り込み解除信号によって即刻動作を再開するの
ではなく、第２５図（Ｂ）に示すように前記割り込み解
除信号から所定の期間は割り込みの発生した時点の状態
を保持し、その後に引き続き通常の動作を再開するよう
にする。

これはＣＰＵ１７２からの割り込みがタッチセンサ１７
０の内部動作タイミングと全く非同期であるため、記憶
回路のデータや演算途中のデータが未確定の時点で割り
込みがかかってタッチセンサの内部における時分割動作
が停止する可能性があり、この状態で直ちに次の状態に
進行すると、意味のないデータとなる場合が起こるから
であり、一定の状態再現・保持期間を持てば解決される
ものである。このためには前記タイミング回路１７１に
おいて第２６図に示すような簡単なディレィ回路を付加
してやればよい。以上のようなデータ転送方式によれば
、第２５図（Ｃ）に示すようにＣＰＵ１？２はロスタイ
ムとなるような待機状態も持たず、常に最大の効率で動
作できるものであり、一方タツヂセンサ１７０の動作と
してはＣＰＵ１７０からの割り込みに応じて１フレーム
の長きが変化することになる。この１フレームの時間の
変化というのは前述のチャタリング防止動作およびタッ
チレスポンス検出動作の説明から明らかなように、チャ
タリング防止演算パラメーターおよびタッチレスポンス
検出演算パラメーターの誤差として作用してくるもので
あるから、この要因の評価は重要である。そこで上述の
ように例えば６１鍵分を処理する場合を例゛として考え
るとすれば、このｌフレームの時間は何も割り込みの挿
入きれない場合においては１２２ｕｓｅｃであり、一方
ＣＰＵ１７２から割り込み要求があるとＩｍについて２
００ｎｓｅｃから３００ｎｓｅｃのデータ転送時間が余
分にかかり、ざらに前記状態再現・保持期間として最大
のＩｇｓｅｃを考えると、ｌフレームに１回の割り込み
の場合でおよそ１パーセントの誤差となることがわかる
。

ところでこのＣＰＵ１？２によって従来の電子楽器にお
ける発音割り当て・楽音発生等の処理も行なうのである
から、実際に鍵盤情報をタッチセンサ１７０に要求する
頻度は推定可能であって、人間の識別能力から鍵盤走査
速度として要求される数字としての「１フレ一ムスキヤ
ン＝数ｍｓｅｃ−ＩＱｍｓｅｃ」という条件が参考にな
る。つまり処理条件としては厳しい方の「数ｍ５ｅＣ」
を採るとしても、実際にはタッチセンサの動作の５０フ
レームごとに１回程度の割り込みが発生するのであって
、およそ０．０２パーセントの誤差となることがわかる
。これはビット精度で言えば１２ビット以上の能力であ
り、電子楽Ｉのタッチレスポンス特性としては十分な精
度となるものである。以上のようにこのデータ転送方式
を月いる場合は、前述の例のようにＣＰＵがインストラ
クジョン・フェッチを含む全ての状態を停止するのでな
く、データのリードサイクルのみを割り込み期間とする
分だけざらに能率が向上しているわけであり、さらにこ
の方式によれば、タッチセンサ部分全体を１つの「タッ
チレスポンスデータの書かれたメモリ」のように見なし
てアクセスするような新規な概念を実現できるものであ
る。これは従来のＣＰＵを中心としたシステムにおける
「汎用周辺ＬＳＩＳソファ」の一種のバリエーションと
して、「タッチレスポンスＬＳＩＪの如き強力な構成要
素として電子楽器においては極めて画期的な存在として
多くの可能性を提供するものである。

（５）　発明の詳細 な説明したように、本発明にかかる電子楽器によれば、
簡単な回路構成によってＣＰＵでは処理困難である高速
のタッチレスポンス検出演算処理およびチャタリング防
止演算処理を実現し、かつ非同期的に最適の状態で楽音
信号発生動作を行う楽音発生回路に適切なデータ転送を
行なうことで、同時発音数および発音割り当て方式がハ
ードウェア的に限定きれないタッチレスポンス処理を行
なえるものであり、さらに内部処理用のデータとしては
高精度・高分解能の２ワードのデータを設定し、前記演
算制御回路および加算回路によ″って時定数回路方式の
ような自然な時間変化カーブを持つタッチレスポンスデ
ータを直接演算することで、ＬＳＩ化に適した高性能か
つコンパクトなタッチレスポンスシステムを提供するも
のであり、これによってタッチレスポンス特性の優れた
音楽性豊かな電子楽器をローコストで実現できるもので
あって、良質の音楽のために貢献するところ大である。

【図面の簡単な説明】

第１図は、本発明による電子楽器の構成を説明するため
の構成概念図、第２図は、第１図に示す鍵盤１およびタ
ッチレスポンス回路３およびＣＰＵ回路４周辺において
実現きれる、本発明にかかるチャタリング防止演算処理
およびタッチレスポンス情報検出操作部分を説明するた
めの具体的構成例、第３図は、第２図に示す具体的構成
例の動作を説明するための信号図、第４図は、第２図に
示すチャタリング防止演算処理およびタッチレスポンス
情報検出操作部分を具体的に構成した回路の一実施例、
第５図は、第４図に示す具体的構成の一実施例の動作を
説明するための信号図、第６図は、第４図に示す具体的
構成の一実施例の動作を説明するための論理回路の一例
、第７図は、第４図に示す具体的構成の一実施例の動作
を説明するための信号図、第８図は、第４図に示す具体
的構成の一実施例の動作を説明するための信号図、第９
図は第４図に示すゲート回路２９を含むピット操作動作
部分を説明するための具体的構成例、第１０図は、第４
図に示す具体的構成の一実施例の別の動作としてこの並
列処理化のフェーズ設定例を説明するための信号図、第
１１図は、第４図に示す制御回路２４を中心としたチャ
タリング防止演算処理部分を具体的に構成した回路の一
実施例、第１２図は、第１１図に示す具体的構成の一実
施例の動作を説明するための信号図、第１３図は、第４
図に示す制御回路２４を中心としたタッチレスポンス検
出演算処理部分を具体的に構成した回路の一実施例、第
１４図は、第１３図に示す具体的構成の一実施例の動作
を説明するための信号図、第１５図は従来のＣＰＵを中
心とした楽音発生回路の構成例、第１６図は、第１５図
に示したような従来のＣＰＵを中心とした楽音発生回路
の構成例において形式的にタッチレスポンス処理部分を
付加した構成例、第１７図は、タッチレスポンス情報の
転送方法として考えられる１方式を示した具体的構成例
、第１８図は、第１７図に示す具体的構成の一実施例の
動作を説明するための信号図、第１９図は、タッチレス
ポンス情報の転送方法として考えられる１方式を示した
別の具体的構成例、第２０図は、第１９図に示す具体的
構成の一実施例の動作を説明するための信号図、第２１
図は、本発明によって提案きれた、本発明のチャタリン
グ防止管−タッチレスポンス検出システムと一体となっ
たシステムとし、ての、タッチセンサからＣＰＵシステ
ムへの効果的なデータ転送方式を概括的に示した具体的
構成例、第２２図は、データ転送を実現するための第１
の例として、第２１図における転送回路１４１周辺部分
を具体的に構成した実施例、第２３図は、第２２図に示
す具体的構成の一実施例の動作を説明するための信号図
、第２４図は、データ転送を実現するための第２の例と
して、第２１図における転送回路１４１周辺部分を具体
的に構成した別の実施例、第２５図は、第２４図に示す
別の具体的構成の一実施例の動作を説明するための信号
図、第２６図は、第２４図におけるタイミング回路１７
１に付加される簡単なディレィ回路の回路例である。 同図において、１は鍵盤、２は音色・効果等設定用タブ
レット、３はタッチレスポンス回路、５は楽音信号発生
回路、４はＣＰＵ回路、６はサウンドシステム、１０は
鍵スィッチ、１１は演算−御回路、１２は加算回路、１
３はデータ転送回路、１４は走査回路、１５はタイミン
グ回路、１６は楽音発生回路、２０は第１のスイッチ、
２１は第２のスイッチ、３２はタイミング回路、２２は
走査検出口路、２３は第１の記憶回路、２４は制御回路
、２５は第２の記憶回路、２６は第３の記憶回路、２７
は第４の記憶回路、３３はデータバス、３０は第５の記
憶回路、３１は第６の記憶回路、２８は加算回路、２９
はゲート回路、５は楽音発生回路、３４はコントロール
回路、６ｏは第１０の記憶回路、６１は第１１の記憶回
路、６２は第１２の記憶回路、６３は第２のゲート回路
、６４は第３のゲート回路、６５は第４のゲート回路、
７１は第１３の記憶回路、７３は第５のゲート回路、７
０は第１４の記憶回路、７２は第６のゲート回路、８０
はＣＰＵ、８１はＲＡＭ、８２はＲＯＭ、８３は入出力
ポート、８４はタブレット、８５は音源回路、８６はサ
ウンドシステム、８７はシステムバス、９０はＣＰＵ１
９３はＲＡＭ、９４はＲＯＭ、９５は入出力ボート、９
６は音源回路、９７はサウンドシステム、９８はシステ
ムバス、９１は鍵盤スイッチ、９２はタッチセンサ、、
１００はタッチセンサ、１０１はデータセレクタ、１０
２はバッファＲＡＭ、１０３はＣＰＵ、１０４はシステ
ムＲＡＭ。 １０５はＲＯＭ、１０６は入出力ポート、１０７は音源
回路、１０８はシステムバス、１２０はタッチセンサ、
１２１はデータセレクタ、１２３はＣＰＵ、１２２はシ
ステムＲＡＭ、１２４はＲＯＭ、１２５は入出力ポート
、１２６は音源回路、１２７はシステムバス、１４０は
タッチセンサ、１４１は転送回路、１４２はＣＰＵ、１
４３はシステムＲＡＭ、１４４はＲＯＭ、１４５は入出
力ポート、１４６は音源回路、１４７はシステムバス、
１５０はタッチセンサ、１５１はタイミング回路、１５
２はＣＰＵ、１５３はシステムＲＡＭ、１５４はＲＯＭ
１１５５はバッファメモリ、１５６はＤＭＡカウンタ、
１５７はシステムバス、１７０ばタッチセンサ、１７１
ばタイミング回路、１７２はＣＰＵ、１７３はシステム
ＲＡＭ、１７４はＲＯＭ、１７５はバッファメモリ、１
７６はアドレスセレクタ、１７７はシステムバス、１７
８はクロックゲート、１７９は出力ボートである。 第　　１　　図 第　　２　　図 第７図 第８図 箪　　９　　図 ＄　　１１　　図 系　１３　　　図

Claims (8)

【特許請求の範囲】
1. （１）鍵盤を有し打鍵することによって楽音を発生する
   電子楽器において、鍵盤スイッチのチャタリング防止演
   算処理とタッチレスポンス検出演算処理を行う共通の演
   算制御回路および加算回路と、前記チャタリング防止動
   作とタッチレスポンス検出動作の切り換えおよび前記鍵
   盤スイッチ状態の走査検出を制御するタイミング制御回
   路と、前記鍵盤スイッチ状態の走査検出および鍵盤スイ
   ッチのチャタリング防止およびタッチレスポンス検出の
   動作とは非同期的に楽音信号発生動作を行う楽音発生回
   路と、前記楽音発生回路にタッチレスポンス情報を転送
   するための転送回路とを具備し、打鍵の強弱に応じたタ
   ッチレスポンス特性を持つ楽音を発生するようにしたこ
   とを特徴とする電子楽器。
2. （２）鍵盤を有し打鍵することによって楽音を発生する
   電子楽器において、打鍵に伴ない状態変化する各鍵別に
   設けられた第１のスイッチと、前記第１のスイッチより
   時間的に遅れて状態変化する各鍵別に設けられた第２の
   スイッチと、チャタリング除去動作およびタッチレスポ
   ンス検出動作の基準となるフェーズ信号およびスキャン
   信号およびアドレス信号および制御信号を発生するタイ
   ミング回路と、前記タイミング回路のスキャン信号によ
   って前記第１のスイッチまたは前記第２のスイッチのい
   ずれか一方を指定しスイッチの状態を検出する走査検出
   口路と、前記走査検出回路により与えられたスイッチ検
   出信号を前記タイミング回路の制御信号によって一時記
   憶する第１の記憶回路と、前記タイミング回路のフェー
   ズ信号および制御信号によって所定の制御演算操作を行
   なう制御回路と、前記第１の記憶回路の出力信号および
   前記制御回路によってチャタリングを除去きれたスイッ
   チ状態信号を前記タイミング回路の制御信号によって一
   時記憶する第２の記憶回路と、前記第２の記憶回路の出
   力信号を前記タイミング回路の制御信号によって一時記
   憶し第１のスイッチ情報として前記制御回路に供給する
   第３の記憶回路と、前記第２の記憶回路の出力信号を前
   記タイミング回路の制御信号によって一時記憶し第２の
   スイッチ情報として前記制御回路に供給する第４の記憶
   回路と、システム全体の各種データ信号および各種コン
   トロール信号を時分割的に共有するデータバスと、前記
   データバス上の信号を前記タイミング回路の制御信号に
   よって一時記憶し前記制御回路に供給する第５の記憶回
   路と、前記データバス上の信号を前記タイミング回路の
   制御信号およびアドレス信号によって一時記憶する第６
   の記憶回路と、前記制御回路の出力信号を加算演算して
   タッチレスポンス情報またはチャタリング防止情報を得
   る加算回路と、前記タイミング回路の制御信号によって
   前記加算回路の出力信号および前記制御回路の出力信号
   を前記データバス上に供給するゲート回路と、前記デー
   タバス上の信号によって楽音パラメーターが与えられ楽
   音を発生する楽音発生回路と、前記楽音発生回路および
   前記タイミング回路を制御してタッチレスポンス特性を
   楽音信号に反映させるコントロール回路とを具備し、打
   鍵の強弱に応じたタッチレスポンス特性を持つ楽音を発
   生するようにしたことを特徴とする、特許請求の範囲第
   １項記載の電子楽器。
3. （３）前記タイミング回路において、前記コントロール
   回路が前記データバス上の必要な情報をアクセスする間
   は前記フェーズ信号およびスキャン信号およびアドレス
   信号および制御信号の状態変化を禁止し、かつ前記コン
   トロール回路が前記データバスの占有を終了した後に所
   定の時間にわたって前記フェーズ信号およびスキャン信
   号およびアドレス信号および制御信号の状態を保持する
   第１の割り込み制御回路を具備し、前記コントロール回
   路の任意の割り込み要求に対応しながら非同期的にタッ
   チレスポンス情報を発生するようにしたことを特徴とす
   る、特許請求の範囲第２項記載の電子楽器。
4. （４）前記タイミング回路において、前記制御回路およ
   び前記加算回路によってチャタリング防止演算操作また
   はタッチレスポンス検出演算操作が行なわれる動作フェ
   ーズの所定の周期ごとに定期的に前記コントロール回路
   に割り込みをかけて前記データバスを占有するための第
   ２の割り込み制御回路と、前記第２の割り込み制御回路
   の許可信号によって前記コントロール回路に必要な情報
   を前記データバスを介してダイレクトメモリアクセス転
   送するためのアドレス信号を発生するアドレス発生回路
   とを具備し、前記コントロール回路に対して周期的に割
   り込みを要求してタッチレスポンス情報を転送するよう
   にしたことを特徴とする、特許請求の範囲第２項記載の
   電子楽器。
5. （５）前記タイミング回路のフェーズ信号によって前記
   第５の記憶回路および前記ゲート回路の入出力ビットを
   切り換えるビット操作回路を具備するとともに、前記タ
   イミング回路においては基本的な８つのフェーズを表す
   フェーズ信号を発生し、前記走査検出回路によって前記
   第１のスイッチを指定しスイッチの状態を検出するとと
   もに前記第５の記憶回路によって前回のスイッチの状態
   および前回のチャタリング除去演算パラメーターを設定
   する第１のフェーズと、前記制御回路および前記加算回
   路によって得られた新たなスイッチ状態信号および新た
   なチャタリング除去演算パラメーターを前記第２の記憶
   回路および前記ゲート回路に供給する第２のフェーズと
   、前記走査検出回路によって前記第２のスイッチを指定
   しスイッチの状態を検出するとともに前記第５の記憶回
   路によって前回のスイッチの状態および前回のチャタリ
   ング除去演算パラメーターを設定する第３のフェーズと
   、前記制御回路および前記加算回路によって得られた新
   たなスイッチ状態信号および新たなチャタリング除去演
   算パラメーターを前記第２の記憶回路および前記ゲート
   回路に供給する第４のフェーズと、前記第３の記憶回路
   および前記第５の記憶回路によってチャタリングを除去
   された第１のスイッチ状態信号および前回のタッチレス
   ポンス演算パラメーターの一部のビットを設定する第５
   のフェーズと、前記第４の記憶回路および前記第５の記
   憶回路によってチャタリングを除去された第２のスイッ
   チ状態信号および前回のタッチレスポンス演算パラメー
   ターの残りのビットを設定する第６のフェーズと、前記
   制御回路および前記加算回路によって得られた新たなス
   イッチ状態信号および新たなタッチレスポンス演算パラ
   メーターの一部のビットを前記ゲート回路に供給する第
   ７のフェーズと、前記制御回路および前記加算回路によ
   って得られた新たなスイッチ状態信号および新たなタッ
   チレスポンス演算パラメーターの残りのビットを前記ゲ
   ート回路に供給する第８のフェーズとを同一の回路構成
   で時分割的に処理し、前記コントロール回路を経て前記
   楽音発生回路に供給されるタッチレスポンス情報よりも
   多いビット数のタッチレスポンス演算パラメーターデー
   タを用いて高精度のタッチレスポンス検出を行うように
   したことを特徴とする、特許請求の範囲第３項または第
   ４項記載の電子楽器。
6. （６）前記制御回路および前記加算回路のチャタリング
   除去動作フェーズにおいて、前記第１の記憶回路のスイ
   ッチ情報のオンイベントに対してはスイッチオン状態信
   号を出力するとともに前記チャタリング除去演算パラメ
   ーターとして所定の初期値をセットし、以後前記タイミ
   ング回路によって再び演算処理操作を指定されるごとに
   所定の増分値を加算演算して所定の設定値に達したらそ
   の状態を保持し、一方前記第１の記憶回路のスイッチ情
   報のオフイベントに対しては前記チャタリング除去演算
   パラメーターとして所定の初期値をセットし、以後前記
   タイミング回路によって再び演算処理操作を指定される
   ごとに所定の増分値を加算演算して所定の設定値に達し
   たらその状態を保持するとともにスイッチオフ状態信号
   を出力することで、前記第１の記憶回路のスイッチ情報
   に対して一定の時間内のオフイベントをマスクするよう
   にしたことを特徴とする、特許請求の範囲第５項記載の
   電子楽器。
7. （７）前記制御回路および前記加算回路のタッチレスポ
   ンス検出動作フェーズにおいて、前記第３の記憶回路の
   スイッチ情報のオンイベントに対しては前記タッチレス
   ポンス演算パラメーターとして所定の初期値をセットし
   、以後前記タイミング回路によって再び演算処理操作を
   指定されるごとに前記タッチレスポンス演算パラメータ
   ーデータの特定のビット数の上位ビットを反転して特定
   のビット数の下位ビットにシフトするとともに残りのビ
   ットを反転させたデータを加算演算し、一方前記第４の
   記憶回路のスイッチ情報のオンイベントに対しては前記
   タッチレスポンス演算パラメーターデータの状態を保持
   するとともに以後前記第３の記憶回路のスイッチ情報の
   オフイベントまで状態の変化を禁止し、前記第３の記憶
   回路のスイッチ情報のオンイベントから前記第４の記憶
   回路のスイッチ情報のオンイベントまでの所要時間に対
   応してほぼ指数関数的に変化するタッチレスポンス情報
   を得るようにしたことを特徴とする、特許請求の範囲第
   ６項記載の電子楽器。
8. （８）前記コントロール回路および前記楽音発生回路の
   一部をマイクロコンピューターを用いて構成し、前記デ
   ータバスを該マイクロコンピューターのシステムバスと
   共有し、また前記第６の記憶回路をマイクロコンピュー
   ターシステムのＲＡＭの一部として共有化したことを特
   徴とする、特許請求の範囲第７項記載の電子楽器。