JPH0460724A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関し、特に
複数のＣＰＵを有するデジタルマイクロコンピュータに
関する。

Ｃ発明の背景］ ある種のデジタルマイクロコンピュータではマイクロコ
ンピュータの処理能力を上げるために、並列に動作可能
な複数のＣＰＵを使用することがある。各ＣＰＵが独立
した処理を実行する用途では、各ＣＰＵに独自のメモリ
が割り当てられる。

しかし、同じデータを参照してデータ処理を行う複数Ｃ
ＰＵシステムでは、同じデータを記憶する複数のメモリ
を用意して各メモリを各ＣＰＵに使用させることは、マ
イクロコンピュータの資源の無駄使いである。そこで、
このような場合に、メモリを共通化し、複数のＣＰＵに
同じメモリを共用させることが望まれる。

一方、共用メモリを使用する複数ＣＰＵシステムにはメ
モリアクセスの競合問題がある。メモリアクセスの競合
というのはメモリ装置に対して複数のＣＰＵが同時にア
クセスを試みる場合に生じる問題である。同時アクセス
というのは、メモリに許容されるメモリアクセス時間よ
り短い間隔で発生する複数のアクセスであり、複数のア
クセスオペレージ、ンの期間の相互に重なり期間がある
ようなアクセスである。このような同時アクセスがなさ
れたとすると、複数の同時アクセスのうち少なくとも一
部のアクセスの結果が誤ったものとなる。

このようなメモリアクセスの競合を回避するため、従来
、複数のＣＰＵの間で、共用メモリに対するアクセス権
をやりとりし、アクセス権を入手したＣＰＵのみが共用
メモリをアクセスするようにした方式があった。しかし
ながら、アクセス権を入手する手続のために、共用メモ
リをアクセスするのに必要なトータルの時間が長くなり
、システムの動作効率が低下する欠点があった。

［発明の目的］ したがって、この発明の目的は、共用メモリに対するア
クセスの競合を有効かつ効率的に回避可能な複数ＣＰＵ
のデジタルマイクロコンピュータを提供することである
。

［発明の構成、作用］ この発明によれば、各ＣＰＵが各々のプログラムで動作
する複数のＣＰＵと、前記複数のＣＰＵによって共用さ
れる共用メモリと、前記複数のＣＰＵのうちの２以上の
ＣＰＵが前記共用メモリを同時にアクセスした場合に生
じるアクセス競合を回避するために、前記２以上のＣＰ
Ｕからの前記共用メモリに対するアクセス要求信号に応
答して前記共用メモリに対する実際のアクセスのオペレ
ーションをアクセスを要求したＣＰＵ別にオーバーラツ
プなしに実行するアクセス競合回避回路手段とを有する
ことを特徴とするデジタルマイクロコンピュータが提供
される。

この構成によれば、複数のＣＰＵが共用メモリに対して
同時にアクセスを試みても、アクセス競合回避回路手段
の作用により、共用メモリに対する実際のアクセスオペ
レーションがＣＰＵ別に順次、オーバーラツプなしに実
行されるので、アクセス競合問題が有効かつ効率よく解
消される。また、各ＣＰＵにとっては共用メモリをアク
セスするのに他のＣＰＵの状態を考慮することなく共用
メモリに対するアクセス命令を実行するだけでよいので
ＣＰＵでの処理が高速化される。

ある種の用途では共用メモリとしてリートライトメモリ
でなく読出し専用メモリを使用すれば十分な場合がある
。この種の用途に適した構成例として、各ＣＰＵが各々
のプログラムで動作する複数のＣＰＵと、前記複数のＣ
ＰＵによって共用される共用読出し専用メモリと、前記
複数のＣＰＵの各々から出力される前記共用読出し専用
メモリのアドレスを各ＣＰＵからの制御信号に応答して
ラッチする複数のアドレスラッチ回路手段と、前記複数
のアドレスラッチ回路手段と前記共用読出し専用メモリ
との間に設けられ、いずれかのアドレスラッチ回路手段
からのアドレス出力を選択するアドレス選択回路手段と
、前記共用読出し専用メモリと前記複数のＣＰＵとの間
に設けられ、前記共用読出し専用メモリから出力される
データを所望のＣＰＵに分配するために選択的にラッチ
する複数の出力データラッチ回路手段と、前記複数のＣ
ＰＵのうち２以上のＣＰＵが前記共用読出し専用メモリ
を同時にアクセスしようとした場合にこの２以上のＣＰ
Ｕから出力されるアクセス要求信号に応答して、前記共
用読出し専用メモリに対する実際のアクセスのオペレー
ションがアクセスを要求したＣＰＵ別にオーパーラ−、
プなしに実行されるように、前記アドレス選択回路手段
、前記共用読出し専用メモリ、及び前記複数の出力デー
タラッチ回路手段を一連のシーケンスで制御する制御回
路手段とを有することを特徴するデジタルマイクロコン
ピュータが提供される。

上述したアクセス競合回避回路手段や制御回路手段は１
つのＣＰＵのための１アクセスオペレーシヨンを所定の
アクセスのサイクル時間で実行するように構成できる。

共用メモリに対する最悪のアクセスケースはマイクロコ
ンピュータのすべてのＣＰＵが同時に共用メモリをアク
セスしようとする場合である。この最悪のケースに対し
、アクセス競合回避回路手段（または制御回路手段）は
（上記アクセスサイクル時間）ｘ　（ｃｐｕの総数）で
示される所定の時間ですべてのＣＰＵからのアクセスを
実行できる。したがってリードアクセスの場合、ＣＰＵ
はメモリリードアクセス命令を実行してから、上記所定
の時間後に、出力データラッチを読む命令を実行するこ
とにより、要求したデータを得ることができる。メモリ
リードアクセス命令から出力データラッチリード命令ま
での時間は一定なので、ＣＰＵはこの時間を他の処理の
実行に割り当てることができる。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。Ｒ１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装置（
ＣＰＵ）を使用することであり、従来のような専用構造
のハードウェア音源は不要である。１つのＣＰＵがメイ
ンＣＰＵあるいはマスターＣＰＵ　（１０）としてＩ！
ＩＩき、音源処理のみでなくアプリケーション（この場
合、楽器）に従う入力装置帽１１機能キー等）、出力装
置（ＤＡＣ等）を取り扱う（第４図、第５ｒＩＩＪ）、
他（７）ＣＰＵｌ＊−ｙスターＣＰＵに対してサブＣＰ
ＵないしスレーブＣＰＵ　（２０）として働き、音標処
理を実行する（第６図）、シたがって、音源処理につい
て各ＣＰＵの負担が分担される構成である。

第２の特徴はサブＣＰＵが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラブドを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセー７ト状８（停
止状＄）に移行するとともにその終了信号がマスターＣ
ＰＵに伝えられる（第８図、第１６図）、この特徴によ
り、マスターＣＰＵはサブＣＰＵの動作期間を有効に管
理、把握できる。更に、この特徴により、高速処理が要
求される音源処理タスク（楽音信号のデジタルサンプル
を生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラブド処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラブド処理ルーチンの実行の結果
、インタラブド処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのようなエンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラブド処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラブド処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラブドをマスクしてインタラブド
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラブド処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスレーブＣ
ＰＵに対するデータアクセス問題に関する。従来の複数
ＣＰＵマイクロコンピュータシステムでは、一般に、Ｃ
ＰＵ間のデータ転送は一連のシーケンスを通して行われ
、相当の時間を要する０代表的には、データのアクセス
を要求するＣＰＵからアクセスが要求されるＣＰＵに対
し、アクセス要求信号を送る。このアクセス要求信号に
対しアクセスが要求されるＣＰＵは実行中のオペレーシ
ョンを完了した後に承認（アクノリッジ）信号をＣＰＵ
に渡して停止状態となる。アクセス要求信号送信後、承
認信号が受信されるまでの間１ｇ？求側のＣＰＵは待ち
状態になる。承認信号を受けて要求側のＣＰＵは被要求
側のＣＰＵの内部メモリに対し、実際のデータアクセス
を実行する。このように従来のＣＰＵ間データアクセス
方式は時間を要するので高速処理が望まれる電子楽器の
ようなアプリケーションには適さない、これを解決する
ため、本実施例では、第１のデータアクセス方式として
、上記第２の特徴を利用してサブｃＰＵが停止状態にあ
るときにマスターＣＰＵがサブＣＰＵの内部メモリ（２
０６）に対しデータをリード／ライト（アクセス）する
停止モード制御方式が開示され（第２２図）、第２のデ
ータアクセス方式として待ち状態なしにマスターＣＰＵ
がサブＣＰＵをデータアクセスする（サブＣＰＵはデー
タアクセス中のみ強制的に停止状態にされる）瞬時デー
タアクセス方式とが開示される（第２３図〜第２５図）
。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例の第６の特徴はデータ変換処理（シフト、反転
、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ートアクセス）命令によりデータメモリのデータをｙ４
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うためにＩ＃Ｉ数の変換命令を実行する必要
もしばしば生じる。このように、従来においてはデータ
変換の処理に時間がかかるという問題があり、特に音源
処理のように高速処理が要求されるアプリケーションに
おいては大きな問題となる。これを解決するため、この
実施例によれば、データ・アドレス変換ハードウェア（
６０，７０）を設け、特殊な転送命令（変換付転送命令
）を実行することにより、その命令に応答するデータ・
アドレス変換ハードウェアを介して所望のデータ変換が
施されたデータが演算用メモリ（１０６，２０６）に取
り込まれるようにしている。したがって、所望の変換デ
ータを得るのに、複数の命令を実行するのではなく単一
の命令を実行すればよく処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装Ｍ（一方をＭＣＰＵＩＯ２他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御、例えば入
カポ−）１１８、出力ボート１２０に接続される入力装
置（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
ｌｏｏの制御等を行う（第４図）、これに対し、５ＣＰ
Ｕ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデフへイスを搭載している）に
外付けされたＲＯＭで構成されている。集積度が高けれ
ば、単一のＬＳＩチップ上にデータメモリ９０を内部メ
モリとして形成可能である。外部メモリ９０はＭＣＰＵ
ＩＯと５ＣＰＵ２０に共用される。ＭＣＰＵＩＯからの
アドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭ
Ａ、外部メモリアドレスラッチ３０のＭＣＰＵ外部メモ
リアドレスラッチ３０Ｍ、アドレス切り換え回路４０．
アドレス変換回路６０を介して外部データメモリ９０の
アドレス入力に加えられる。一方、５ＣＰＵ２０からの
アドレス情報は５ＣＰＵ２０に結合するアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスラッチ３Ｏ３、アドレ
ス切り検え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０、外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵｆＯに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変換回路７０．
５ＣＰＵ外部メモリデータラッチ８０Ｓ、５ＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装Ｍ競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒ　ｏｍａの各々に応答してアドレ
ス切り換え回路４０を制御してアドレス切り換え回路４
０にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からの
アドレスのいずれかを外部メモリ９０へのアドレスとし
て選択させる。このためにメモリ装置競合回避回路５０
からの選択信号ＭＳＥＬによりアドレス切り換え回路４
０は選択動作を行う、外部メモリ９０へのアドレスが確
定するとメモリ装置競合回避回路５０は外部メモリ９０
に対するチップ選択信号ＣＥと出力イネーブル信号ＯＥ
をアクティブにする。これにより外部メモリ９０からデ
ータが出力され、データ変換回路７０を通してそのデー
タが外部メモリラッチ８０の入力／ヘスに現われる。こ
こで、メモリ装を競合回避回路５０はデータアクセスを
要求したＣＰＵにデータを送るためにＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、５ＣＰＵ外部メモリデータラッ
チ８０Ｓのいずれかを作動してデータをラー、チさせる
。このためにＭＣＰＵ外部メモリデータラ−、チ８０Ｍ
はメモリ装Ｎ競合回避回路５０からのラッチ信号ＭＤＬ
によりラッチ動作し、５ＣＰＵ外部メモリアタラッチ８
０Ｓはメモリ装置競合回避回路５０からのラッチ信号Ｓ
ＤＬによりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ（ＭＣＰＵＩＯか５Ｃ
ＰＵ２０）から出力されたアドレス（論理アドレス）を
選択的に変更して外部データメモリ９０に実際に入力さ
れるアドレスを形成するものであり、データ変換回路７
０は外部データメモリ９０から出力されたデータを選択
的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）に
実際に入力されるデータを形成するものである。各変換
回路６０．７０における変換の態様を指定するために、
制御信号が使用される。各ＣＰＵｌ０．２０において、
外部データメモリ９０に対するデータアクセスは転送命
令を実行することで行われる。転送命令に基づいてＣＰ
Ｕで生成される制御信号をＭＨｌ、ＭＲ２、ＭＲ３（Ｍ
ＣＰＵＩＯの場合）、ＳＲ１，ＳＲ２、ＳＲ３（ＳＣＰ
Ｕ２０の場合）で示しである。これらの信号は外部メモ
リアドレスチッチ３０、アドレス切り換え回路４０を通
った後、＠号Ｒ１，Ｒ２，Ｒ３と呼ばれる（ＭＲｉ→Ｌ
ＭＲｉ→ＲｉまたはＳ　Ｒｉ　４Ｌ　Ｓ　Ｒｉ→Ｒｉ）
、変換の態様を指定するため、制御信号Ｒ１，Ｒ２がア
ドレス変換回路６０に入力される。更に、データ変換回
路７０における変換の態様を特定するため、制御信号Ｒ
１，Ｒ２、Ｒ３とアドレス変換回路６０からのアドレス
ビット１２の信号Ａ１２とアドレスピッ）１５の信号Ａ
１５がデータ変換回路７０に加えられる。アドレス変換
回路６０とデータ変換回路７０の詳細については後述す
る。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため１両ＣＰＵ間で複数の信号が伝送される。＠
号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２０
からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理終了を
表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に送
られる５ＣＰＵ２０の内部メモリ（第３図の２０６）の
アドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２０
に送られる５ＣＰＵ２０の内部メモリの読み書き制御信
号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送られる
５ＣＰＵ２０の内部メモリからの読出しデータ、Ｄ　Ｏ
ＵＴ　はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５Ｃ
ＰＵ２０の内部メモリへの書き込みデータを表わす、Ｃ
ＰＵ間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果はＭ
ＣＰＵＩＯから、右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌ
とから成るデジタルアナログ変換器ＣＤＡＣ）１００に
送られ、アナログ楽音信号に変換されて外部に出力され
る。

＜ＭｃＰＵと５ｃＰＵの構成（＃１２、Ｍ３５Ｕ）＞第
２図にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰ
Ｕ２０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラブド処理プログラムが記憶されており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラムＭ（命令）
をインストラクション出力ラッチ１０２ａを介して順次
出力していく、なお、具体的実施例では、プログラム語
長は２８ビツトであり、プログラム語の一部が次に読み
出されるべきプログラム語を記憶するアドレスの下位部
（ページ内アドレス）としてＲＯＭアドレス制御部１１
４に入力されるネクストアドレス方式となっているが、
代りにプログラムカウンタ方式を使用してもよい、ＲＡ
Ｍアドレス制御部１１４は制御用ＲＯＭ１０２からの命
令のオペランドがレジスタを指定している場合に、ＲＡ
Ｍ１０６内の対応するレジスタのアドレスを指定する。

ＲＡＭ１０６は演算用メモリをａ成するレジスタ群であ
り、汎用演算、フラグ演算、楽音の演算等に使用される
。ＡＬＵ部（加減算器及び論理演算部）１０８と乗算器
１１０は制御用ＲＯＭＩＯ２からの命令が演算命令のと
きに用いられる。

特に乗算！１ｉｌｌＯは楽音波形の演算に使用しており
、そのための最適化として第１と第２のデータ入力（例
えば１６ビツトデータ）を乗算して入力と同じ長さ（１
６ビツト）のデータを出力するようになっている。上記
ＲＡＭ１０６、加減算器１０８、乗算器１１０により、
演算回路が構成される。オペレーション制御回路１１２
は制御用ＲＯＭ１０２からの命令のオペコードを解読し
、指示されるオペレーションを実行するために、回路の
各部に制御信号（全体をＣＮＴＲで示す）を送る。また
条件付分岐命令の実行の際にオペレージ璽ン制御回路１
１２はＡＬＵ部１０８からのステータス信号Ｓ（例えば
オーバーフロー信号、ゼロフラグ信号等）により分岐条
件成立を検出してＲＯＭアドレス制御部１１４を介して
アドレスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラブド
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラブド発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラブド処理プログラム（サブルーチン）の先頭アド
レスを代りにセットする。これにより、インタラブド処
理プログラムが開始される。インタラブド処理プログラ
ムの最後にはリターン命令があるので、このリターン命
令がオペレーション制御回路１１２で解読された時点で
ＲＯＭアドレス制御部１１４は退避してあったアドレス
を再度セットし、メインプログラムに復帰する。更に、
インタラブド発生部１１６からの制御信号ＩＮＴはＤＡ
Ｃ１００における楽音信号のデジタル／アナログ変換サ
ンプリング速度を定めるためにＤＡＣｌ　００に供給ネ
れる。なお、インタラブド発生部１１６は図の上ではＭ
ＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵＩ
Ｏに対して現在行っている仕事を停止させ特別の処理を
要求するものであり、論理的にはＭＣＰＵＩＯの外部要
素（周辺装置）である。

りａツク発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（Ｔ１．Ｔ２
、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２は外部メモリアクセス
用アドレス、パスＭＡ（第１図）にＭＣＰＵ内部バスを
接続するためのバスインタフェースとしてのゲートを表
わし、１２４は外部メモリデータバスＭＤにＭＣＰＵ内
部バスを接続するためのゲートを表わし、１２６はＤＡ
Ｃデータ転送バスにＭＣＰＵ内部バスを接続するための
ゲートを表わす、また、入力ボート１１８と出力ポート
１２０はＭＣＰＵ内部バスを外部の入力装置に結合する
ためのインタフェースである。１２８は５ＣＰＵ内部Ｒ
ＡＭアドレス指定パスにＭＣＰＵ内部パスを接続するた
めのゲート、１３０は５ＣＰＵ内部ＲＡＭ書込データバ
スにＭＣＰＵ内部パスを接続するためのゲート、１３２
は５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部パ
スに接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセット制御部１３４はインタラブド発生部１
１６からのインタラブド信号ＩＮＴに応答して、５ＣＰ
Ｕ２０の処理開始を示す信号Ａを発生する。この信号Ａ
は５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３図
）に送られ、これによりＲＯＭアドレス制御部２１４の
アドレス更新動作が開始し、５ＣＰＵ２０の動作（音源
処理を含む）が開始する。５ＣＰＵ２０の動作が終了す
ると５ＣＰＵ２０のオペレーション制御回路２１２から
処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰＵ
リセット制御部１３４に送られる。これに対し、５ＣＰ
Ｕリセット制御部１３４は５ＣＰＵ２０の動作を停止す
るために信号Ａを反転し、これにより５ＣＰＵ２０のＲ
ＯＭアドレス制御部２１４の動作を停止させる、ととも
に、５ＣＰＵ２０が停止中であることを表わす５ＣＰＵ
状態フラグ信号をオペレーション制御回路１１２に送る
。オペレーション制御回路１１２は制御用ＲＯＭ１０２
からの５ＣＰＵ状態の検査命令の実行時に、この５ＣＰ
Ｕ状態フラグ信号を読むことにより、５ＣＰＵ２０の状
態を検出できる６ 第３図の５ＣＰＵ２０のブロック図において。

要素２０２．２０２ａ、２０４．２０５．２０６．２０
８．２１２．２１４．２２２．２２４．２３６はそれぞ
れ、８２図のＭＣＰＵ１’０のブロック図における要素
１０２．１０２ａ、１０４．１０５　１０６．１０８．
１１０．１１２．１１４．１２２．１２４．１３６に対
応する要素である。ただし、５ＣＰＵ２０の制御用ＲＯ
Ｍ２０２には基本的に音源処理のためのプログラムのみ
が記憶されており、５ＣＰＵ２．．０を音源処理専用の
処理装置として機能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣ，ＰＵＩＯからのデータ（
ＭＣＰＵＩＯからゲート１３０、ブタパスＤ　ＯＵＴ　
を通ったデータ）と５ＣＰＵ２０の生成（演算）したデ
ータ（ＡＬＵ部２０８または乗算器２１．０からのデー
タへスＤＢ上のデータ）とから選択するＲＡＭデータイ
ン切り換え部である。ＲＡＭデータイン切り換え部２４
０は信号Ａによってその選択モードが制御され、信号Ａ
が“５ＣＦＵ２０動作中”を表わしているときには５Ｃ
ＰＵ２０で演算したデー　タを選択し、信号Ａが“５Ｃ
ＰＵ２０停止中”を表わしているときにはＭＣＰＵＩＯ
からのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“５ＣＦＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
ション出力ラッチ２０２ａからのパスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとじて選択し、信号Ａが“５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らパスゲート１２ｇ（信号Ａにより開いている）を経て
パスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２０
６のアドレスとして選択する。同様に、ライト信号切り
換え部２４２も信号Ａによってそのモードが制御され、
信号Ａが“５ＣＦＵ２０動作中”を表わしているときに
は５ＣＰＵ２０のオペレーション制御回路２１２からの
ＲＡＭリードライト信号を選択してＲＡＭ２０６のリー
ドライト入力Ｒ／Ｗに結合し、信号Ａが“５ＣＰＵ２０
停止中”を表わしているときには５ＣＦＵ２０ではなく
ＭＣＰＵＩＯのオペレーション制御回路１１２からのＳ
ＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０６
のリードライト人力Ｒ／Ｗに結合する。

以下１本実施例の諸特徴を更に詳−細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラブド信号ＩＮＴに
よって起動ＪれるＭＣＰＵｌｏのインタラブド処理ルー
チンによるＭＣＰＵｌｏの動作を示すフローチャート、
第６図はタイマインタラブド信号ＩＮＴによって起動さ
れる５ＣＰＵ２０のプログラムによる５ＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯと５Ｃ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

第１〜第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行する。＃にＭＣＰＵＩＯは、第
５図に示すようなインタラブド処理ルーチンにより音源
処理を行い、５ＣＰＵ２０は第６図に示すようなプログ
ラムにより音源処理を行う、更にＭＣＰＵＩＯは第４図
に示すメインプログラムにより、システム全体の制御の
ための種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
ＩＯは出力ボート１２０からキー走査のための信号を出
力し、鍵盤、機能スイッチ等の入力装置の状態を入カポ
−）１１８から取り込むことにより、機能キー、鍵盤キ
ーの状態をＲＡＭ１０６のキーバッファエリアに記憶す
る。４−３では４−２で得た機能キーの新しい状態と前
回の状態とから、状態の変化した機能キーを識別し、指
示される機能の実行を行う（例えば、楽音番号のセット
、エンベロープ番号のセット、リズム番号のセット等）
、４−４では４−２で得た鍵盤の最新の状態と前回の状
態とから、変化したＩｉ！（押鍵、離！りを識別する。

次の４−５で４−４の処理結果から、発音処理４−９の
ためのキーアサイン処理を行う、４−６では機能キーで
デモ演奏キーが押鍵されたとき外部メモリ９０から、デ
モ演奏データ（シーケンサデータ）を順次読み出し、処
理することにより、発音処理４−９のためのキーアサイ
ン処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う。フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−周時間（これは、フロ
ーを〜周する間に実行されたタイマインタラブドの回数
を計数することで得られる。この計数処理は後述のイン
タラブドタイマ処理５−２で行われる。）を基に演算ヲ
行い、エンベローフ用タイマ（エンベロープの演算周期
）やリズム用の基準値を得る０発音処理４−９では４−
５．４−６．４−７でセットされたデータから、実際に
楽音を発音させるための各種演算を行い、結果をＲＡＭ
１０６、ＲＡＭ２０６内の音源処理レジスタ（第１１図
）にセットする。４−１０は次のメインフローのパスの
ための準備処理であり、今回のバスで得た押鍵状態への
変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり、＃鍵
状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦＦ中に
変える等の処理を行う。

インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラブド処理ルーチンを
実行し、５ＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路ハードウェアで行っていた０次
のインタラブド処理タイマ処理５−２でＭＣＰＵＩＯは
インタラブドが一足時間ごとにかかることを利用して、
フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内）
を通過の都度、プラス１する。５−３でＭＣＰＵＩＯは
５ＣＰＵ２０の音源処理６−１が終了しているかどうか
を検査し、終了していれば、５−４に進んで、５ＣＰＵ
２０−ｔ’生成されたＲＡＭ２０６１−の楽音波形デー
タをＲＡＭ１０６内に読み込む。

そして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データと５ＣＰＵ２０で生成した楽音波形デー
タをＤＡＣ１００に出力する。

音源処理５−１．６−１の詳細を第７図に示す、本例で
は、各ＣＰＵ　（ＭＣＰＵＩＯ，５ＣＰＵ２０）はそれ
ぞれ８チャンネル分の楽音波形ブタを生成可能であり、
システム全体として１６チヤンネル分の楽音波形データ
を生成可能としている。７−１で波形加算用ＲＡＭ領域
（ＲＡＭ１０６内、ＲＡＭ２０６内）をクリアし、７−
２〜７−９で第１チヤンネルから第８チヤンネルまでの
各チャンネル音源処理を順次実行する。各チャンネル音
源処理の最後で、チャンネルの楽音波形値が波形加算用
ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ　（ＭＣＰＵ　１０．５ＣＰ
Ｕ　２０）はチャンネル音源処理を実行する際に、その
チャンネルに対する音源処理レジスタ群、即ち第１１図
に示すように、エンベロープΔχ用タイマー、目標エン
ベロープ、エンベロープΔＸ、加減フラグ付二ンへロー
プ△ｙ、現在エンベロープ、アドレス加算値、ループア
ドレス、エンドアドレス、スタートアドレス兼現在アド
レスを参照し、所望のレジスタを更新する。エンベロー
プは振幅変調のために基本波形に付加すべＪもので、全
体としていくつかのセグメント（ステップ）から成って
いる。エンベロープ△Ｘ用タイマーと目標エンベロープ
とエンベロープΔＸと加減フラグ付エンベロープΔｙは
現在進行中のエンベロープセグメントを定義するエンベ
ロープパラメータであり、このエンベロープパラメータ
は、ＭＣＰＵＩＯのメインプログラム（第４図）の発音
処理４−９内において、エンベロープ値がセグメントの
目標値に到達の都度、更新される情報であり、インタラ
ブド処理ルーチン（第５図、第６図）ではこれらのエン
ベロープパラメータはエンベロープΔχ用タイマーを除
いて単に参照されるだけである。エンベロープΔＸはエ
ンベロープの演算周期を表わし、目標エンベロープは現
セグメントにおけるエンベロープの目標値を表わし、加
減フラグ付エンベロープΔｙは演算周期ごとのエンベロ
ープの変化分を表わし、現在エンベロープは現在のエン
ベロープ値を表わす、アドレス加算値、ループアドレス
、エンドアドレス及びスタートアドレス兼現在アドレス
は外部メモリ９０に置かれる基本波形に対するアドレス
情報であり、スタートアドレスは基本波形メモリ（外部
メモリ９０内）のスタートアドレス、ループアドレスは
基本波形を繰り返し読み出す場合の戻り先のアドレス（
第１０図ではスタートアドレスと同一）、エンドアドレ
スは基本波形のエンドアドレスを表わし、現在アドレス
は基本波形の現在の位相を表わすアドレスであり、その
整数部が、基本波形メモリに現実に存在する記憶場所を
表わし、その小数部が、この記憶場所からのずれを表わ
し、アドレス加算値はタイマインタラブド処理ルーチン
の時間間隔ごとに現在アドレスに加算されるべき値であ
り、生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラブドごとに
インクリメントし、９−２でΔＸと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビット）をテストしてエンベロープが上昇中か下降中
かを判別し、９−４．９−５でそれぞれ現在エンベロー
プ（７）［算または加算を行う、９−６で現在エンベロ
ープが目標エンベロープ値に達したかどうかをチエツク
し、達しておれば、現在エンベロープに目標レベルをセ
ットする。これによりメインプログラムの発音処理４−
９で次のエンヘローブステップのデータがセットされる
ことになる。また発音処理４−９でゼロの現在エンベロ
ープを読んだときには発音の終了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部十小数部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラブドによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１Ｏ図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、ｌとなる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０内に記憶されており、押鍵時には
発音処理４−９において、鍵に対応するピッチデータと
選択されている音色の波形スタートアドレス、波形エン
ドアドレス及び波形ループアドレスがＲＡＭ１０６また
はＲＡＭ２０６の対応するレジスタ、すなわち、アドレ
ス加算値レジスタ、スタートアドレス兼現在アドレスレ
ジスタ、エンドアドレスレジスタ、ループアドレスレジ
スタにセットされる。

参考までに、第１０図に時間に対する補間波形データを
示す０図中、白丸は基本波形メモリの記憶場所にある波
形データ値、Ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９−８で現在アドレ
スにアドレス加算値を加算して新しい現在アドレスを得
る。９−９で現在アドレスとエンドアドレスを比較し、
現在アドレス〉エンドアドレスならば、９−１０．９−
１１により、現在アドレスくエンドアドレスのときは９
−１２により、物理上（番地上）または論理上（動作上
）の次のアドレスを計算し、９−１４でその整数部によ
り基本波形メモリをアクセスして次回波形データを得る
。ループアドレスは動作上エンドアドレスの次のアドレ
スである。すなわち、第１０図の場合、図示の波形は繰
り返し読み出される。したがって、現在アドレス＝エン
ドアドレスのときは次のアドレスとしてループアドレス
の波形データを読み出す（９−１３）、９−１５．９−
１６により、現在アドレスの整数部で基本波形をアクセ
スして今回の波形データを読み出す０次に、９−１７で
次回波形値から今回波形値を減算し、９−１８でその差
に現在アドレスの小数部を乗算し、その結果を９−１９
で今回の波形値に加えることにより、波形の直線補間値
を求める。この直線補間したデータに現在エンベロープ
値を乗算してチャンネルの楽音データ値を得（９−２０
）、それを波形加算用レジスタの内容に加えて楽音デー
タを累算する（９−２１）、このレジスタに累算された
デジタル楽音データがタイマインタラブド処理ルーチン
（第５図）の５−５でＤＡＣｌｏｏに送出される。これ
に関連し、第１図ではＤＡＣｌｏｏはステレオ出力を得
るべく右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成って
いる。

この場合、ＭＣＰＵＩＯ１ＳＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１０６．２０６上に
、選択ＤＡＣ指示データをもたせ、また、２つの波形加
算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡＣ
用波形加算用領域を設ける。また、７−１に対応するス
テップで左右のＤＡＣ用の各波形加算用領域をクリアし
、９−２０の処理の後、処理チャンネルに割り当ててい
るＤＡＣを選択ＤＡＣ指示データから判別し、対応する
波形加算用領域に処理チャンネルの楽音波形データを加
算する。そして、ＭＣＰＵＩＯのインタラブド処理ルー
チン（第５図）のステップ５−４に対応するステップで
、５ＣＰＵ２０の生成した左ＤＡＣ用楽音波形データと
右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩＯで
生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽音波
形データに加算し、加算結果である左ＤＡＣ用と右ＤＡ
Ｃ用の楽音波形データを５−５に相当するステップで、
それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送出す
る。

このように、本実施例の電子楽器用処理装置はＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、各ＣＰ
Ｕにおいて、内蔵されるプログラムに従って音源処理を
実行することができる。なお実施例では１つの５ＣＰＵ
を使用しているが音源処理を行う複数の５ＣＰＵを設け
るようにしてもよい。

＜５ＣＰＵ動作開始拳終了機能（第１２〜第１５図、第
２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ・インタラブド発生部１１
６からインタラブド信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路１１２が参照する５ＣＰＵ状態
フラグを“５ＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したとき
に、これに応答して停止状態に移行し、ＭＣＰＵＩＯに
動作完了信号を送り、ＭＣＰＵＩＯのオペレーション制
御回路１１２が参照する５ｃＰＵ状態フラグを″５ＣＰ
Ｕ停止中”にセットする。

第２図〜第６図を＃照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラブド発生部１
１６（第２図）からインタラブド信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラブ
ド処理ルーチンを実行する。更に、ＭＣＰＩＪＩＯはイ
ンタラブド信号に対し、５ＣＰＵリセット制御部１３４
を介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り
、これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２
１４を介して第６図に示す楽音生成のためのプログラム
を実行する（なお信号Ａにより、パスゲート１２８、Ｒ
ＡＭアドレス制御部２０４、ＲＡＭデータイン切り換え
部２４０、ライト信号切り換え部２４２も、５ＣＰＵ２
０目身の動作のためにセットされる）、このプログラム
の終了に伴い、５ＣＰＵ２０はオペレーション制御回路
２１２から動作終了信号Ｂを発生する。この信号Ｂは５
ＣＰＵリセット制御部１３４に送られ、これを受けて５
ＣＰＵリセット制御制御部４は５ＣＰＵ２０の動作を停
止するために信号ＡとＢを反転する。反転された信号Ａ
を受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１４の
アドレス更新動作が停止し、５ＣＰＵ２０は停止する。

また信号Ｂは″５ＣＰＵ停止中”を示す信号としてＭＣ
ＰＵＩＯのオペレーション制御回路１１２に与えられる
。ＭＣＰＵｌＯのインタラブド処理ルーチン（第５図）
の５−３に示す５ＣＰＵ状態検査命令を実行する際、Ｍ
ＣＰＵＩＯのオペレーション制御回路１１２は５ＣＰＵ
状態フラグＢを読む、フラグＢが“５ＣＰＵ停止中”を
示し、したがって、５ＣＰＵ２０での音源処理（第６図
）が完了しているときにＭＣＰＵＩＯは５−４に進んで
５ＣＰＵ２０の生成した楽音波形データを読み込む、Ｍ
ＣＰＵＩＯは第５図のインタラブド処理ルーチン終了時
にオペレーション制御回路１１２からＲＯＭアドレス制
御部１１４にメインプログラムへの復帰コマンド信号を
与えて、中断していたメインプログラムに制御を戻す。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタラブド処理ルーチンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラブド処理ル
ーチンを表わす０図不のように、インタラブド信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のプログラムを
中断し、インタラブド処理が各ＣＰＵｌ０１２ｏにおい
て開始し、音源の並行処理が実行される。

第１２文に上述した５ＣＰＵの動作Ｍ始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫ１．ＣＫ２はＭＣＰＵＩ　Ｏと５ＣＰＵ
２０におけルク１：ｌ　−／　り発生回路１３６．２３
６に入力される２相のマスタークロックであり、このマ
スタークロツタＣＫ１、ＣＫ２からりａ　＋７り発生回
路１３６はＭＣＰＵＩＯ動作のための基本タイミングを
与える３相のクロックＴ１．Ｔ２、Ｔ３を生成する。こ
の３相クロツクの繰り返し周期がマシンサイクル（最短
の命令実行時間）を定める。クロックＴｌＣＫ１、Ｔ２
ＣＫ２、Ｔ３ＣＫ３はそれぞれ、Ｔ１とＣＫ１．Ｔ２と
ＣＫ２、Ｔ３とＣＫ３の論理積信号である。オペレーシ
ョンラッチ信号はＭＣＰＵ１０の制御用ＲＯＭ１０２の
インストラクション出力ラッチ１０２ａにＲＯＭ１０２
からのインストラクションをラッチさせるための信号で
ある。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯと５ＣＰＵ２０に共
通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラー
７チＬ１．ラッチＬ２、ゲート１１４２〜１１５４はＭ
ＣＰＵＩＯ（第２図）のＲＯＭアドレス制御部１１４に
含まれる回路要素である。ラッチＬ１にはＭＣＰＵＩＯ
の実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ
　（ＲＯＭ１０２からの現命令に含まれる情輻）がクロ
ックＴＩＣＫＩでラッチされる。メインプログラム（第
４図）の実行中、ラー、チＬｌの出力は次アドレスＢＮ
としてＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に
入力される。即ち、ラー７チＬ１の出力はインバータ１
１４４．３状態インパータゲ−）１１４６（イネーブル
されている）を通ってＲＯＭアドレスデコーダ１０４へ
のアドレス入力ＢＮとなる。ここでインタラブド発生部
１１６からインタラブド信号ＩＮＴが発生すると、この
信号ＩＮＴを受けるＯＲゲート１１５４かも、イン／ヘ
ータ１１４８を介してラッチＬ１の出力側にある３状態
インバータゲート１１４６をオフ（ハイインピーダンス
）にする信号が加えられ、代りに、ＯＲゲー）１１５４
からの信号により、割込入ロ／戻先アドレス選択ゲート
１１５０の出力側にある３状態インパータゲー）１１５
２がゲート１１５０の出力をＲＯＭアドレスデコーダ１
０４のアドレス入力ＢＮに通す１割込入ロ／戻先アドレ
ス選択ゲー）１１５０はインタラブド信号ＩＮＴとラッ
チＬ２からの出力信号を受けるＮＯＲゲート群で構成さ
れ、“Ｈ″のインタラブド信号工ＮＴ発生時に、インタ
ラブド処理ルーチン（第５図）の入口（エントリポイン
ト）を表わすオール“０”の信号を出力し、この信号は
３状態インバータゲート１１５２で反転されて、オール
“ｌ”の信号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコ
ーダ１０４に入力される。そして次のオペレーションラ
ッチ信号により、制御用ＲＯＭ１０２からインストラク
ンヨン出カラー７チ１０２ａにインタラブド処理ルーチ
ンの最初の命令がフェッチされる０以上により、ＭＣＰ
ＵＩＯの制御がインタラブド処理ルーチンに移る。

更に、インタラブド発生部１１６からのインタラブド信
号ＩＮＴはクロック７２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はバスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退避）
してメインプログラムを中断させる。

更にインタラブド発生部１１６からのインタラブド信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロップ１３４２、ＮＡＮＤゲート１３４
４．Ｒ−Ｓフリップフロップ１３４６から成る。メイン
プログラムの実行中、Ｒ−Ｓフリー７プフロツプ１３４
６はリセット状態にある（Ｑ＝“Ｌ”）、なお、図示し
ないがＲ−５２リツプフロツ７’１３４６はシステムの
パワーオン時にリセット状態に初期化される。

インタラブド信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリップフロップ１３４２に取り込まれ、次
のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）　
１３４４から反転されて出力され、Ｒ−Ｓフリップフロ
ップ１３４６をセットする。この結果、Ｒ−Ｓフリップ
フロップ１３４６のＱ出力、即ち信号Ａが“Ｈ″から“
Ｌ”に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“
Ｌ”　（Ｓ　ＣＰＵ停止中を示す）から“Ｈ”　（ＳＣ
ＰＵ動作中を示す）に変化する。信号Ａは、５ＣＰＵ２
０における次命令のアドレスＳＡＮをラー、チするため
のラッチＬ３にリセット解除信号（ラー、チＬ３のイネ
ーブル信号）として入力される。この結果、ラッチＬ３
は次のクロー、りＴｌＣＫ１のタイミングでパスＳＡＮ
に乗っているＳＣＰＵプログラム（第６図）の最初の命
令のアドレスをＳＢＮとして５ＣＰＵ２０のＲＯＭアド
レスデコーダ２０４に入力する。このようにして、イン
タラブド発生部１１６からのインタラブド信号ＩＮＴに
応答して５ＣＰＵ２０の動作が開始し、第６図に示す音
源処理が実行される。

５ＣＰＵ２０が音源処理の最後の命令を実行する際、５
ＣＰＵ２０のオペレーション制御回路１１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップフロップ２１２２にクロー、
りＴ２ＣＫ１のタイミングで取り込まれた後、次のＴＩ
ＣＫＩのタイミング（次のダミー命令のラッチタイミン
グ）で動作するＮＡＮＤゲート２１２４で反転され、ロ
ーパルスの動作終了信号Ｂとして５ＣＰＵリセット制御
部１３４のＲ−Ｓフリップフロシブ１３４６をリセット
する。この結果、Ｒ−Ｓフリップフロップ１３４６のＱ
出力、即ち、信号Ａは“Ｌ”から“Ｈ”に切り換り、Ｑ
出力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ動作中を示
す“Ｈ”から５ＣＰＵ２０停止中を示す“Ｌ“に切り換
る。“Ｈ”レベルの信号Ａ（リセット信号）により、ラ
ッチＬ３の動作は禁止され、ラッチＬ３出力、つまり、
アドレスデコーダ２０４の入力はダミー命令の（ＮＯＰ
命令）のアドレスに固定される。このときラッチＬ３の
入力パスＳＡＮには５ＣＰＵ音源処理プログラム（第６
図）の最初の命令のアドレス情報（Ｎｏｒ命令語に含ま
れる）が乗っている。

ＭＣＰＵＩＯはインタラブド処理ルーチン（第５図）の
５ＣＰＵ状態検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯＩよ５ＣＰ
Ｕ２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラブド処理ルーチンの最後の命令
の実行時に、オペレーション制御回路ｌ１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４、インバータ１１４８を通って
、ラッチＬｌの出力側のアドレスゲート１１４６を一時
的にオフし、代りに、ラッチＬ２に結合する割込入ロ／
戻先アドレス選択ゲー）１１５０の出力側にあるアドレ
ス情報）１１５２を一時的に開く、この時点で、割込入
ロ／戻先アドレス選択ゲート１１５０はラッチＬ２に迫
避してあった中断されたメインプログラムの命令のアド
レスを反転して通すインバータとして働き、このゲー）
１１５０の反転出力が信号パルスＲＴによりインバータ
として働く３状態ゲー）１１５２において再度反転され
る。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ
ｌＯ４には中断されていたメインプログラムの命令のア
ドレスが入力され、次のオペレーションラッチ信号によ
り、制御用ＲＯＭ１０２からインストラクション出力ラ
ッチ１０２ａを介してその命令が取り出される。このよ
うにして、ＭＣＰＵＩＯの制御はメインプログラムに復
帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケーションでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラブド処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラブド処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラブド
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラブド処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラブド処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラブド処理ルーチン（１４５図）（及び第６図に
示す５ＣＰＵ２０のタイマインタラブド処理ルーチン）
に渡す複数のデータがアル、エンベロープΔＸ（エンベ
ロープ演Ｘ周期＞　、　加減フラグ付エンベロープΔｙ
（エンベロープ変化分）目標エンベロープから成るエン
ベロープパラメータはその例である。データ源である外
部データメモリ９０はエンベロープのセグメント（例え
ばアター７クセグメント、デイケイセグメント、サステ
ィンセグメント等）ごとにエンベロープパラメータを記
憶している。ＭＣＰＵｌｏのメインプログラムは発音処
理４−９において、押＃！（ノートオン）あるいはイン
タラブド処理ルーチンのチャンネル音源処理（第９図）
内で検出されたエンベロープの目標値への到達（９−６
，９−７８照）に応答して所定のセグメントについての
エンベロープパラメータ（新しい目標エンベローフ、エ
ンベロープΔＸ、加減フラク付エンベロープΔｙ）を外
部データメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ
１０６（または５ＣＰＵ内部ＲＡＭ２０６）の対応する
チャンネル音源処理レジスタにセットすることによって
複数のデータから成るエンベロープパラメータを更新す
る必要がある。このような複数のデータはインタラブド
発生部１１６からのインタラブド信号ＩＮＴによってメ
インプログラムが中断される前に、メインプログラムに
おいて更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラブドをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインタラブドマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラブドマスク方式（第１６、第１７．＄２〜第７
図） この方式によれば、インタラブド発生部１１６からのイ
ンタラブドはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインクラブド処理ルーチン（第５図）に移るのが禁
止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラブドマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音原チ
ャンネルの現在エンベロープが目標エンベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取１ｊし、内
部ＲＡＭ１０６内の転送バッファにセットする。

ここに転送バッファはデータ源とデータ目的地との間の
中間的な記憶部でありインタラブド処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラブドマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７−２
の機能は外部データメモリ９０から内部ＲＡＭ１００へ
の複数のデータ転送命令を順次実行することで処理され
る。

転送バッファからチャンネル音源用レジスタ群（インタ
ラブド処理ルーチンにおいて参照される）へのデータ転
送はブロック１７−４で実行される、このデータ転送中
にＭＣＰＵＩＯの制御がタイマインタラブド処理ルーチ
ン（第５図）に移行しないようにするため（あるいは５
ＣＰＵ２０の制御が第６図のプログラムに移行しないよ
うにするため）、ＭＣＰＵｌｏはブロック１７−４に先
立ってブロック１７−３でインタラブドをマスクする命
令を実行する。このインタラブドマスク命令の実行中に
、ＭＣＰＵＩＯのオペレーション制御回路１１２からロ
ーアクティブのマスク信号ＭＡＳＫが発生する。このマ
スク信号ＭＡＳＫはインタラブド発生部１１６からのイ
ンタテブト信号ＩＮＴをマスクして、インタラブド処理
ルーチン（第５図、第６図）への制御の移行を禁止する
ように作用する。この目的のため、第１６図において、
インタラブド発生部１１６に結合するマスク解除特機部
１５０が設けられる。マスク解除特機部１５０は図示の
ように結合したＲ−Ｓフリップフロップ１５０２、ＡＮ
Ｄゲート１５０４．及びＤフリップフロップ１５０６を
含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ”レベルの
とき、インタラブド発生部１１６からのインタラブド信
号ＩＮＴにより、Ｒ−Ｓフリップフロップ１５０２がセ
ットされ、その出力が“Ｈ″のＭＡＳＫによりイネーブ
ルされているＡＮＤゲートを通って、Ｄフリップフロッ
プ１５０６にＴＩＣＫＩのタイミングで取り込まれ、こ
のＤフリップフロップ１５０６の出力が、実際のインタ
ラブド信号Ａ−ＩＮＴとしてＭＣＰＵＩＯのＲＯＭアド
レス制御部１１４に入力される。その結果、５ＣＰＵ動
作開始・終了機能のところで述へたように、ＲＯＭアド
レス制御部１１４のゲート１１５２からＲＯＭアドレス
デコーダ１０４にインタラブド処理ルーチン（第５図）
の二ントリポイントのアドレスが入力されるとともに、
次のメインプログラム命令のアドレスがへスＡＮからラ
ッチＬ２に逼避されて、ＭＣＰＵＩＯの制御がインタラ
ブド処理ルーチンに移行し、メインプログラムは中断さ
れる。また、信号Ａ−ＩＮＴは５ＣＰＵリセット制御部
１３４に入力され、その結果、５ＣＰＵ動作開始・終了
機能のところで述べたように５ＣＰＵ２０のプログラム
（第７図）動作が開始する。Ｄフリップフロップ１５０
６からのＨレベルの出力はＲ−Ｓフリップフロップ１５
０２をリセットし、その結果、次のＴＩＣＫＩのタイミ
ングでＤフリップフロー２プｌ　５０６の出力（マスク
解除特機部１５０の出力）はＬレベルに切り換る。

これに対し、第１７図の１７−３に示すようにインタラ
ブドマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラブ
ド発生部１１６からのインタラブド信号はＡＮＤゲー）
１５０４によってマスクされる。その結果、マスク解除
特機部１５０４はマスク信号ＭＡＳＫがローアクティブ
の間、その出力Ａ−ＩＮＴを“Ｌ”の割込禁止レベルに
し、ＲＯＭアドレス制御回路１１４の通常動作を継続さ
せ、ＭＣＰＵｌｏに対するメインプログラムの制御を続
行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラブド発生部１１６からインタラ
ブド信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラブド処理ルーチン（第５図、第６図）
は正しく更新されたエンベロープパラメータを参照でき
、正しい演算結果（楽音波形データ）を得ることができ
る。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラブドマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す“Ｈ“レベ
ルに切り換る。複数のデータ転送を含むブロック１７−
４の実行中に、インタラブド発生部１１６からインタラ
ブド信号が発生したような場合には、マスク解除特機部
１５０のＲ−Ｓフリップフロップ１５０２の出力によっ
て、このマスク解除命令の実行後にインタラブドの要求
が受は付けられ、上述したようにしてメインプログラム
が中断され、インタラプト処理ルーチンに制御が移行す
る。

一命令方式（第１８〜第２１図） この方式はメインプログラム（第４図）において複数の
データをインタラブド処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラブド処理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ−Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ（本実施例の要素１０２に対応する）から
のロング命令語にはソースレジスタの行アドレス（上の
例でいえばＡ）、ディスティネーションレジスタの行ア
ドレス（Ｂ）、最初のデータ転送に係るレジスタの列ア
ドレス（０）、最後のデータ転送に係るレジスタの列ア
ドレス（３）の情報が含まれる。ＲＡＭアドレス制御部
（本実施例の要素１０５に対応する）はロング命令の実
行に適するように構成され、列アドレスを最初の転送の
列アドレスから最後の転送の列アドレスまでデータ転送
の都度、ｌずつ更新するカウンタ（その出力がＲＡＭの
列アドレス入力に順次加えられる）と、すべてのデータ
転送が完了したことを検出するためカウンタ出力と最後
のデータ転送の列アドレス値とを比較し、一致したとき
にロング命令実行完了信号を発生する一致回路とを含ん
でいる。

以下の説明において、本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５．２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラブド信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマー７プを示し、第２０図にロング命令（
単一転送命令）と複数の転送命令との動作の比較を示し
、第２１図にロング命令を使用したエンベロープパラメ
ータの転送に関連するフローチャートを示す。

第１８図において、インタラブド発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラブド信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲＳフリップフロップ１５２２、ＡＮ
Ｄゲート１５２４、Ｄフリー２プフロフブ１５２６から
成り、Ｄフリップフロップ１５２６の出力（転送終了特
機部１５２の出力）が実際に作用するインタラブド信号
Ａ−ＩＮＴとしてＲＯＭアドレス制御部２１４と５ＣＰ
Ｕリセット制御部１３４に結合している。ＡＮＤゲー）
１５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間は、
インタラブド発生部１１６からインタラブド信号ＩＮＴ
が発生しても、Ｄフリップフロップ１５２６の出力は“
Ｌ”のままであり、ＲＯＭアドレス制御部２１４と５Ｃ
ＰＵリヤー、ト制御部１３４はインタラブド信号ＩＮＴ
の作用を受けない、ここに、信号〜ＬＯＮＧはロング命
令の実行中に“Ｌ”となる信号であり、ロング命令の実
行完了に伴ってＲＡＭアドレス制御部１０４の一致回路
から発生するロング命令実行完了信号に応答して“Ｈ”
に復帰する。信号〜ＬＯＮＧのレベルがＨ”のときには
、インクラブド発生部１１６からのインタラブド信号Ｉ
ＮＴは転送終了特機部１５２を通ってＲＯＭアドレス制
御部２１４と５ＣＰＵリセット制御部１３４に作用し、
ＭＣＰＵＩＯの制御をメインプログラム（＃８４図）か
らインタラブド処理ルーチン（第５図）に移行させ、５
ＣＰＵ２０のプログラム（第６図）動作を開始させる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラブド処理ルーチン（第５図、第
６図）のチャンネル音源処理サブルーチン（第９図）が
参照し、メインプログラムのエンベロープ処理サブルー
チン（第２１図）が設定（更新）するエンベロープパラ
メータはエンベロープΔχ用タイマー、新目標エンベロ
ープ、新エンベロープΔＸ、新加減フラグ付エンベロー
プΔｙである０本実施例において、これらのエンベロー
プパラメータのデータ源は外部メモリ９０（第１　図）
にある、エンベロープパラメータの更新の際に（２１−
１）、外部データメモリ９０から内部ＲＡＭ１０６．２
０６のチャンネル音源データ領域への直接の転送は望ま
しくないので、外部データメモリ９０からのエンベロー
プパラメータはいったん内部ＲＡＭ１０６内の転送用バ
ッファ領域に移しく２ｌ−２）、次に、転送用パックァ
領域からチャンネル音源データ領域に移す（２１−３）
。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタｘ４〜ｘ７の連続領
域にマツピングされエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされている。したがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
きには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラブ
ド信号ＩＮＴがインタラブド発生部１１６から発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラブド信号の
作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセット
制御部１３４に波及しない（第２０図（Ｂ）参照）、こ
の結果、チャンネル音源データ領域のエンベロープパラ
メータが全て正しい更新値に変更された後にインタラブ
ド処理ルーチンが開始するので、その演算結果（楽音波
形データ）が正しい値を示し、誤りのない動作が保証さ
れる。

これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令ｌの実行中にインタラブド信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラブ
ド処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果。

インタラブド処理ルーチンの処理結果（楽音波形データ
）は誤った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラブドマスク命令
、インタラブド解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクショ
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からラッチ１０２ａ
を介して与えられるロング命令語に含まれるモード信号
（命令がロングであることを示している）によって、イ
ンストラクション出力ラッチ１０２ａ、２０２ａに加え
るオペレーションラッチ信号の発生を禁止し、ロング命
令の実行完了信号に応答して次のマシンサイクルでオペ
レーションラッチ信号を発生する回路をオペレーション
制御回路１１２内に設ければ、インタラブド信号ＩＮＴ
がロング命令の実行中に発生しても制御用ＲＯＭ１０２
．２０２からインタラブド処理ルーチンの最初の命令語
はロング命令の実行が終了するまではインストラクショ
ン出カラー７チ１０２ａ、２０２ａにフェッチされない
（したがって実行もされない）ので実施例と同様の効果
が得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯから５ＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えられている。従来技術ではこの種のインター
ＣＰＵデータアクセスに時間がかかる問題がある。従来
技術ではアクセスを要求するＣＰＵからアクセスを要求
されるＣＰＵに対し要求信号を与える。アクセスを要求
されるＣＰＵはこの要求信号に対し、ただちに要求側Ｃ
ＰＵからのデータアクセスを許可する承認信号を発生す
ることはできず、実行中のオペレーションが完了するま
で承認信号の発生を遅延させる。したがって、従来のイ
ンターＣＰＵデータアクセス方式は高速処理が要求され
るアプリケーションにおける障害の１つとなっている。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

この方式は上述した５ＣＰＵ動作開始φ終了機能を利用
したものである。この機能により５ＣＰＵ２０のプログ
ラム（第６図）動作はＭＣＰＵＩＯにおけるインタラブ
ド処理ルーチン（第５図）の開始と同時に開始し、ＭＣ
ＰＵ　１０のインタラブド処理ルーチンが終了する前に
終了する。したがって、ＭＣＰＵＩＯにおいてメインプ
ログラム（第４図）が動作している間は５ＣＰＵ２０は
停止モード（リセット状態）にある、第２図に示すよう
に停止モード中では、リセット制御部１３４からの信号
Ａが“５ＣＰＵ停止中”を示す“Ｈ”レベルになる。こ
の信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭア
ドレス制御部２１４の動作が停止し、ＲＡＭアドレス制
御部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２からの
ＲＡＭアドレスバスＳＡではなく、ＭＣＰＵｌｏからバ
スゲ−）１２８を介してＲＡＭアドレスバスＭａに結合
してＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６の指
定アドレスを受けるように動作モードが設定され、ＲＡ
Ｍデータに切り換え部２４０は５ＣＰＵ２０のオペレー
ジ、ン結果（ＡＬＵ部２０８出力または乗算器２１０出
力）を運ぶデータバスＤＢではなくＭＣＰＵＩＯからの
データを運ぶデータバスＤ　ＯＵＴにＲＡＭ２０６のデ
ータインを結合する動作モードに設定され、ライト信号
切り換え部２４２は５ＣＰＵオペレ一シヨン制御回路２
１２かものり一ド／ライト制御信号ではなくオペレーシ
ョン制御回路１１２からのり一ド／ライト制御信号Ｃを
ＲＡＭ２０６のリード／ライト制御入力に結合する動作
モードに設定される。このように停止状態のとき、５Ｃ
ＰＵ２０はＭＣＰＵｌｏによってデータアクセスが可能
な状態に置かれている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状態（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
る５ＣＰＵリセット制御部１３４からの５ＣＰＵ状態フ
ラグの検査はＭＣＰＵＩＯのインタラブド処理ルーチン
（第５図〕のなかで１回だけ行えばよい（５〜３参照）
、いったん停止状態が確認されれば、次のインタラブド
信号ＩＮＴが発生するまで、再度の確認をする必要なし
に、−命令の実行で、ＭＣＰＵＩＯは５ＣＰＵ２０の内
部ＲＡＭ２０６をアクセスできる。したがって、従来に
比べ、５ＣＰＵ２０へのデータアクセスに要する時間が
大幅に短縮される。

瞬時強制アクセス方式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ｃｐｕデ一タアク
セス時に５ｃｐＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０（７）内部ＲＡＭ
２０６にアクセスするものである。この方式によれば、
ＭＣＰＵＩＯは任意（７）トきｉ、：５ｃＰＵ２０（７
）状態を調べる必要なしに５ＣＰＵ２０を高速に（−命
令実行で）アクセスできる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５Ｃ
ＰＵ動作開始終了機能に関する要素（第２図の５ＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセット制御回路１３４からの５ＣＰＵ動作起動／停
止信号Ａは５ＣＰＵ２０　（第２４図）のＲＯＭアドレ
ス制御部２１４にのみ供給すれば十分である。第２３図
と第２４図のＭＣＰＵＩＯと５ＣＰＵ２０の瞬時強制ア
クセスに関する動作のタイムチャートを第２５図に示す
。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２ＭからＷ
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵＩ
Ｏのクロック発生回路１３６と５ＣＰＵ２０のクロック
発生回路２３６Ｍは共通の２相マスタ一クロツク信号Ｃ
Ｋ１．ＣＫ２を受けるが、出力するクロックのタイミン
グは独立である。ＭＣＰＵＩＯではクロック発生回路１
３６からの３相のクロック信号Ｔ１．Ｔ２、Ｔ３の一周
期でマシンサイクル（最短の一命令実行時間）が規定さ
れ、方、５ＣＰＵ２０ではクロー、り発生回路２３６Ｍ
からの３相のクロック信号ＳＴ１．Ｓｒ２、Ｓｒ１の一
周期でそのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴＩのタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳＴ２のタイミングに一致している０両ＣＰＵ
間で取り得る他のタイミング関係はＴＩがＳＴＩに一致
する関係とＴＩがＳｒ１に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０の内部ＲＡＭ２０６をアクセスできるよう
に１ＭＣＰＵｌ０からの内部ＲＡＭ２０６の指定アドレ
スに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ２０６
に対するアドレス制御部２０４．データイン切り換え部
２４０、及びライト信号切り換え部２４２の各動作モー
ドを“ｓｅｐｕｍ”からＭＣＰＵ側”に切り換える機能
を有する。このために、５ＣＰＵアクセス信号はこれら
の要素１２８．２０４．２４０．２４２の動作モードを
選択する制御入力にＤフリップフロップ２５０とＡＮＤ
ゲート２５２とから成る遅延回路を介して結合している
。このようなアクセス可能状態の下で、ＭＣＰＵＩＯは
バスゲート１２８、ＲＡＭアドレス制御部２０４を介し
て５ＣＰＵ内部ＲＡＭ２０６をアドレッシングし、リー
ドアクセスの場合には５ＣＰＵ内部ＲＡＭ２０６から出
力されるデータをパスゲート１３２を介してＭＣＰＵ内
部ＲＡＭ１０６に読み込み、ライトアクセスの場合には
、パスゲート１３０を介して書き込みデータをデータバ
スＤ　ＯＬｌ＋　に乗せ、５ＣＰＵ内部ＲＡＭ２０６に
ライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（第１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫｌ（７）タイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵｌｏは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵＩＯではこの
データ書込オペレーションの最初のタイムスロッ）ＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２Ｏ６に書き込むべきデータ）を取り出す０次のタ
イムスロットＴ２でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ
２０６をアドレッシングする。最後のタイムスロットＴ
３でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ２０６にライト
信号Ｃを与えてＲＡＭ２０６にデータを書き込む、５Ｃ
ＰＵ２０側にとってＭＣＰＵＩＯからの５ＣＰＵアクセ
ス信号りは５ＣＰＵ２０のオペレーション２がタイムス
ロットＳＴ２に移るときはアクティブに変化している。

このオペレーション２は５ＣＰＵ２０のＲＡＭ２０６に
ある被演算数と演算数をＡＬＵ部２０８または乗算器２
１０で演算するような命令のオペレーションであり得る
。ＭＣＰＵｌｏからのＳ、ＣＰＵアクセスタイムの直前
のタイムスロットであるオペレーション２の最初のタイ
ムスロットＳＴＩで５ＣＰＵ２０はＲＡＭ１０６から演
算数のデータを取り出し、そのデータをクロックＴＩＣ
ＫＩにより演算数ラッチ１０６ａにラッチしている０Ｍ
ＣＰＵｌ０からの５ＣＰＵアクセス信号りが発生しなけ
れば、５ＣＰＵ２０は次のタイムスロットＳＴ２でＲＡ
Ｍ１０６から被演算数を取り出して被演算数ラッチｆｏ
ｂにラッチし、最後のタイムスロッ）Ｓｒ１でＡＬＵ部
１０８または乗算器ｌｌＯで演算を実行してＲＡＭ１０
６の被演算数レジスタに書き込む、実際には図示のよう
にオペレージコン２の最初のタイムスロットＳＴＩに続
いてＭＣＰＵ　１０からの５ＣＰＵアクセス信号りが発
生している。この場合、１つの対策はオペレーション２
の残り２つのタイムスロッ）Ｓｒ１とＳｒ１で実行すべ
き処理を５ＣＰＵアクセス信号りが除去されるまで、即
ちＭＣＰＵＩＯの５ＣＰＵアクセスオペレージ、ンが終
了するまで中断することである。この方式でもＭＣＰＵ
ＩＯは５ＣＰＵ２０をアクセスするオペレーションを最
短時間（ＭＣＰＵＩＯの内部ＲＡＭ１０６をアクセスす
るのと同じ時間）内に実行できるが、５ＣＰＵ２０にと
っては最適ではなくＭＣＰＵＩＯからの５ＣＰＵアクセ
スオペレーシヨンの都度、５ＣＰＵ２０のオペレーショ
ンがタイムスロット３つ分遅延されることになる。都合
のよいことに、ＭＣＰＵＩＯの５ＣＰＵアクセスオペレ
ージ璽ンの最初のタイムスロットＴＩで実行される処理
は５ＣＰＵ２０に影響を与えない処理である。この特徴
を利用し、実施例ではＭＣＰＵＩＯから５ＣＰＵアクセ
ス信号りが与えられても、ＭＣＰＵＩＯのタイムスロッ
）ＴＩの間は、５ＣＰＵ２０自身のオペレーションが継
続できるようにして、５ＣＰＵ２０の動作遅れをできる
だけ短かくしている。第２５図の例でいえば、５ＣＰＵ
２０はＭＣＰＵＩＯ（７）ＳＣＰＵデータ書込オペレー
ジ１ンの最初のタイムスロットＴｌの間に、ＲＡＭ２０
６から被演算数のデータを取り出し、ラッチ２０６ｂに
クロ７り５Ｔ２ＣＫ１を与えて被演算数をラッチさせて
いる。その後、５ＣＰＵクロック発生回路２３６の動作
は５ＣＰＵアクセス信号りが除去されるまで停止し、５
ＣＰＵ２０は待ち状態に置かれる。そしてこの待ち状態
の間、５ＣＰＵ２０の要素１２８．２６４．２４０，２
４２は５ＣＰＵアクセス信号りにより“ＭＣＰＵ側”に
切り換えられ、ＭＣＰＵＩＯの５ＣＰＵデータ書込オペ
レーシ、ンにおけるタイムスロットＴ２、Ｔ３に関する
処理が実行されて５ＣＰＵ内部ＲＡＭ２０６にＭＣＰＵ
ＩＯからのデータが書き込まれる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロック発生回路２３６は動作を再開し
、クロックＳＴ３を“Ｈ″に変化させる、更に、５ＣＰ
Ｕアクセス信号りの除去により、５ＣＰＵ２０の要素１
２８．２０４．２４０．２４２が“５ＣＰＵ側”に戻さ
れ、５ＣＰＵ２０自身の動作が可能な状態になる。そこ
で５ＣＰＵ２０はこのタイムスロットＳＴ３において、
ＡＬＵ部２０８または乗算器２１０の演算出力をＲＡＭ
２０６に書き込んでオペレーション２の残りの部分を実
行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレー
シヨンの都度、中断される時間はタイムスロット２つ分
だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０６
からデータを読み出すリードアクセスオペレーションの
場合、そのタイムスロットＴ２でＭＣＰＵＩＯは５ＣＰ
Ｕ内部ＲＡＭ２０６をアドレッシングし、タイムスロッ
トＴ３でＭＣＰＵ内部ＲＡＭ１０６をアドレッシングし
て５ＣＰＵ内部ＲＡＭ２０６からのデータをへスゲート
１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０の内部ＲＡＭ２０６に対するアクセ
スをＭＣＰＵ自身のＲＡＭ１０６に対するアクセスと同
様に最短時間内で実行でき、待ち時間命令を実行する必
要がない、更に、瞬時強制アクセス方式によれば、５Ｃ
ＰＵ２０のオペレーションを途中で中断し、ＭＣＰＵＩ
Ｏの５ＣＰＵアクセスオペレーシヨン後に、中断された
ところからオペレーションを再開できる。したがって、
ＭＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに先立っ
て５ＣＰＵ２０の状態を検査する必要はなく、任意のと
きに、例えば、インタラブド処理ルーチン（第５図）中
でも自由に５ＣＰＵ２０をアクセスすることができる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１ＦＩ４）＞ 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと、５ＣＰＵ２０からの外部データメモリ
９０アクセスをサポートする手段が必要である。更に、
外部データメモリ９０を共用化する場合においてＭＣＰ
ＵＩＯと５ＣＰＵ２０とが外部データメモリ９０を同時
にアクセスを試みることを許容するのが望まれる。ＭＣ
ＰＵｌｏと５ＣＰＵ２０との間で外部データメモリ９０
に対する使用権（トークン）を交換する機能を設けるこ
とにより、ＭＣＰＵＩＯと５ＣＰＵ２０が同時には外部
データメモリ９０をアクセスしないようにすることもで
きるが、トークンの手続は外部データメモリアクセスの
ための準備時間を占めるので、外部データメモリアクセ
スに要するトータルの時間が長くなり、効率的でない、
一方、ＭＣＰＵＩＯと５ＣＰＵ２０による外部データメ
モリ９０の同時アクセスを許容する場合、メモリ９０自
体は物理的に同時アクセス不能であるので、同時アクセ
スによるアクセス競合を解消する手段が必要となる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスへス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９０からのデータ出力はデータ変換回路７０、Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレスバスＳ
Ａ、５ＣＰＵ外部メモリアドレスラー、チ３０５、アド
レス切り換え回路４０．アドレス変換回路６０を介して
外部メモリ９０の７ドレス入力に結合されており、外部
メモリ９０からのデータ出力はデータ変換回路７０．Ｓ
ＣＰＵ外部メモリデータラッチ８０Ｓ、データバスＳＤ
を介して５ＣＰＵ２０に結合されている。そして、ＭＣ
ＰＵＩＯと５ＣＰＵ２０からの外部データメモリアクセ
ス要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒ
ｏｍａを受けるメモリ装置競合回避回路５０により、上
記ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰ
Ｕ外部メモリアドレスチッチ３０Ｓ、アドレス切り換え
回路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、Ｓ
ＣＰＵ外部メモリデータラッチ８０Ｓが制御されるよう
になっている。このメモリ装置競合回避回路５０に上述
したアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し、第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装置競合回避回路５０には入
力としてＭＣＰＵＩＯからのアクセス要求信号ＭＣＰＵ
−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号ＳＣ
ＰＵ−ｒｏｍａ、更に、ＭＣＰＵリセット信号ＭＲＥＳ
及び５ＣＰＵリセット信号５ＲＥＳ　（第１図において
図示省略）が結合する。ＭＣＰＵリセット信号ＭＲＥＳ
はセ−，）リセット回路（Ｒ−Ｓフリップフロップ）５
０２とその出力に結合するセットリセット回路５０６を
リセットし、信号ＭＣＰＵ−ｒｏｍａは、セットリセッ
ト回路５０２をセットする。セットリセット回路５０２
はＭＣＰＵ　１０からのアクセス要求を一時記憶し、出
力側セットリセット回路５０６はセット状態において、
ＭＣＰＵＩＯからのアクセス要求が受は付けられて外部
メモリデータアクセス制御信号発生回路５１０を介して
アクセスのオペレージ、ンが実行中であることを示す、
同様に５ＣＰＵリセット信号５ＲＥＳＬまセット１ノセ
ット回路５０４とその出力に結合するセットリセット回
路５０８をリセットし、信号５ＣＰＵ−ｒ　ｏｍａはセ
−／　）リセ−／　）回路５０４をセットする。セット
リセ−／　）回路５０４はＳ　ＣＰ　Ｕ　２０　ｉ）ら
のアクセス要求を一時記憶し、出力側セットリセット回
路５０８はセット状態において５ＣＰＵ２０からのアク
セス要求が受は付けられアクセスのオペレージ璽ンが実
行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セ要求セラトリ
セフ５０２のセット状態の出力″Ｈ″は５ＣＰＵアクセ
ス実行セットリセット回路５０８がセット状態でないこ
とを条件として、即ち、５ＣＰＵ２０のアクセスオペレ
ーションが実行中でないことを条件として（観入力が５
０８からのインバータ５２２を介した反転入力に結合す
るＡＮＤゲート５２４を介して）ＭＣＰＵアクセス実行
セットリセット回路５０６をＭＣＰＵアクセス実行状態
にセットし、このＭＣＰＵアクセス実行セットリセット
回路５０６をセットする信号により、ＯＲゲー）５１２
　（観入力がリセット信号ＭＲＥＳに結合する）を介し
てＭＣＰＵアクセス要求セ要求セラトリセフ５０２をリ
セットする。同様に、５ＣＰＵアクセス要求セ−／　）
リセ−／　）回路５０４のセット状態の出力”Ｈ”はＭ
ＣＰＵアクセス実行セットリセット回路５０６がセット
状態でないことを条件として、即ちＭＣＰＵＩＯのアク
セスオペレーションが実行中でないことを条件として（
観入力の１つが５０６からのインへ−タ５２０を介した
反転入力に結合するＡＮＤゲート５２６）を介して５Ｃ
ＰＵアクセス実行セットリセット回路５０８を５ＣＰＵ
アクセス実行状態にセー、トシ、この５ＣＰＵアクセス
実行セットリセット回路５０８をセットする信号により
、ＯＲゲ−）５１６　（観入力がリセット信号５ＲＥＳ
に結合する）を介して５ＣＰＵアクセス要求セ−／　）
リセット回路５０４をリセットする０以上の構成により
、片方のＣＰＵ　（例えば５ＣＰＵ２０）からアクセス
要求があっても、他方のＣＰＵ（ＭＣＰｏｌｏ）に関す
るアクセスオペレージ、ンが実行中のときは、その実行
が完了するまではアクセスを要求したＣＰＵ　（ＳＣＰ
Ｕ２０）に関するアクセスオペレーションは実行されな
い、これにより、アクセスの競合が基本的に回避される
。

更に、ＭＣＰＵｌｏと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレーションを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号“
Ｈ”によりインバータ５２５を介してＡＮＤゲ−１５２
６を禁止しており、セットリセット回路５０２がセット
中のときは５ＣＰＵアクセス要求セットリセット回路５
０４がセット状態でも５ＣＰＵアクセス実行セットリセ
ット回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１０は、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ”に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレーションを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥとＯＥは外部メモリ７からデータを出
力するための制御信号であり、信号ＭＤＬはＭＣＰＵ外
部メモリデータラッチ８０Ｍに外部メモリ９０からのデ
ータをラッチするための制御信号であり、信号ＳＤＬは
ＳＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ９
０からのデータを５ツチするための制御信号である。外
部メモリデータアクセス制御信号発生回路５１０はアク
セスオペレーションの実行を終了するとＥＮＤ信号を発
生する。このＥＮＤ信号により、セット状態にあったア
クセス実行セットリセット回路はリセットされる。即ち
、ＥＮＤ信号は抽入力がセットリセット回路５０６の出
力に結合するＡＮＤゲート５２８と抽入力がＭＣＰＵリ
セット信号ＭＲＥＳに結合するＯＲゲート５１４を介し
てヤツトリセー７ト回路５０６のリセット入力に結合し
、また抽入力がセットリセット回路５０８の出力に結合
するＡＮＤゲート５３０と抽入力が５ＣＰＵリセー、ト
信号５ＲＥＳに結合するＯＲゲート５１８を介してセッ
トリセット回路５０８のリセット入力に結合する。

５ＣＰＵアクセス実行セットリセット回路５０８の出力
はインバータ５３２を介してアドレス切り換え回路４０
に対するアドレス選択信号ＭＳＥＬを発生する。したが
って、アドレス切り換え回路４０は、５ＣＰＵ２０のア
クセスオペレーションが実行中のときに、ＳＣＰＵ外部
メモリアクセス用アドレスチッチ３０５からの５ＣＰＵ
アドレスを選択し、その他の場合はＭＣＰＵ外部メモリ
アクセス用アドレスラッチ３０ＭからのＭＣＰＵアドレ
スを選択する。

第２７図の場合、ＭＣＰＵ１’Ｏと５ＣＰＵ２０は“Ｍ
ＣＰＵオペレージｉｗン（７）ｒｏｍａ　　、“５ＣＰ
Ｕオペレージ、ンのｒｏｍａ”に示すように同時に外部
メモリ９０に対するアクセスを要求している。このｒ　
ｏｍａ命令のオペレーションにおいて、ＭＣＰＵＩＯは
アドレスバスＭＡにアドレス情報を送出し、信号ＭＣＰ
Ｕ−ｒｏｍａを出力してＭＣＰＵ外部メモリアクセス用
アドレスラッチ３０Ｍにアドレス情報をラッチさせ、同
様に５ＣＰＵ２０はアドレス／曳スＳＡにアドレス情報
を送出し、信号ＳＣＰＵ−ｒｏｍａを出力してＳＣＰＵ
外部メモリアクセス用アドレスラッチ３ｏｓにアドレス
情報をラッチさせる。同時に発生するＭＣＰＵ−ｒｏｍ
ａ信号とＳＣＰＵ−ｒｏｍａ信号により、メモリ装置競
合回避回路５０のＭＣＰＵアクセス要求セットリセ−２
ト回路５０２と５ＣＰＵアクセス要求セットリセット回
路５０４は同時にセットされる。これに対し、上述した
ＭＣＰＵアクセス優先論理に従い、ＭＣＰＵアクセス実
行セ７トリセ−２ト回路５０６がただちにセット状態に
変化し、それにより外部メモリデータアクセス制御信号
発生回路５１０が外部メモリ９０に対するＭＣＰＵＩＯ
のアクセスオペレーションを実行する。この時点でアド
レス切り換え回路４０はＭＣＰＵＩｏからのアドレス情
報を選択してい６、ＭＣＰＵｌｏのアクセスオペレーシ
ョンの期間を第２７図の左方の期間見で示す（なお、回
路５１０は２相のマスタークロックＣＫ１．ＣＫ２で動
作するが、第２６図では図示を省略してある）、外部メ
モリデータアクセス制御信号発生回路５１０は期間ｎで
チップイネーブル信号ＣＥをローアクティブにし、期間
ｎの後半の期間ｍで出力イネーブル信号ＯＥをローアク
ティブする。したがって、この期間ｍにおいて外部メモ
リ９ｏからＭＣＰＵＩＯが要求したデータが出力され、
この期間ｍ内に外部メモリデータアクセス要求信号発生
回路５１０から発生する信号ＭＤＬにより、この出力デ
ータがＭＣＰＵ外部メモリデータラッチ８０Ｍにラッチ
される。これにより、外部メモリデータアクセス要求信
号発生回路５１０のＭＣＰＵＩＯのためのアクセスオペ
レーションは完了するので、回路５１０はエンド信号Ｅ
ＮＤを出力する。これにより、ＭＣＰＵアクセス実行セ
ットリセット回路５０６はリセットされ１代りに５ＣＰ
Ｕアクセス実行セットリセット回路５０８がセットされ
る。これにより信号ＭＳＥＬは５ＣＰＵアドレス選択を
示す“Ｌ”レベルに変化し、アドレス切り換え回路４０
は５ＣＰＵ２０からのアドレスを選択して外部メモリ９
０をアドレッシングする。更に、５ＣＰＵアクセス実行
セー、トリセット回路５０８からのセット信号に応答し
て外部メモリデータアクセス制御信号発生回路５１０が
５ＣＰＵ２０のためのアクセスオペレーションを実行す
る。この期間を第２７図の右側の期間文で示す、このオ
ペレーションにおいて外部メモリデータアクセス制御信
号発生回路５１０は信号ＧＥをローアクティブにし、そ
の後半の期間ｐで信号ＯＥをローアクティブにして５Ｃ
ＰＵ２０の要求したデータを外部メモリ９０から出力さ
せ、その出力中に信号ＳＤＬを発生してＳＣＰＵ外部メ
モリデータラー７チ８０Ｓに５ＣＰＵ２０の要求したデ
ータをラッチさせる。これにより、外部メモリデータア
クセス制御信号発生回路５１０の５ＣＰＵ２０のための
アクセスオペレーションは完了するので同回路５１０は
エンド信号ＥＮＤを出力して５ＣＰＵアクセス実行セッ
トリセット回路５０８をリセット状態に戻す。

これ以鋒、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８ｏＳの出力データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０１２０はｒ　ｏｍａ命令（
外部メモリアクセス要求命令）を実行後、メモリ装置競
合回避回路５０が両ＣＰＵのためのアクセスオペレーシ
ョンを実行する所定の期間２文だけ待てば要求したデー
タを得ることができ、アクセス競合の問題が解消される
。更に、待機時間が一定（２文）なので、各ＣＰＵｌ０
１２０はこの期間を他の命令の実行に使用することがで
き、プログラム命令の実行効率が最適化される。

なお、ＭＣＰＵ−ｒｏｍａ信号とＳＣＰＵ−ｒｏｍａ信
号のタイミング関係がその他のタイミング関係となる場
合については図示を省略しているが、いかなる場合でも
、各ＣＰＵｌ０１２０はｒ　ｏｍａ命令を実行後、所定
の期間２又待てばその時点で既に各ＣＰＵの外部データ
ラッチには要求したデータがラッチされているので、そ
のデータの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
図、第１図）〉 般に、ＣＰＵを含むマイクロコンピュータシステムにお
いて、データメモリにある原データから演算用メモリ上
に原データを変換したデータ（原データから抽出される
所望の情報）を作成することがしばしば望まれる。特に
この種のデータは変換はデータメモリの記憶容量を効率
的に使用したような場合にその補償として必要になる。

この目的のため、従来では、データメモリから演算用メ
モリへの転送命令を実行して、データメモリの原データ
を演算用メモリに移し、次に１以上の変換命令を実行し
て、演算用メモリにあるデータをＡＬＵを介して変換す
る。したがって、従来の場合、演算用メモリ上に所望の
データを得るためのデータ変換手続に時間がかかり、高
速処理が要求されるアプリケーションにおける障害の１
つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリテする外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０６．２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため、ＣＰＵｌ０１２０と外部メモリ９０との間のア
ドレス径路上にアドレス変換回路６０が設けられ、また
外部メモリ９０とＣＰＵｌ０１２０との間のデータ径路
上にデータ変換回路７０が設けられ、各変換回路６０．
７０はｒ　ｏ　ｍ　ａ命令の実行時にＣＰＵｌ０１２０
から与えられる制御信号に応答して所望の変換を実行す
る。

第２８図に外部メモリアクセス命令ｒ　ｏ　ｍ　ａのリ
ストを示す、第１の命令ｒｏｍａＯは変換なしの転送命
令であり、これに対し、アドレス変換回路６０はＣＰＵ
ｌ０１２０から与えられる入力アドレスをそのまま出力
アドレスとして外部データメモリ９０に通し、データ変
換回路７０も外部データメモリ９０からのデータ（１６
ビツトデータ）を無変換で通してＣＰＵｌ０１２０に渡
す。

この無変換転送台仝ｒ　ｏ　ｍ　ａ　ＯではＣＰＵｌ０
１２０から変換回路６０．７０に与えられる変換制御用
の信号Ｒ１，Ｒ２、Ｒ３はいずれも“Ｌ″レベルなる。

第２の命令ｒ　ｏｍａ　１は特殊波形の読み出しに適し
た命令である。この命令に対し、アドレス変換回路６０
はＣＰＵｌ０１２０から送られてきた入力アドレスの第
１３ビー／　トＡ　１２が“Ｏ”のときは下位１２ビツ
トを無変換で通すが第１３ビー。

）Ａ１２が１″′のときは下位１２ビツトを反転させる
。なお、アドレス変換回路６０の出力アドレスの第１３
ビツトは入力アドレスの第１３ビツトＡ１２の偵にかか
わらず“０″に固定される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０１２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０１２０に送るデータの第１３ビツト
Ｄ１２とするとともにＡ１２が“１″のとき下位の１２
ビー／　トデータを反転する形式で外部メモリ９０から
のデータを変換する。したがって、外部メモリ９０のア
ドレス領域００００〜０ＦＦＦに第２８図に示すような
有効データビット数１２の特殊波形データ（ｏ　ｏ　ｏ
　。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００−ＩＦＦＦの範囲について
繰り返し実行した場合に、アドレス変換回路６０から出
力される外部メモリアドレスはいったん００００から０
ＦＦＦに進み、この間、データ変換回路７０は外部メモ
リ９０からのデータをそのまま通し、その後、アドレス
変換回路６０の反転動作により、外部メモリ９０へのア
ドレスは０ＦＦＦから００００に後進し、この間、デー
タ変換回路７０は外部メモリ９０から出力されるデータ
の下位１２ビツトを反転し、第１３データピツ）Ｄ１２
を“ｌ”にして変換されたデータを出力する。結局、Ｃ
ＰＵｌ０１２０がアドレスを００００〜Ｉ　ＦＦＦに動
かして命令ｒＯｍ　ａ　１を繰り返し実行した場合に、
ＣＰＵｌ０１２０が実際に受は取る波形は第２８図のｒ
ｏｍａｌの欄の右方に示すような波形となる。この変換
波形は左方に示す外部メモリ９０内の原波形を所定の態
様で延長した繰り返し波形（アドレス０ＦＦＦ、データ
０ＦＦＦの点について対称な波形）である、この結果、
記憶容量の点についていうと、変換波形のデータ自体を
予め外部データメモリ９０に記憶させる方式に比べ、波
形データ記憶容量が半分になる利点がある。この命令ｒ
　ｏｍａｌの場合、制御信号Ｒ１，Ｒ２、Ｒ３のうちＲ
１のみが“Ｈ”レベルになる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみが“Ｈ”レベルになる。

外部データメモリ９０の１アドレス（１語）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０１２０からのアドレ
スの第１６ビツトＡ１５が“０”のと５は、外部データ
メモリ９０からの１６ビツトデータのうち、下位の８ビ
ー／　トを残し、上位の８ビツトを“０”にマスクする
変換を実行し、Ａ１５が“１″のときは外部データメモ
リ９０から１６ビツトデータのうち、上位の８ビツトを
下位８ビツトにシフトする（残った上位８ビツトはマス
ク）変換を実行する。また、データ変換回路７０におい
て入力アトレスの第１６ビツトＡ１５を制御信号として
使用しているので、アドレス変換回路６０ではＡ１５の
値にかかわらず出力アドレスの第１６ビツトを所定値“
０”にマスクする。なお、この場合において外部データ
メモリ９０からの１６ビツト情報の上位８ビツトと下位
ビットとの関係は、１つのデータ（例えば位相データ）
における上位データ部分（例えば整数部）と下位データ
部分（例えば小数部）のような関係であってもよいし、
異なる２種類の８ビツトデータ（例えばレートデータと
レベルデータ）の各々であるような独立な関係であって
もよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ”レベルになる。この命令に対し、データ変換回
路７０は外部メモリ９０からの１６ビツトデータのうち
、ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ
１５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下
位の３ピツ）ｂｉｔ２〜ｂｉｔｏをＯにマスクする変換
を行う、ここに、外部メモリ９０の１６ビツトデータの
うち上位１２ビー２トは例えばｂｊｔ１５を符号ビット
とする波形データであり、下位４ビツトは別のデータを
表わす、この場合、上記の変換により、ＣＰＵｌ０１２
０は内部ＲＡＭ１０６．２０６上で使用するのに適した
フォーマットの波形データを高速に読み取ることができ
る。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌｏまたは５Ｃ
ＰＵ２０からアドレスチッチ３０Ｍ、３Ｏ３、アドレス
切り換え回路４０を介して入力される１６ビツトのアド
レスのうち、下位１２ビツト（ｂｉｔｏ〜ｂｉｔｌｌ）
が詳細を第３０図に示す反転回路６１０に入力される。

この反転回路６１０は信号Ｒ１が命令ｒ　ｏｍａ　１を
表わす“ｌ”でアドレスのＡ１２が“１”のときＡＮＤ
ゲート６１２からの信号により動作して入力されるアド
レスの下位１２ビツトを反転させる。また、命令ｒ　ｏ
ｍａ　１の実行時に“ｌ”となる信号Ｒ１はインバータ
６０２を介して、ＡＮＤゲート６０４を禁止し、入力ア
トレスのＡ１２の値にかかわらず出力アドレスの対応ビ
ット（ｂｉｔ１２）を“０”にする、入力アドレスのＡ
ｌ１とＡ１４はそのまま出力アドレスの対応ビット（ｂ
ｉｔ１３、ｂｉｔ１４）として出力される。入力アドレ
スのＡ１５（ＭＳＢ）はＡＮＤゲート６０８を介して出
力アドレスの対応ビット（ｂｉｔ１５）となる、命令ｒ
　ｏ　ｍ　ａ　２の実行中を表わす“１″′の信号Ｒ２
が発生しているとき、この信号Ｒ２がインバータ６０６
を介してＡＮＤゲート６０８を禁止して出力アドレスの
ｂｉｔ１５（ＭＳＢ）を“Ｏ″にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａｏとシフト読み出し命令ｒｏｍａ３に対してはＲ１＝
“０”、Ｒ２−“θ″なので入力アトレスを出力アドレ
スとしてそのまま通し、特殊波形読出し命令ｒ　ｏ　ｍ
　ａ　１に対してはＲ１−“１”なので出力アトレスの
ｂｉｔ１２を“０″にマスクし、Ａ１２−“１”の間尺
転回路６１０により入力アドレスの下位１２ビツト（ｂ
ｉｔ。

〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒ　ｏｍａ２に対してはＲ２−
“ｌ”なので出力アドレスのｂｉｔ１５をＯ”にマスク
する。このようにして、第２８図に関して述へたアドレ
ス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビツトに結
合する３状態ゲ一ト回路７０２と入力データの下位８ビ
ツトに結合する３状態ゲ一ト回路７０４は出力するデー
タの下位８ビツトとして入力データの上位８ビツトを選
択するが、入力データの下位８ヒツトを選択するかを決
めるためのものである。Ｒ２−“ｌ″（ｒｏｍａ２命仝
）でＡ１５＝１のとき、ＡＮＤゲート７０６の”ｌ′出
力信号とその反転信号であるインバータ７０８の出力信
号“０”により、ゲート回路７０２が導通し、ゲート回
路７０４がオフして入力データの上位８ビツトが出力デ
ータの下位８ビー２トとして選択される。その他の場合
は、ゲート回路７０２がオフし、ゲート回路７０４が導
通するので入力データの下位８ビー／　’ｒがそのまま
出力データの下位８ビツトとして出力される。更にＲ２
＝“１″　（ｒ　ｏｍａ２命令）のときは、入力データ
の上位８ビー、トに結合するＡＮＤゲート回路７１０が
禁止されて出力データの上位８ビツトを一〇″にマスク
する。即ち、Ｒ２＝“１″のときはインバータ７１２と
ＮＯＲゲート７１４を介して禁止信号がＡＮＤゲート回
路７１０に加わってＡＮＤゲート回路７１０における入
力データ上位８ビツトの通過が阻止される。また、ＡＮ
Ｄゲート回路７１０における入力データの上位３ビツト
と結合するＡＮＤゲート素子はＲ１＝“ｌ”　（ｒ　ｏ
ｍａ　１命令）のときにＮＯＲゲー）７１４を介して禁
止され、出力データの上位３ビツトを“θ″にマスクす
る。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路である。ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝　”１”（ｒｏｍａｌ命令）
でＡ１２＝１のとき、ＡＮＤゲート７１８からの反転信
号“１”により、下位１２ビツトデータを反転し、その
他の場合は下位１２ビツトデータをそのまま通す０回路
７１０内のＡＮＤゲート素子を介して入力データのｂｉ
ｔ１２に結合する状態ゲート７２２はＲＩ＝“１”（ｒ
　ｏ　ｍ　ａ　１命令）のときに、信号Ｒ１に結合する
インバータ７２０を介して与えられる信号“０”により
オフし、代りに、Ａ１２に結合する３状態ゲート７２４
が信号Ｒ１によって導通して出力データのｂｉｔ１２を
発生する。シフトマスク回路７２６は選択的に入力され
たデータのｂｉｔ１５〜ｂｉｔ４を出力データのｂｉ　
ｔ　１４〜ｂｉｔ３にシフトし、出力データのｂｉｔ２
〜ｂｉ１０を“θ″にマスクするための回路であり、Ｒ
３＝″１”　　（ｒ　ｏｍａ３命令）のとき信号Ｒ３に
結合するインバータ７２８からの信号“１？′にょって
この変換を実行する。

したがって、データ変換回路７ｏは、無変挨命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝″Ｏ”）（７）ときは、入
力される１６ビツトデータをそのまま通し、特殊波形読
み出し命令ｒｏｍａｌ　（Ｒ１＝＝“ｌ”）のときは入
力アドレスの上位４ビツト（ｂｉｔ１５−ｂｉｔ１２）
が“ｏｏｏｏ”（Ａ１２：Ｏのとき）か“０００１″　
（Ａ１２＝１のとき）かによって、出力データの下位１
２ビツトをそのまま入力データの下位１２ビツトとする
（Ａ１２＝Ｏのとき）か、或は、出力データの下位１２
ビツトを入力データの下位１２ビツトが反転されたデー
タとなる（Ａ１２＝１）ようにデータ変換を行い、一部
読み出し命令ｒｏｍａ２（Ｒ２−“１”）のときは出力
データの上位８ビツトがオールゼロで、出力データの下
位８ビツトが入力データの下位８ビツトとなるように（
ＡＩ５＝０のとき）、或は、出力データの上位８ビツト
がオールゼロで、出力データの下位８ビツトが入力デー
タの上位８ビツトとなる（Ａ１５＝１のとき）ようにデ
ータ変換を行い、シフト読み出し命令ｒｏｍａ３　（Ｒ
３＝１）のときは出力データの１位３ビツト（ｂｉｔｏ
−ｂｉｔ２）がオールゼロで、出力データのｂｉｔ３〜
ｂｉｔ１４が入力データのｂｉｔ４〜ｂｉｔ１５で、出
力データのｂ　ｉ　ｔ　ｌ　５　（ＭＳＢ）が入力デー
タのｂｉｔ１５（ＭＳＢ）となるようにデータ変換を行
う、このようにして第２８図で述べたデータ変換機能が
達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０．２０にとって、データメモリである外部メモ
リ９０に対するアクセス命令ｒｏｍａを実行するだけで
、回路６０と７０の変換機能により、所望の変換が施さ
れたデータをただちに得ることができ、従来のように、
外部メモリ９０のデータを演算用メモリである内部ＲＡ
Ｍ１０６．２０６にいったん取り込んだ後に、ＡＬＵ部
１０８．２０８のようなＡＬＵを介して変換を実行する
必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒ　ｏｍａのリス
トは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３、第３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラブド処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣｌｏｏにセットする。この処理５−５
の実行間隔は平均としてはタイマインタラブド発生部１
１６の発生するインタラブド信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５５の実行間隔をＤ／Ａ変換の
変換周期としてＤ／Ａ変換を行ったとするとアナログ楽
音信号に大きな歪みが生じてしまう。

第３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌの
構成例を示す、第３３図の（Ａ）に示す構成では、処理
５−５の実行時に、ＭＣＰＵＩＯのオペレーション制御
回路１１２の制御の下に、内部ＲＡＭ１０６内の波形加
算用レジスタが指定され、そこに記憶されている最新の
デジタル楽音データが取り出され、データバスに乗せら
れる。

そして、データバスにデジタル楽音データが乗っている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御信号がオペレーション制御回路１
１２から与えられデータ／＜ス上のデータがセットされ
、ラッチ１００４から新しいデジタル楽音データがＤ／
Ａ変換器１００２に入力される。したがって、第３４図
（Ａ）に示すように、Ｄ／Ａ変換器１００２に入力され
るデジタル楽音データはプログラム制御のために不安定
な周期で切り換わることになる。Ｄ／Ａ変換器１００２
の変換周期（サンプリング周期）は非常に安定していな
ければ、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラブド発生部１１６からの正確なタイミング信号
であるインタラブド信号ＩＮＴで制御されるインタラブ
ド制御ラッチ１００６を設ける。インタラブド信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラッチ１００６の出力はインタラブド信号のタ
イミングに同期して切り換わる。すなわち、インタラブ
ド信号の発生周期がＤ／Ａ変換器１００２の変換（サン
プリング）周期となる。第３３図（Ｂ）の構成に対する
タイムチャートを第３４図（Ｂ）に示す０図示のように
、ラッチ１００４の出力が切り換わるタイミングはイン
タラブド処理に移行するタイミングのずれや、該インタ
ラブド処理に要する時間（斜線部の長さ）によって変動
するがインタラブド信号で動作するラッチ１００６があ
るのでＤ／Ａ変換器１００２の入力データが切り換るタ
イミングはインタラブド信号と同期する。これにより、
第３３図（Ａ）の構成における歪み問題が解決される。

［変形例］ 以上で実施例の説明を終えるが、この発明の範囲を逸脱
することなく種種の変形、変更が可能である。

例えば、上記実施例ではデジタルマイクロコンピュータ
を電子楽器に適用しているが他の任意の適当な用途に使
用できる。

また、メモリ装置競合回避回路５０等を変形して、３以
上のＣＰＵからの共用メモリに対するアクセスの競合を
回避するように構成し得る。このためには、例えば、メ
モリ装置競合回避回路を各ＣＰＵからのアクセス要求信
号に応答してセットされる複数のアクセス要求セットリ
セット回路と、アクセスのオペレーションが実行されて
いる間、セット状態になる複数のアクセス実行中セット
リセット回路と各アクセス実行中セー、トリセット回路
からのセット信号に応答して、各々のアクセスオペレー
ションを実行する制御回路とで構成し、いずれかのＣＰ
Ｕについてアクセスオペレーションが実行されている間
は他のＣＰＨのアクセスオペレーションが実行されない
ように、各アクセス実行中セー／　トリセット回路から
のセット状態信号で他のアクセス実行中セットリセット
回路のセットを禁止し、制御回路からのアクセスオペレ
ージ璽ンが終了したことを示す信号でアクセス実行中セ
ットリセット回路をセット状態からリセット状態に戻す
、また、複数のアクセス要求セ−／　）リセット回路が
同時にセット状態に変化する場合を考慮して、優先順位
を付け、ｉ番目の優先順位のアクセス要求セットリセッ
ト回路からのセット信号はそれより高い優先順位のアク
セス要求セットリセット回路の状態がセット状態のとき
は対応するアクセス実行中回路をセットしないようにす
る。また、各要求セットリセット回路は対応するアクセ
ス実行中セットリセット回路をセットする信号でリセッ
トされる（他のアクセス実行中セットリセット回路がリ
セット状態であり、自身より優先順位の高いアクセス要
求セットリセット回路がリセット状態のとき自身のアク
セス要求セットリセット回路からのセット信号が対応す
る実行中セットリセット回路をセットする信号となる）
。

また、共用メモリとしてＲＯＭ９０のような読出し専用
メモリでなくリードライトメモリを使用する場合に、共
用リードライトメモリに対するアクセスの競合を回避す
るように構成することも可能である。

このためには、例えば第１図に示すようなＭＣＰＵデー
タバスＭＤと５ＣＰＵデータノくスを両方向性データバ
スとして構成し、ラッチ８０Ｍ（８ｏｓ）にＭＣＰＵＩ
Ｏ（ＳＣＰＵ２０）から共用リードライトメモリに書込
むデータまたは共用リードライトメモリからの出力デー
タを保持するようにし、各ＣＰＵからメモリ装置競合回
避回路５０にリードアクセスとライトアクセスの要求信
号を与えるようにし、メモリ装置競合回路５０内に共用
リードライトメモリのリードライトを制御する機能を付
加すればよい。

また、第１図においてアドレスバスＭＡ　（ＳＡ）とデ
ータバスＭＤ　（ＳＤ）を分けているが、この代わりに
マルチプレクトへスにより、時分割でアドレス情報とデ
ータ情報を伝送させるようにしてもよい。

［発明の効果］ 以上詳細に述べたように、この発明では複数のＣＰＵか
ら共用メモリに対しアクセスが同時に試みられる場合に
、共用メモリに対する実際のアクセスオペレーションを
順次ＣＰＨ別に他のアクセスオペレーションとオーバー
ラツプしないようにして実行する回路手段を設けたので
、アクセス競合の問題が有効に解決され、各ＣＰＵは他
のＣＰＵの共用メモリアクセスを考慮することなく自由
に共用メモリをアクセスすることができる。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図Ｊｔ　１１４１　ｖｌＪ１７）　Ｍ　ＣＰ　Ｕ　
（７）　フロー／　りＳ、第３図は第１図の５ＣＰＵの
ブロック図、第４図はＭＣＰＵの実行するメインプログ
ラムのフローチャート、 第５図はＭＣＰＵの実行するインタラブド処理ルーチン
のフローチャート、 第６図は５ＣＰＵの実行するプログラムのフローチャー
ト、 第７図は音源処理のフローチャート・ 第８図は時間の経過に沿う実施例の動作のフローチャー
ト、 第９図はチャンネル音源処理のフローチャート、 第１０図は波形データを示す図。 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＵ動作開始終了機能に関係する回路の
ブロック図、 第１３図、＄１４図、第１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラブドマスク機能を有する回路のブロ
ック図、 第１７図はインタラブドマスク方式によるエンベロープ
設定処理のフローチャート。 第１８図は単一命令で複数のデータを転送する間インタ
ラブド信号によるメインブａグラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマツプ
例を示す図、第２０図は複数の転送命令による動作と単
一の転送命令による動作とを比較して示す図、第２１図
は単一転送命令方式によるエンベロープ設定処理のフロ
ーチャート、 １４２２図は５ＣＰＵの停止モード利用によるＭＣＰＵ
からの５ＣＰＵアクセス機能を説明するのに用いたフロ
ーチャート、 ｊ＠２３図は５ＣＰＵに対する瞬時強制アクセス機能を
有するＭＣＰＵのブロック図、 第２４図は５ＣＰＵに対する瞬時強制アクセス機能に適
合する５ＣＰＵのブロック図、第２５図はＭＣＰＵから
５ＣＰＵの内部ＲＡＭにデータを書き込む場合の動作の
タイムチャート、 第２６図は第１図のメモリ装置競合回避回路のブロック
図、 第２７図は第２６図の回路の動作のタイムチャート。 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変換回路のブロック図、 第３０図は第２９因の反転回路の回路図、第３１図は第
１図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は８８１図のＤＡＣのサンプリング周期が不安
定になる構成とサンプリング周期を安定化した構成とを
比較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 データラッチ回路手段）

Claims (2)

【特許請求の範囲】
1. （１）各ＣＰＵが各々のプログラムで動作する複数のＣ
   ＰＵと、 前記複数のＣＰＵによって共用される共用メモリと、 前記複数のＣＰＵのうちの２以上のＣＰＵが前記共用メ
   モリを同時にアクセスした場合に生じるアクセス競合を
   回避するために、前記２以上のＣＰＵからの前記共用メ
   モリに対するアクセス要求信号に応答して前記共用メモ
   リに対する実際のアクセスのオペレーションをアクセス
   を要求したＣＰＵ別にオーバーラップなしに実行するア
   クセス競合回避回路手段と、 を有することを特徴とするデジタルマイクロコンピュー
   タ。
2. （２）各ＣＰＵが各々のプログラムで動作する複数のＣ
   ＰＵと、 前記複数のＣＰＵによって共用される共用読出し専用メ
   モリと、 前記複数のＣＰＵの各々から出力される前記共用読出し
   専用メモリのアドレスを各ＣＰＵからの制御信号に応答
   してラッチする複数のアドレスラッチ回路手段と、 前記複数のアドレスラッチ回路手段と前記共用読出し専
   用メモリとの間に設けられ、いずれかのアドレスラッチ
   回路手段からのアドレス出力を選択するアドレス選択回
   路手段と、 前記共用読出し専用メモリと前記複数のＣＰＵとの間に
   設けられ、前記共用読出し専用メモリから出力されるデ
   ータを所望のＣＰＵに分配するために選択的にラッチす
   る複数の出力データラッチ回路手段と、 前記複数のＣＰＵのうち２以上のＣＰＵが前記共用読出
   し専用メモリを同時にアクセスしようとした場合にこの
   ２以上のＣＰＵから出力されるアクセス要求信号に応答
   して、前記共用読出し専用メモリに対する実際のアクセ
   スのオペレーションがアクセスを要求したＣＰＵ別にオ
   ーバーラップなしに実行されるように、前記アドレス選
   択回路手段、前記共用読出し専用メモリ、及び前記複数
   の出力データラッチ回路手段を一連のシーケンスで制御
   する制御回路手段と、 を有することを特徴するデジタルマイクロコンピュータ
   。