JPH0460723A - デジタルマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデジタルマイクロコンピュータに関する。

［発明の背景］ 最近、本件出願人はマイクロコンピュータのプログラム
処理により、電子楽器の制御入力処理だけでなく、楽音
信号の生成も行う装置を提案した（特願昭６３−３３４
１５８号）、このマイクロコンピュータのＣＰＵはメイ
ンプログラムの実行によって電子楽器の制御入力を処理
するとともに、デジタル楽音信号のサンプルを所定の周
期で生成するため、タイマーからのインタラプト信号に
応答してインタラプト処理ルーチンを実行する。

このマイクロコンピュータにはメインプログラムからイ
ンタラプト処理ルーチンへのデータ転送に関連する問題
がある。即ちＣＰＵのメインプログラムでの処理のなか
には、インタラプト処理ルーチンで参照することになる
複数のデータをインタラプト処理用メモリに設足するデ
ータ更新処理が含まれる。インタラプト信号はこのよう
なデータ更新処理の途中でも生じ得る。その場合、ＣＰ
Ｕの制御はメインプログラムからインタラプト処理ルー
チンに移る。その結果、インタラプト処理ルーチンの処
理結果（楽音波形データ）にエラーが生じてしまう０例
えば、エンベロープを例にとると、エンベロープのステ
ップを更新するときにメインプログラムは新しいステッ
プに対する複数のエンベロープパラメータ（エンベロー
プ演算周期、エンベロープ差分値、エンベローフ目標値
等）をインタラプト処理用メモリの対応する領域に書き
込もうとする。すべてのエンベロープパラメータが書き
込まれないうちにインタラプト信号が発生してインタラ
プト処理ルーチンにＣＰＵの制御が移行すると、インタ
ラプト処理ルーチンでは更新されたエンベロープパラメ
ータと更新前のエンベロープパラメータ（したがって正
しくない値のデータ）とを用いてエンベロープ波高値を
演算し、エンベロープ波高値に基づいて楽音信号を生成
する。したがって、生成されるエンベロープ波高値、楽
音信号は意図しない値となってしま以上、電子楽器に応
用したマイクロコンピュータを例にとって、メインプロ
グラムからインタラプト処理ルーチンに複数のデータを
渡す場合の問題を説明したが、−下説明するこの発明は
この種の問題をかかえるすべてのマイクロコンピュータ
にとって有効な解決手段を提供するものである。

［発明の目的］ すなわち、この発明の目的は、インタラプト処理ルーチ
ンに渡すメインプログラムでの複数データの書込処理を
保証して、インタラプト処理ルーチンの処理結果が常に
正しいものになるようにしたマイクロコンピュータを提
供することである。

［発明の構成、作用］ 上記の目的を達成するため、この発明によればメインプ
ログラムを実行するメインプログラムモードとインタラ
プト処理ルーチンを実行するインタラプトモードとを有
するＣＰＵと、インタラプト信号を発生するインタラプ
ト発生手段と、前記インタラプト信号に応答して前記Ｃ
ＰＵで実行中のメインプログラムを中断して前記ＣＰＨ
のモードを前記インタラプトモードに切替制御するＣＰ
Ｕモード制御手段と、を有するデジタルマイクロコンピ
ュータにおいて、前記ＣＰＵの前記メインプログラムモ
ードにおいて書き込まれ、前記インタラプトモードにお
いて参照される複数のデータを連続するアドレスの記憶
場所に記憶するインタラプト処理用メモリと、前記メイ
ンプログラムの単一命令を実行することにより、前記イ
ンタラプト処理用メモリの前記連続するアドレスの記憶
場所に前記複数のデータを書き込む書込手段と、前記複
数のデータのすべてが前記インタラプト処理用メモリに
書き込まれたことを示す書込終了信号を発生する書込終
了信号発生手段と、前記書込手段による前記単一命令の
実行中、前記ＣＰＵモード制御手段の動作を禁止し、前
記書込終了信号に応答して前記ＣＰＵモード制御手段の
動作を可能にすることにより、前記書込手段の動作を保
証する書込保証手段とを有することを特徴とするデジタ
ルマイクロコンピュータが提供される。

この構成によれば、メインプログラムモードにおいて複
数のデータをインタラプト処理用メモリに書き込むため
の単一命令が実行されている間はＣＰＵのＮＪ御モード
がインタラプトモードに移行しないので、書込処理が保
証され、インタラプト処理ルーチンは常に正しいデータ
を受けて正しい処理を行うことができる。

［実施例］ 以下、図面を参照してこの発明の詳細な説明する。

く概　要〉 本実施例はこの発明を電子楽器に適用したものである０
本実施例（第１〜第３４図）は種々の特徴を含んでいる
。第１の特徴は、楽音信号を生成する音源としてプログ
ラムで動作する複数のマイクロコンピュータ処理装Ｎ（
ＣＰＵ）を使用することであり、従来のような専用構造
のハードウェア音源は不要である。１つのＣＰＵがメイ
ンＣＰ・ＵあるいはマスターＣＰＵ（１０）として働き
、音源処理のみでなくアプリケージ璽ン（この場合、楽
器）に従う入力装置（［１、機能キー等）、出力′＃１
ｌ（ＤＡＣ等）を取り扱う（第４図、第５図）、他のＣ
ＰＵはマスターＣＰＵに対してサブＣＰＵないしスレー
ブＣＰＵ（２０，）として働き、音源処理を実行する（
第６図）、シたがって、音源処理について各ＣＰＵの負
担が分担される構成である。

第２の特徴はサブＣＰυが動作を開始し、終了するメカ
ニズムに関係しており、本実施例によれば、サブＣＰＵ
の動作は、マスターＣＰＵに対して音源処理を要求する
タイマインタラプトを合図として開始し、その結果、マ
スターＣＰＵとサブＣＰＵにおいて音源処理が並行に実
行される。サブＣＰＵの動作（音源処理）が終了すると
その終了信号によってサブＣＰＵはリセット状態（停止
状態）に移行するとともにその終了信号がマスク−ＣＰ
Ｕに伝えられる（第８図、ｚＸＳ図）、この特徴により
、マスターＣＰＵはサブＣＰＵの動作期間を有効に管理
、把握できる。更に、この特徴により、高速処理が要求
される音源処理タスク（楽音信号のデジタルサンプルを
生成する仕事）を効率よく実行できる。

本実施例の第３の特徴はメインプログラムからタイマイ
ンタラプト処理ルーチンに渡すデータの更新（転送）問
題に関係する。インタラプト処理ルーチンの実行の結果
、インタラプト処理ルーチンにおいて参照すべき複数の
データ（例えばエンベロープ目標値、エンベロープレー
トのようなエンベロープパラメータ）を更新する必要が
生じる。この複数のデータの更新の実行命令はメインプ
ログラム中に含まれる。即ち、この複数のデータはメイ
ンプログラムが更新し、タイマインタラプト処理ルーチ
ンが参照するデータである。このような複数のデータは
、全体として意味ある情報を構成するので、メインプロ
グラムにおいて複数のデータのすべてが更新されないう
ちにインタラフト処理ルーチンに制御が移ってはならな
い、これを防止するため、第１の方式としてデータ更新
が完了するまでインタラプトをマスクしてインタラプト
処理ルーチンへの移行を禁止する方式が開示され（第１
６図、第１７図）、第２の方式として、複数のデータの
更新（転送）をメインプログラム中の単一命令で実行す
る方式が開示される（第１８図〜第２１図）、この結果
、インタラプト処理ルーチンの処理結果（楽音信号のサ
ンプル）が正しい値を示し、正しい動作が保証される。

本実施例の第４の特徴はマスターＣＰＵからスＬ／−ブ
ＣＰＵに対するデータアクセス問題に関する。従来の複
数ＣＰＵマイクロコンピュータシステムでは、一般に、
ＣＰＵ間のデータ転送は一連のシーケンスを通して行わ
れ、相当の時間を要する０代表的には、データのアクセ
スを要求するＣＰＵからアクセスが要求されるＣＰＵに
対し、アクセス要求信号を送る。このアクセス要求信号
に対しアクセスが要求されるＣＰＵは実行中のオペレー
ションを完了した後に承認（アクノリッジ）信号をＣＰ
Ｕに渡して停止状態となる。アクセス要求信号送信後、
承認信号が受信されるまでの間、要求側のＣＰＵは待ち
状態になる。承認信号を受けて要求側のＣＰＵは被要求
側のＣＰＵの内部メモリに対し、実際のデータアクセス
を実行する。このように従来のＣＰＵ間データアクセス
方式は時間を要するので高速処理が望まれる電子楽器の
ようなアプリケージ、ンには適さない、これを解決する
ため、本実施例では、第１のデータアクセス方式として
、上記第２の特徴を利用してサブＣＰＵが停止状態にあ
るときにマスターＣＰＵがサブＣＰＵの内部メモリ（２
０６）に対しデータをリード／ライト（アクセス）する
停止モード制御方式が開示され（第２２図）、第２のデ
ータアクセス方式として待ち状態なしにマスターＣＰＵ
がサブＣＰＵをデータアクセスする（サブＣＰＵはデー
タアクセス中のみ強制的に停止状態にされる）瞬時デー
タアクセス方式とが開示される（第２３図〜第２５図）
。

本実施例の第５の特徴はデータ源としてのＣＰＵ外部メ
モリを複数のＣＰＵで共用する場合における複数ＣＰＵ
からのアクセスの競合（衝突）問題に関する０本実施例
によれば後述するメモリ装置競合回避回路（５０）を設
けることにより、共用メモリに対するアクセスの競合を
解消し、一定の待ち時間の後、共用メモリからのデータ
を得られるようにしている。

本実施例のｔ！ｓ６の特徴はデータ変換処理（シフト、
反転、一部取り出し等）の高速化に関する。

従来においては、上述したＣＰＵ外部メモリのようなデ
ータメモリ内のデータから、ＣＰＵ内部メモリ（演算用
メモリ）上に変換されたデータを得るために、転送（リ
ードアクセス）命令により、データメモリのデータを演
算用メモリに移し、しかる後、変換命令により、演算用
メモリのデータをＡＬＵを介して変換する。所望のデー
タ変換を行うために複数の変換命令を実行する必要もし
ばしば生じる。このように、従来においてはデータ変換
の処理に時間がかかるという問題があり、特に音源処理
のように高速処理が要求されるアプリケーションにおい
ては大きな問題となる。これを解決するため、この実施
例によれば、データ・アドレス変換ハードウェア（６０
，７０）を設け。

特殊な転送命令（変換付転送命令）を実行することによ
り、その命令に応答するデータ・アドレス変換ハードウ
ェアを介して所望のデータ変換が施されたデータが演算
用メモリ（１０６，２０６）に取り込まれるようにして
いる。したがって、所望の変換データを得るのに、複数
の命令を実行するのではなく単一の命令を実行すればよ
く処理の高速化が図れる。

く全体構成（第１図）〉 第１図は電子楽器の処理装置として構成した本実施例の
全体構成を示すブロック図である０本システムは２つの
中央演算処理装置（一方をＭＣＰＵＩＯ，他方を５ＣＰ
Ｕ２０で示す）を有する。

各ＣＰＵｌ０１２０はプログラムを内蔵しており、それ
ぞれのプログラムに従って動作する０ＭＣＰＵｌ０は音
源処理（第５図）以外にシステム全体の制御１例えば入
カポ−）１１８、出力ポート１２０に接続される入力装
置（例えば鍵盤、機能キー等）からの入力情報の処理、
デジタル楽音信号をアナログ楽音信号に変換するＤＡＣ
ｌｏｏの制御等を行う（第４図）、これに対し、５ＣＰ
Ｕ２０は音源処理に専用される（第６図）。

９０は音源制御データ、波形データ等のデータ源として
のメモリである。データメモリ９０はここでは、ＬＳＩ
チップ（第１図の残りのデバイスを搭載している）に外
付けされたＲＯＭで構成されている。集積度が高ければ
、単一のＬＳＩチップ上にデータメモリ９０を内部メモ
リとして形成可能である。外部メモリ９０はＭＣＰＵＩ
Ｏと５ＣＰＵ２０に共用される。ＭＣＰＵｌｏからのア
ドレス情報はＭＣＰＵＩＯに結合するアドレスバスＭＡ
、外部メモリアドレスラッチ３０のＭＣＰＵ外部メモリ
アドレスラッチ３０Ｍ、７ドレス切り換え回路４０．ア
ドレス変換回路６０を介して外部データメモリ９０のア
ドレス入力に加えられル、一方、５ＣＰＵ２０からのア
ドレス情報は５ＣＰＵ２０に結合するアドレスバスＳＡ
、５ＣＰＵ外部メモリアドレスラー、チ３０Ｓ、アドレ
ス切り換え回路４０、アドレス変換回路６０を通して外
部データメモリ９０のアドレス入力に加えられる。外部
データメモリ９０からＭＣＰＵＩＯへのデータ伝送径路
は外部データメモリ９０のデータ出力、データ変換回路
７０、外部メモリデータラッチ８０のＭＣＰＵ外部メモ
リデータラッチ８０Ｍ、ＭＣＰＵＩＯに結合するデータ
バスＭＤによって構成される。これに対し、外部データ
メモリ９０から５ＣＰＵ２０へのデータ伝送径路は外部
データメモリ９０のデータ出力、データ変換回路７０，
５ＣＰＵ外部メモリデータラッチ８０Ｓ、５ＣＰＵ２０
に結合するデータバスＳＤによって構成される。

メモリ装置競合回避回路５０はＭＣＰＵＩＯと５ＣＰＵ
２０の両ＣＰＵによる外部メモリ９０のアクセスを制御
し、その競合を回避するものである。メモリ装置競合回
避回路５０はＭＣＰＵＩＯからの外部メモリアクセスを
要求する信号ｒｏｍａと５ＣＰＵからの外部メモリアク
セスを要求する信号ｒ　ｏｍａの各々に応答してアドレ
ス切り換え回路４０を制御してアドレス切り換え回路４
０にＭＣＰＵＩＯからのアドレスと５ＣＰＵ２０からの
アドレスのいずれかを外部メモリ９０へのアドレスとし
て選択させる。このためにメモリ装置競合回避回路５０
からの選択信号ＭＳＥＬによりアドレス切り換え回路４
０は選択動作を行う、外部メモリ９０へのアドレスが確
定するとメモリ装置競合回避回路５０は外部メモリ９０
に対するチップ選択信号ＣＥと出力イネーブル信号ＯＥ
をアクティブにする。これにより外部メモリ９０からデ
ータが出力され、データ変換回路７０を通してそのデー
タが外部メモリラッチ８０の入力バスに現われる。ここ
で、メモリ装ｍ＊合回避回路５０はデータアクセスを要
求したＣＰＵにデータを送るためにＭＣＰＵ外部メモリ
データラッチ８０Ｍ、５ＣＰＵ外部メモリデータラッチ
８０Ｓのいずれかを作動してデータをラッチさせる。こ
のためにＭＣＰＵ外部メモリデータラッチ８０Ｍはメモ
リ装置競合回避回路５０からのラッチ信号ＭＤＬにより
ラッチ動作し、５ＣＰＵ外部メモリデータラッチ８０Ｓ
はメモリ装置競合回避回路５０からのラッチ信号ＳＤＬ
によりラッチ動作するようになっている。

アドレス変換回路６０とデータ変換回路７０は外部デー
タメモリ９０のデータを変換したデータがＣＰＵｌ０１
２０に取り込まれるようにするための変換デバイスであ
る。アドレス変換回路６０はアドレス切り換え回路４０
を通ったアドレス、即ち、ＣＰＵ（ＭＣＰＵＩＯか５Ｃ
ＰＵ２０）から出力されたアドレス（論理アドレス）を
選択的に変更して外部データメモリ９０に実際に入力さ
れるアドレスを形成するものであり、データ変換回路７
０は外部データメモリ９０から出力されたデータを選択
的に変更してＣＰＵ（ＭＣＰＵＩＯか５ＣＰＵ２０）に
実際に入力されるデータを形成するものである。各変換
回路６０．７０における変換の態様を指定するために、
制御信号が使用される。各ＣＰＵｌ０１２０において、
外部データメモリ９０に対するデータアクセスは転送命
令を実行することで行われる。転送命令に基づいてＣＰ
Ｕで生成される制御信号をＭＲｌ、ＭＲ２、ＭＲ３（Ｍ
ＣＰＵＩＯの場合）、ＳＲ１，ＳＲ２、ＳＲ３（ＳＣＰ
Ｕ２０の場合）で示しである。これらの信号は外部メモ
リアドレスチッチ３０、アドレス切り換え回路４０を通
った後、信号Ｒ１，Ｒ２、Ｒ３と呼ばれる（ＭＲｉ−”
ＬＭＲｉ→ＲｉまたはＳＲｉ＋ＬＳＲｉ＋Ｒｉ）、変換
の態様を指定するため、制御信号Ｒ１，Ｒ２がアドレス
変換回路６０に入力される。更に、データ変換回路７０
における変換の態様を特定するため、制御信号Ｒ１，Ｒ
２、Ｒ３とアドレス変換回路６０からのアドレスビット
１２の信号Ａ１２とアドレス１７ト１５の信号Ａ１５が
データ変換回路７０に加えられる。アドレス変換回路６
０とデータ変換回路７０の詳細については後述する。

ＭＣＰＵＩＯと５ＣＰＵ２０との間のインタフェースを
定めるため１両ＣＰＵ間で複数の信号が伝送される。信
号ＡはＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰ
Ｕ２０の処理開始を表わす信号、信号Ｂは５ＣＰＵ２０
からＭＣＰＵＩＯに送られる５ＣＰＵ２０の処理終了を
表わす信号、ＭａはＭＣＰＵＩＯから５ＣＰＵ２０に送
られる５ＣＰＵ２０の内部メモリ（第３図の２０６）の
アドレス情報、信号ＣはＭＣＰＵＩＯから５ＣＰＵ２０
に送られる５ＣＰＵ２０の内部メモリの読み書き制御信
号、Ｄｉｎは５ＣＰＵ２０からＭＣＰＵＩＯに送られる
５ＣＰＵ２０の内部メモリからの読出しデータ、ＤＯυ
■はＭＣＰＵＩＯから５ＣＰＵ２０に送られる５ＣＰＵ
２０の内部メモリへの書き込みデータを表わす、ＣＰＵ
間イフィンタフエース細については後述する。

上述したように音源処理によりＭＣＰＵＩＯと５ＣＰＵ
２０とでデジタル楽音信号が生成される。生成結果はＭ
ＣＰＵＩＯから、右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌ
とから成るデジタルアナログ変挨器（ＤＡＣ）１００に
送られ、アナログ楽音信号に変換されて外部に出力され
る。

＜ＭＣＰＵと５ＣＰＵの構成（第２、第３図）〉第２図
にＭＣＰＵＩＯの内部構造を示し、第３図に５ＣＰＵ２
０の内部構造を示す。

第２図において制御用ＲＯＭ１０２には楽器の各種制御
入力を処理するメインプログラムと楽音を生成するイン
タラプト処理プログラムが記憶ξれており、ＲＯＭアド
レス制御部１１４からＲＯＭアドレスデコーダ１０４を
介して指定されたアドレスにあるプログラム語（命令）
をインストラクション出カラー、チ１０２ａを介して順
次出力していく、なお、具体的実施例では、プログラム
語長は２８ビツトであり、プログラム語の一部が次に読
み出されるべきプログラム語を記憶するアドレスの下位
部（ページ内アドレス）としてＲＯＭアドレス制御部１
１４に入力されるネクストアドレス方式となっているが
、代りにプログラムカウンタ方式を使用してもよい、Ｒ
ＡＭアドレス制御部１１４は制御用ＲＯＭ１０２からの
命令のオペテントがレジスタを指定している場合に、Ｒ
ＡＭ１０６内の対応するレジスタのアドレスを指定する
。ＲＡＭ１０６は演算用メモリを構成するレジスタ群で
あり、汎用演算、フラグ演算、楽音の演算・等に使用さ
れる。ＡＬＵ部（加減算器及び論理演算部）１０８と乗
算器１１０は制御用ＲＯＭＩＯ２からの命令が演算命令
のときに用いられる。

特に乗算器１１０は楽音波形の演算に使用しており、そ
のための最適化として第１と第２のデータ入力（例えば
１６ビツトデータ）を乗算して入力と同じ長さ（１６ビ
ツト）のデータを出力するようになっている。上記ＲＡ
Ｍ１０６、加減算器１０８、乗算器１１０により、演算
回路が構成される。オペレーション制御回路１１２は制
御用ＲＯＭ１０２からの命令のオペコードを解読し、指
示されるオペレーションを実行するために、回路の各部
に制御信号（全体をＣＮＴＲで示す）を送る。また条件
付分岐命令の実行の際にオペレージ璽ン制御回路１１２
、はＡＬＵ部１０８からのステータス信号Ｓ（例えばオ
ーバーフロー信号、ゼロフラグ信号等）により分岐条件
成立を検出してＲＯＭアドレス制御部１１４を介してア
ドレスを分岐先のアドレスにジャンプさせる。

所定時間ごとに制御用ＲＯＭ１０２の楽音生成プログラ
ムを実行するため、この実施例ではタイマインタラプト
を採用している。すなわち、タイマ（ハードウェアカウ
ンタ）を有するインタラプト発生部１１６により、一定
時間ごとにＲＯＭアドレス制御部１１４に制御信号ＩＮ
Ｔ（割込要求信号）を送り、この信号により、ＲＯＭア
ドレス制御部１１４は次に行うメインプログラムの命令
のアドレスを退避（保持）し、楽音の生成が行われるイ
ンタラプト処理プログラム（サブルーチン）の先頭アド
レスを代りにセー、トする。これにより、インタラプト
処理プログラムが開始される。インタラプト処理プログ
ラムの最後にはリターン命令があるので、このリターン
命令がオペレーション制御回路１１２で解読された時点
で、ＲＯＭアドレス制御部１１４は退避してあったアド
レスを再度セットし、メインプログラムに復帰する。更
に、インタラプト発生部１１６からの制御信号ＩＮＴは
ＤＡＣ１００における楽音信号のデジタル／アナログ変
換サンプリング速度を定めるためにＤＡＣ１００に供給
される。なお、インタラプト発生部１１６は図の上では
ＭＣＰＵＩＯの内部要素として描いであるが、ＭＣＰＵ
ＩＯに対して現在行っている仕事を停止させ特別の処理
を要求するものであり、論理的にはＭＣＰＵＩＯの外部
要素（周辺装Ｍ）である。

クロック発生回路１３６はマスタークロック発生回路（
図示せず）からの２相のマスタークロックＣＫＩとＣＫ
２を受け、オペレーション制御回路１１２を初めとする
回路の各部に加える種々のタイミング信号（ＴＩ、Ｔ２
、Ｔ３、ＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３ＣＫ３等）を発
生する。

第２図の残りの要素はＭＣＰＵ２０の外部装置とのイン
タフェースに係っている。１２２は外部メモリアクセス
用アドレスバスＭＡ（第１図）にＭＣＰＵ内部パスを接
続するためのバスインタフェースとしてのゲートを表わ
し、１２４は外部メモリデータバスＭＤにＭＣＰＵ内部
パスを接続するためのゲートを表わし、１２６はＤＡＣ
データ転送バスにＭＣＰＵ内部パスを接続するためのゲ
ートを表わす、また、入力ボート１１８と出力ボート１
２０はＭＣＰＵ内部バスを外部の入力装置に結合するた
めのインタフェースである。１２８は５ＣＰＵ内部ＲＡ
Ｍアドレス指定バスにＭＣＰＵ内部バスを接続するため
のゲー）、１３０は５ＣＰＵ内部ＲＡＭ書込データバス
にＭＣＰＵ内部バスを接続するためのゲート、１３２は
５ＣＰＵ内部ＲＡＭ読出データバスをＭＣＰＵ内部バス
に接続するためのゲートを表わす。

５ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作期
間を管理するためのデバイスである。この実施例に従い
５ＣＰＵリセット制御部１３４はインタラプト発生部１
１６からのインタラプト信号ＩＮＴに応答して、５ＣＰ
Ｕ２０の処理開始を示す信号Ａを発生する。この信号Ａ
は５ＣＰＵ２０のＲＯＭアドレス制御部２１４（第３図
）に送られ、これによりＲＯＭアドレス制御部２１４の
アドレス更新動作が開始し、５ＣＰＵ２０の動作（音源
処理を含む）が開始する。５ＣＰＵ２０の動作が終了す
ると５ＣＰＵ２０のオペレージ、ン制御回路２１２から
処理終了を示す信号Ｂが発生し、この信号Ｂが５ＣＰＵ
リセット制御部１３４に送られる。これに対し、５ＣＰ
Ｕリセット制御部１３４は５ＣＰＵ２０の動作を停止す
るために信号Ａを反転し、これにより５ＣＰＵ２０のＲ
ＯＭアドレス制御部２１４の動作を停止させる、ととも
に、５ＣＰＵ２０が停止中であることを表わす５ＣＰＵ
状態フラグ信号をオペレーション制御回路１１２に送る
。オペレーション制御回路Ｉｆ２は制御用ＲＯＭ１０２
からの５ＣＰＵ状態の検査命令の実行時に、この５ＣＰ
Ｕ状態フラグ信号を読むことにより、５ＣＰＵ２０の状
態を検出できる。

第３図の５ＣＰＵ２０のブロック図において、要素２０
２．２０２ａ、２０４．２０５．２０６．２０８．２１
２．２１４．２２２．２２４゜２３６はそれぞれ、第２
図のＭＣＰＵ　ｌ　Ｏのブロック図における要素１０２
．１０２ａ、１０４．１０５．１０６．１０８．１１０
．１１２．１１４．１２２．１２４．１３６に対応する
要素である。ただし、５ＣＰＵ２０の制御用ＲＯＭ２０
２には基本的に音源処理のためのプログラムのみが記憶
されており、５ＣＰＵ２０を音源処理専用の処理装置と
して機能させている。

２４０は５ＣＰＵ２０の演算用メモリとしてのＲＡＭ２
０６へ入力するデータをＭＣＰＵＩＯからのデータ（Ｍ
ＣＰＵＩＯからゲート１３０、データバスＤ　０１１１
　を通ったデータ）と５ＣＰＵ２０の生成（演算）した
データ（ＡＬＵ部２０ｇまたは乗算器２１０からのデー
タバスＤＢ上のデータ）とから選択するＲＡＭデータイ
ン切り換え部である。ＲＡＭデータイン切り換え部２４
０は信号Ａによってその選択モードが制御され、信号Ａ
が″５ＣＰＵ２０動作中”を表わしているときには５Ｃ
ＰＵ２０で演算したデータを選択し、信号Ａが″５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らのデータを選択する。

また、ＲＡＭアドレス制御部２０５も、信号Ａによって
そのモードが制御され、信号Ａが“ＳＣＰＵ２０動作中
”を表わしているときには制御用ＲＯＭのインストラク
シ、ン出力ラッチ２０２ａからのバスＳＡ上の情報をＲ
ＡＭ２０６のアドレスとして選択し、信号Ａが“５ＣＰ
Ｕ２０停止中”を表わしているときにはＭＣＰＵＩＯか
らへスゲ−）１２８（＠号Ａにより開いている）を経て
バスＭａ上にあるＭＣＰＵＩＯからの情報をＲＡＭ２０
６のアドレスとして選択する。同様に、ライト信号切り
換え部２４２も信号Ａによってそのモードが制御され、
信号Ａが“５ＣＰＵ２０動作中”を表わしているときに
は５ＣＰＵ２０のオペレーション制御回路２１２からの
ＲＡＭリードライト信号を選択してＲＡＭ２０６のリー
ドライト入力百／Ｗに結合し、信号Ａが“５ＣＰＵ２０
停止中”を表わしているときには５ＣＰＵ２０ではなく
ＭＣＰＵＩＯのオペレーション制御回路ｌ１２からのＳ
ＣＰＵＲＡＭリードライト信号を選択してＲＡＭ２０６
のリードライト入力Ｒ／Ｗに結合する。

以下、本実施例の諸特徴を更に詳細に説明する。

く複数ＣＰＵ音源機能（第１〜第７図、第９〜第１１図
）〉 第４図はＭＣＰＵＩＯのメインプログラム（バックグラ
ンドプログラム）によるＭＣＰＵＩＯの動作を示すフロ
ーチャート、第５図はタイマインタラプト信号ＩＮＴに
よって起動されるＭＣＰＵｌｏのインタラプト処理ルー
チンによるＭＣＰＵｌＯの動作を示すフローチャート、
第６図はタイマインタラプト信号ＩＮＴによって起動さ
れる５ＣＰＵ２０のプログラムによる５ＣＰＵ２０の動
作を示すフローチャート、第７図はＭＣＰＵＩＯと５Ｃ
ＰＵ２０のそれぞれが実行する音源処理のフローチャー
トである。

第１〜第３図に関して述べたように、本実施例の電子楽
器処理システムはＭＣＰＵＩＯと５ＣＰＵ２０とから成
る複数のＣＰＵを備えており、両ＣＰＵが協働して電子
楽器のための処理を実行する。特にＭＣＰＵＩＯは、第
５図に示すようなインタラプトｓ理ルーチンにより音源
処理を行い５ＣＰＵ２０は第６図に示すようなプログラ
ムにより音源処理を行う、更にＭＣＰＵＩＯは第４図に
示すメインプログラムにより、システム全体の制御のた
めの種々のタスクを実行する。

第４図のメインプログラムのフローにおいて、４−１は
電源投入時にシステムを初期化する処理であり、ＭＣＰ
ＵＩＯはＲＡＭ１０６、ＲＡＭ２０６のクリアや、リズ
ムテンポ等の初期値の設定等を行う、４−２でＭＣＰＵ
ＩＯは出力ポート１２０かもキー走査のための信号を出
力し、！１１、機能スイッチ等の入力装置の状態を入カ
ポ−）１１８から取り込むことにより、機能キー、鍵盤
キーの状態をＲＡＭ１０６のキーバッファエリアに記憶
する。４−３では４−２で得た機能キーの新しい状態と
前回の状態とから、状態の変化した機能キーを識別し、
指示される機能の実行を行う（例えば、楽音番号のセッ
ト、エンベロープ番号のセット、リズム番号のセット等
）、４−４では４−２で得た鍵盤の最新の状態と前回の
状態とから、変化した鍵（押鍵、離鍵）を識別する０次
の４−５で４−４の処理結果から、発音処理４−９のた
めのキーアサイン処理を行う、４−６では機能キーでデ
モ演奏キーが押鍵されたとき外部メモリ９０から、デモ
演奏データ（シーケンサデータ）を順次読み出し、処理
することにより１発音処理４−９のためのキーアサイン
処理等を行う。

４−７ではリズムスタートキーが押鍵されたとき外部メ
モリ９０からリズムデータを順次読み出し、発音処理４
−９のためのキーアサイン処理を行う、フロー−周タイ
マ処理４−８では、メインフローで必要なイベントのタ
イミングを知るために、フロー−同時間（これは、フロ
ーを一周する間に実行されたタイマインタラプトの回数
を計数することで得られる。この計数処理は後述のイン
タラプトタイマ処理５−２で行われる。）を基に演１ｉ
ｆｔ行い、エンベロープ用タイマ（エンベロープの演算
周期）やリズム用の基準値を得る１発音処理４−９では
４−５．４−６．４−７でセットされたデータから、実
際に楽■を発音させるための各種演算を行い、結果をＲ
ＡＭＩ　０６、ＲＡＭ２０６内の音源処理レジスタ（第
１１図）にセットする。４−１０は次のメインフローの
パスのための準備処理であり、今回のバスで得た押鍵状
態への変化を示すＮＥＷ　　ＯＮ状態をＯＮ中にしたり
、離鍵状態への変化を示すＮＥＷ　　ＯＦＦ状態をＯＦ
Ｆ中に変える等の処理を行う。

インタラプト発生部１１６からインタラプト信号ＩＮＴ
が発生すると、ＭＣＰＵＩＯは実行中のメインプログラ
ムを中断し、第５図に示すインタラプト処理ルーチンを
実行し、５ＣＰＵ２０は第６図に示すプログラムを実行
する。ここにＭＣＰＵＩＯは第５図のフローにおいて楽
音信号を生成し、５ＣＰＵ２０は第６図のフローにおい
て楽音信号を生成するようになっている。

詳細に述べるとＭＣＰＵＩＯは５−１で各チャンネルに
対する楽音波形データを生成し、累算し、記憶する。従
来はこの処理を音源回路ハードウェアで行っていた０次
のインタラプト処理タイマ処理５−２でＭＣＰＵＩＯは
インタラプトが一定時間ごとにかかることを利用して、
フロー−周計時用のタイマレジスタ（ＲＡＭ１０６内）
全通過の都度、プラス１する。５−３でＭＣＰＵＩＯは
５ＣＰＵ２０の音源処理６−１が終了しているかどうか
を検査し、終了していれば、５−４に進んで、５ＣＰＵ
２０で生成ぎれたＲＡＭ２０６上の楽音波形データをＲ
ＡＭ１０６内に読み込む。

モして５−５でＭＣＰＵＩＯはＭＣＰＵＩＯの生成した
楽音波形データと５ＣＰＵ２０で生成した楽音波形デー
タをＤＡＣ１００に出力する。

音源処理５−１．６−１の詳細を第７図に示す６本例で
は、各ＣＰＵ　（ＭＣＰＵＩ　０１ＳＣＰＵ２０）はそ
れぞれ８チャンネル分の楽音波形データを生成可能であ
り、システム全体として１６チヤンネル分の楽音波形デ
ータを生成可能としている。７−１で波形加算用ＲＡＭ
領域（ＲＡＭＩ０６内、ＲＡＭ２０６内）をクリアし、
７−２〜７−９で第１チヤンネルから第８チヤンネルま
での各チャンネル音源処理を順次実行する。各チャンネ
ル音源処理の最後で、チャンネルの楽音波形値が波形加
算用ＲＡＭ領域のデータに加算される。

次にチャンネル音源処理の例について第９図〜第１１図
を参照して説明する。この例では、波形読み出しくＰＣ
Ｍ）方式の楽音合成を採用している（他の楽音合成方式
、例えばＦＭ合成も実現可能であり、この発明は特定の
楽音合成方式には制限されない）、チャンネル音源処理
は大きくわけて、エンベロープ処理（９−１〜９−７）
と、エンベロープ付加を含む波形処理（９−８〜９−２
１）とから成る。各ＣＰＵ　（ＭＣＰＵＩＯ，５ＣＰＵ
２０）はチャンネル音源処理を実行する際に、そのチャ
ンネルに対する音源処理レジスタ群、即ち第１１図に示
すように、エンベロープΔχ用タイマー、目標エンベロ
ープ、エンベロープ△Ｘ、加減フラク付エンベロープΔ
ｙ、現在エンベロープ、アドレス加算値、ループアドレ
ス、エンドアドレス、スタートアドレス兼現在アドレス
を参照し、所望のレジスタを更新する。エンベロープは
振幅変調のために基本波形に付加すべきもので、全体と
していくつかのセグメント（ステップ）から成っている
。エンベロープΔχ用タイマーと目標エンベロープとエ
ンベロープΔＸと加減フラグ付エンベロープΔｙは現在
直行中のエンベロープセグメントを定義するエンベロー
プパラメータであり、このエンベロープパラメータは、
ＭＣＰＵＩＯのメインプログラム（第４図）の発音処理
４−９内において、エンベロープ値がセグメントの目標
値に到達の都度、更新される情報であり、インタラプト
処理ルーチン（第５図、第６図）テハこれらのエンベロ
ープパラメータはエンヘローブΔχ用タイマーを除いて
単に参照されるだけである。エンベロープΔＸはエンベ
ロープの演算周期を表わし、目標エンベロープは現セグ
メントにおけるエンベロープの目標値を表わし、加減フ
ラグ付エンベロープΔｙは演算周期ごとのエンベロープ
の変化分を表わし、現在エンベロープは現在のエンベロ
ープ値を表わす、アドレス加算値、ループアドレス、エ
ンドアドレス及びスタートアドレス兼現在アドレスは外
部メモリ９０に置かれる基本波形に対するアドレス情報
であり、スタートアドレスは基本波形メモリ（外部メモ
リ９０内）のスタートアドレス、ループアドレスは基本
波形を繰り返し読み出す場合の戻り先のアドレス（第１
０図ではスタートアドレスと同一）、エンドアドレスは
基本波形のエンドアドレスを表わし、現在アドレスは基
本波形の現在の位相を表わすアドレスであり、その整数
部が、基本波形メモリに現実に存在する記憶場所を表わ
し、その小数部が、この記憶場所からのずれを表わし、
アドレス加算値はタイマインタラプト処理ルーチンの時
間間隔ごとに現在アドレスに加算されるべき値であり、
生成する楽音のピッチに正比例する。

詳細に述べると、９−１でエンベロープの演算周期ΔＸ
と比較するためのタイマレジスタをインタラプトごとに
インクリメントし、９−２でΔＸと一致したとき９−３
でエンベロープ変位分のデータΔｙの加減算フラグ（符
号ビー、ト）をテストしてエンベロープが上昇中か下齢
中かを判別し、９−４．９−５でそれぞれ現在エンベロ
ープの減算または加算を行う、９−６で現在エンベロー
プが目標エンベロープ値に達したかどうかをチエ−２り
し、達しておれば、現在エンベロープに目標レベルをセ
ー７トする。これによりメインプログラムの発音処理４
−９で次のエンベロープステップのデータがセットされ
ることになる。また発音処理４−９でゼロの現在エンベ
ロープを読んだときには発音の絆了として処理される。

次に、波形処理９−８〜９−２１について述べる。波形
処理では、現在アドレスの整数部を使って基本波形メモ
リから隣り合う２つアドレスの波形データを読み出し、
（整数部十小ａ部）で示される現在アドレスに対して想
定される波形値を補間で求めている。補間が必要な理由
は、タイマインタラプトによる波形サンプリング周期が
一定であり、アドレスの加算値（ピッチデータ）が楽器
への応用上、ある音域にわたるためである（音階音しか
出力しない楽器で音階音ごとに波形データを用意すれば
補間の必要はないが許容できない記憶容量の増大となる
）、補間による音色の劣化、歪みは高音域の方が著しい
ため、原音の記録サンプリング周期より高速の周期で原
音を再生するのが好ましい、この実施例では原音（４−
４）再生の周期を２倍にしている（第１０図）、シたが
って、アドレス加算値が０．５のとき、Ａ４の音が得ら
れるようになっている。この場合、Ａ＃４ではアドレス
加算値は０．５２９となり、Ａ３のとき、ｌとなる。こ
れらのアドレス加算値はピッチデータとして制御データ
兼波形外部メモリ９０内に記憶されており、押鍵時には
発音処理４−９において、鍵に対応するピッチデータと
選択されている音色の波形スタートアドレス、波形エン
ドアドレス及び波形ループアドレスがＲＡＭ１０６また
はＲＡＭ２０６の対応するレジスタ、すなわち、アドレ
ス加算値レジスタ、スタートアドレス兼現在アドレスレ
ジスタ、エンドアドレスレジスタ、ループアドレスレジ
スタにセー、トされる。

参考までに、第１Ｏ図に時間に対する補間波形データを
示す９図中、白丸は基本波形メモリの記憶場所にある波
形データ値、Ｘ印は補間値を含む出力サンプルを示して
いる。

補間の方式はいろいろあるが、ここでは直線補間を採用
している。詳細に述べると、まず、９８で現在アドレス
にアドレス加算値を加算して新しい現在アドレスを得る
。９−９で現在アドレスとエンドアドレスを比較し、現
在アドレス〉エンドアドレスならば、９−１０．９−１
１により、現在アドレスくエンドアドレスのときは９−
１２により、物理上（番地上）または論理上（動作上）
の次のアドレスを計算し、９−１４でその整数部により
基本波形メモリをアクセスして次回波形データを得る。

ループアドレスは動作上エンドアドレスの次のアドレス
である。すなわち、第１０図の場合、図示の波形は繰り
返し読み出される。したがって、現在アドレス＝エンド
アドレスのときは次のアドレスとしてループアドレスの
波形データを読み出す（９−１３）、９−１５．９１６
により、現在アドレスの整数部で基本波形をアクセスし
て今回の波形データを読み出す０次に、９−１７で次回
波形値から今回波形値を減算し、９−１８でその差に現
在アドレスの小数部を乗算し、その結果を９−１９で今
回の波形値に加えることにより、波形の直線補間値を求
める。この直線補間したデータに現在エンベロープ値を
乗算してチャンネルの楽音データ値を得（９−２０）、
それを波形加算用レジスタの内容に加えて楽音データを
累算する（９−２１）、このレジスタに累算されたデジ
タル楽音データがタイマインタラプト処理ルーチン（第
５図）の５−５でＤＡＣｌｏｏに送出される。これに関
連し、第１図ではＤＡＣｌｏｏはステレオ出力を得るべ
く右ＤＡＣ１００Ｒと左ＤＡＣ１００Ｌから成っている
。

この場合、ＭＣＰＵＩＯ，５ＣＰＵ２０の処理する音源
チャンネルの夫々を左右のＤＡＣのいずれに割り当てる
かを決めるようにするとよい、具体的には、各チャンネ
ル用の音源データとして内部ＲＡＭ１０６．２０６上に
、選択ＤＡＣ指示データをもたせ、また、２つの波形加
算用領域、即ち、左ＤＡＣ用波形加算用領域と左ＤＡＣ
用波形加算用領域を設ける。また、７−１に対応するス
テップで左右のＤＡＣ用の各波形加算用領域をクリアし
、９−２０の処理の後、処理チャンネルに割り当ててい
るＤＡＣを選択ＤＡＣ指示データから判別し、対応する
波形加算用領域に処理チャンネルの楽音波形データを加
算する。そして、ＭＣＰＵＩＯのインタラプト処理ルー
チン（第５図）のステップ５−４に対応するステップで
、５ｃｐＵ２０の生成した左ＤＡＣ用楽音波形データと
右ＤＡＣ用楽音波形データとをそれぞれＭＣＰＵＩＯで
生成した左ＤＡＣ用楽音波形データと右ＤＡＣ用楽音波
形データに加算し、加算結果である左ＤＡＣ用と右ＤＡ
Ｃ用の楽音波形データを５−５に相当するステップで、
それぞれ左ＤＡＣ１００Ｌと右ＤＡＣ１００Ｒに送出す
る。

このように１本実施例の電子楽器用処理装δはＭＣＰＵ
ＩＯと５ＣＰＵ２０という複数のＣＰＵを有し、各ＣＰ
Ｕにおいて、内蔵されるプログラムに従って音源処理を
実行することができる。なお実施例では１つの５ＣＰＵ
を使用しているが音源処理を行う複数の５ＣＰＵを設け
るようにしてもよい。

＜５ＣＰＵ動作開始・終了機能（第１２〜第１５図、第
２〜第６図、第８図）〉 本実施例によればＭＣＰＵＩＯは５ＣＰＵ２０の動作期
間を管理、把握する機能を有している。

この目的のため、 （イ）ＭＣＰＵＩＯはタイマ・インタラプト発生部１１
６からインタラプト信号が発生したときに、これを合図
として５ＣＰＵ２０の動作を開始させ、ＭＣＰＵＩＯの
オペレーション制御回路１１２が参照する５ＣＰＵ状態
フラグを“５ＣＰＵ動作中”にセットする。

（ロ）ＳＣＰＵ２０は動作（音源処理）を完了したとき
に、これに応答して停止状態に移行し、ＭＣＰＵＩＯに
動作完了信号を送り、ＭＣＰＵＩＯのオペレーション制
御回路１１２が参照する５ＣＰＵ状態フラグを“５ＣＰ
Ｕ停止中”にセットする。

第２図〜第６図を参照すると、ＭＣＰＵＩＯはメインプ
ログラム（第４図）の実行中に、インタラプト発生部１
１６（第２図）からインタラプト信号を受けると、ＲＯ
Ｍアドレス制御部１１４を介してメインプログラムを中
断し、楽音生成のために第５図に示すタイマインタラプ
ト処理ルーチンを実行する。更に、ＭＣＰＵｌｏはイン
タラプト信号に対し、５ＣＰＵリセット制御部１３４を
介して５ＣＰＵ２０に５ＣＰＵ動作開始信号Ａを送り、
これを受けて５ＣＰＵ２０はＲＯＭアドレス制御部２１
４を介して第６図に示す楽音生成のためのプログラムを
実行する（なお信号Ａにより、パスゲート・１２８．Ｒ
ＡＭアドレス制御部２０４、ＲＡＭデータイン切り換え
部２４０、ライト信号切り換え部２４２も、５ＣＰＵ２
０自身の動作のためにセットされる）、このプログラム
の終了に伴い、５ＣＰＵ２０はオペレーション制御回路
２１２から動作終了信号Ｂを発生する。この信号Ｂは５
ＣＰＵリセット制御部１３４に送られ、これを受けて５
ＣＰＵリセット制御部１３４は５ＣＰＵ２０の動作を停
止するために信号ＡとＢを反転する０反転された信号Ａ
を受けて５ＣＰＵ２０のＲＯＭアドレス制御部２１４の
アドレス更新動作が停止し、５ＣＰＵ２０は停止する。

また信号Ｂは“５ＣＰＵ停止中”を示す信号としてＭＣ
ＰＵＩＯのオペレーション制御回路１１２に与えられる
。ＭＣＰＵｌｏのインタラプト処理ルーチン（第５図）
の５−３に示す５ＣＰＵ状態検査命令を実行する際、Ｍ
ＣＰＵＩＯのオペレージ夏ン制御回路１１２は５ＣＰＵ
状態フラグＢを読む、フラグＢが“５ＣＰＵ停止中”を
示し、したがって、５ＣＰＵ２０での音源処理（第６図
）が完了しているときにＭＣＰＵＩＯは５−４に進んで
５ＣＰＵ２０の生成した楽音波形データを読み込む、Ｍ
ＣＰＵｌｏはｗ４５図のインタラプト処理ルーチン終了
時にオペレーション制御回路１１２からＲＯＭアドレス
制御部１１４にメインプログラムへの復帰コマンド信号
を与えて、中断していたメインプログラムに制御を戻す
。

第８図に、時間の流れに沿う本実施例の動作の流れを示
す、Ａ−Ｆはメインプログラムの断片である。５Ａ〜５
Ｆは第５図のＭＣＰＵインタテブト第理ル処理ンを表わ
し、６Ａ〜６Ｆは第６図の５ＣＰＵインタラプト処理ル
ーチンを表わす０図示のように、インタラプト信号ＩＮ
Ｔが発生すると、ＭＣＰＵＩＯは実行中のプログラムを
中断し、インタラプト処理が各ＣＰＵｌ０１２０におい
て開始し、音源の並行処理が実行される。

第１２図に上述した５ＣＰＵの動作開始・終了機能を実
現する構成を詳細に示し、第１３図〜第１５図にその動
作のタイムチャートを示す、第１３図のタイムチャート
において、ＣＫ１．ＣＫ２はＭＣＰＵＩＯと５ＣＰＵ２
０におけるクロック発生回路１３６．２３６に入力され
る２相のマスタークロックであり、このマスターフｏ　
７りＣＫ１、ＣＫ２からクロック発生回路１３６はＭＣ
ＰＵＩＯ動作のための基本タイミングを与える３相のク
ロックＴ１．Ｔ２、Ｔ３を生成する。この３相クロツク
の繰り返し周期がマシンサイクル（Ｍ短の命令実行時間
）を定める。クロックＴｌＣＫ１、Ｔ２ＣＫ２、Ｔ３Ｇ
Ｋ３はそれぞれ、Ｔ１とＣＫ１．Ｔ２とＣＫ２、Ｔ３と
ＣＫ３の論理積信号である。オペレーションラッチ信号
はＭＣＰＵｌｏの制御用ＲＯＭ１０２のインストラクシ
ョン出力ラッチ１０２ａにＲＯＭ１０２からのインスト
ラクションをラッチさせるための信号である。

第１３図には図示しないが、５ＣＰＵ２０のクロック回
路２３６も同様のクロック信号を生成する（第３図、第
２５図参照）、なお、ＭＣＰＵＩＯと５ＣＰＵ２０に共
通のクロック発生回路を使用してもよい。

第１２図において、点線１６の右側は５ＣＰＵ２０であ
り左側はＭＣＰＵＩＯである。左側の要素のうち、ラッ
チＬ１、ラッチＬ２、ゲート１１４２〜１１５４はＭＣ
ＰＵＩＯ（第２図）のＲＯＭアドレス制御５１１４に含
まれる回路要素である。ラッチＬ１にはＭＣＰＵＩＯの
実行すべき次の命令のＲＯＭ１０２アドレス情報ＡＮ　
（ＲＯＭ１０２からの現命令に含まれる情報）がクロッ
クＴＩＣＫＩでラッチされる。メインプログラム（第４
図）の実行中、ラッチＬ１の出力は次アドレスＢＮとし
てＭＣＰＵＩＯのＲＯＭアドレスデコーダ１０４に入力
される。即ち、ラッチＬｌの出力はインバータ１１４４
．３状態インパータゲ−）１１４６（イネーブルされて
いる）を通ってＲＯＭアドレスデコーダ１０４へのアド
レス入力ＢＮとなる。ここでインタラプト発生部１１６
からインタラプト信号ＩＮＴが発生すると、この信号Ｉ
ＮＴを受けるＯＲゲート１１５４から、インバータ１１
４８を介してラッチＬｌの出力側にある３状態インバー
タゲー（１１４６をオフ（ハイインピーダンス）にする
信号が加えられ、代りに、ＯＲゲート１１５４からの信
号により、割込λロ／戻先アドレス選択ゲー）１１５０
の出力側にある３状態インバータゲート１１５２がゲー
ト１１５０の出力をＲＯＭアドレスデコーダ１０４のア
ドレス入力ＢＮに通す０割込入ロ／戻先アドレス選択ゲ
ート１１５０はインタラプト信号ＩＮＴとラッチＬ２か
らの出力信号を受けるＮＯＲゲート群で構成され、Ｈ”
のインタラプト信号ＩＮＴ発生時に、インタラプト処理
ルーチン（第５図）の入口（エントリポイント）を表わ
すオール“θ″の信号を出力し、この信号は３状態イン
バータゲー）１１５２で反転されて、オール″ｌ”の信
号ＢＮとしてＭＣＰＵのＲＯＭアドレスデコーダ１０４
に入力される。そして次のオペレージ璽ンラッチ信号に
より、制御用ＲＯＭ１０２からインストラクション出力
ラッチ１０２ａにインタラプト処理ルーチンの最初の命
令がフェッチされる０以上により、ＭＣＰＵＩＯの制御
がインタラプト処理ルーチンに移る。

更に、インタラプト発生部１１６からのインタラプト信
号ＩＮＴはクロック７２ＣＫ２のタイミングでＡＮＤゲ
ー）１１４２を通り、ラッチ信号としてラッチＬ２を動
作させる。これにより、ラッチＬ２はバスＡＮ上にある
メインプログラムの次命令のアドレスをラッチ（退避）
してメインプログラムを中断させる。

更にインタラプト発生部１１６からのインタラプト信号
ＩＮＴは５ＣＰＵリセット制御部１３４に供給される。

５ＣＰＵリセット制御部１３４は図示のように結合され
たＤフリップフロップ１３４２、ＮＡＮＤゲート１３４
４、Ｒ−Ｓフリー２プフロツプ１３４６から成る。メイ
ンプログラムの実行中、Ｒ−Ｓフリップフロップ１３４
６はリセット状態にある（Ｑ＝“Ｌ″）、なお、図示し
ないがＲ−Ｓフリップフロップ１３４６はシステムのパ
ワーオン時にリセット状態に初期化される。

インタラプト信号ＩＮＴは、クロックＴ２ＣＫ１のタイ
ミングでＤフリー２プフロップ１３４２に取り込まれ、
次のクロックＴＩＣＫＩのタイミングでＮＡＮＤゲー）
１３４４から反転されて出力され、Ｒ−Ｓフリップフロ
ップ１３４６をセットする。この結果、Ｒ−Ｓフリップ
フロップ１３４６の回出力、即ち信号Ａが“Ｈ”から“
Ｌ″に切り換え、Ｑ出力、即ち５ＣＰＵ状態フラグが“
Ｌ”　（Ｓ　ＣＰＵ停止中を示す）から“Ｈ″　（ＳＣ
ＰＵ動作中を示す）に変化する。信号Ａは、５ＣＰＵ２
０における次命令のアドレスＳＡＮをラッチするための
ラッチＬ３にリセット解除信号（ラッチＬ３のイネーブ
ル信号）として入力される。この結果、ラッチＬ３は次
のクロックＴｌＣＫ１のタイミングでバスＳＡＮに乗っ
ている５ＣＰＵプログラム（第６図）の最初の命令のア
ドレスをＳＢＮとして５ＣＰＵ２０のＲＯＭアドレスデ
コーダ２０４に入力する。このようにして、インタラプ
ト発生部１１６からのインタラプト信号ＩＮＴに応答し
て５ＣＰＵ２０の動作が開始し、第６図に示す音源処理
が実行される。

５ＣＰＵ２０が音源処理の最後の命令を実行する際、５
ＣＰＵ２０のオペレージ、ン制御回路ｌ１２の内部で動
作終了信号（復帰コマンド信号）ＳＲＴが発生する。こ
の信号ＳＲＴはＤフリップフロップ２１２２にクロック
７２ＣＫ１のタイミングで取り込まれた後、次のＴＩＣ
ＫＩのタイミング（次のダミー命令のラッチタイミング
）で動作するＮＡＮＤゲート２１２４で反転され、ロー
パルスの動作終了信号Ｂとして５ＣＰＵリセット制御部
１３４のＲ−Ｓフリップフロップ１３４６をリセットす
る。この結果、Ｒ−Ｓフリップフロップ１３４６の回出
力、即ち、信号Ａは“Ｌ”から“Ｈ”に切り換り、Ｑ出
力、即ち、５ＣＰＵ状態フラグは５ＣＰＵ動作中を示す
“Ｈ”から５ＣＰＵ２０停止中を示す“Ｌ”に切り換る
。Ｈ”レベルの信号Ａ（リセット信号）により、ラッチ
Ｌ３の動作は禁止され、ラッチＬ３出力、つまり、アド
レスデコーダ２０４の入力はダミー命令の（ＮＯＰ命令
）のアドレスに固定される。このときラッチＬ３の入力
バスＳＡＮには５ＣＰＵ音源処理プログラム（第６図）
の最初の命令のアドレス情報（Ｎｏ？命令語に含まれる
）が乗っている。

ＭＣＰＵＩＯはインタラプト処理ルーチン（第５図）の
５ＣＰＵ状態検査命令５−３の実行時にオペレーション
制御回路１１２を介して５ＣＰＵ状態フラグのレベルを
検査し、５ＣＰＵの停止中、即ち５ＣＰＵ２０の音源処
理の完了を確認してから、５ＣＰＵ２０の処理結果であ
る楽音波形データをＲＡＭ２０６からＲＡＭ１０６に読
み取る（５−４）、これによりＭＣＰＵＩＯは５ＣＰＵ
２０の正しい処理結果を効率よく得ることができる。

ＭＣＰＵＩＯはインタラプト処理ルーチンの最後の命令
の実行時に、オペレーション制御回路１１２から復帰コ
マンド信号ＲＴのパルスを発生する。この信号パルスＲ
ＴはＯＲゲート１６５４、インバータ１１４８を通って
、ラッチＬｌの出力側のアドレスゲー）１１４６を一時
的にオフし、代りに、ラッチＬ２に結合する割込入ロ／
戻先アドレス選択ゲー）１１５０の出力側にあるアドレ
スゲート１１５２を一時的に開く、この時点で、割込入
ロ／戻先アドレス選択ゲー）１１５０はラッチＬ２に退
避してあった中断されたメインプログラムの命令のアド
レスを反転して通すインバータとして働き、このゲー（
１１５０の反転出力が信号パルスＲＴによりインバータ
として働く３状態ゲー）１１５２において再度反転され
る。この結果、ＭＣＰＵＩＯのＲＯＭアドレスデコーダ
１０４には中断されていたメインプログラムの命令のア
ドレスが入力され、次のオペレーションラッチ信号によ
り、制御用ＲＯＭ１０２からインストラクション出力ラ
ッチ１０２ａを介してその命令が取り出される。このよ
うにして、ＭＣＰＵＩＯの制御はメインプログラムに復
帰する。

以上のように、本実施例の電子楽器処理装置は、ＭＣＰ
ＵＩＯによる５ＣＰＵ２０の動作期間の管理を５ＣＰＵ
リセット制御部１３４のような簡単な管理インターフェ
ース構成を設けることで効率よく、確実に行うことがで
きる。

く複数データ転送〉 ＣＰＵを用いたある種のアプリケージ１ンでは、ＣＰＵ
はメインプログラム（第１のプログラム）の実行におい
て複数のデータを更新し、インタラプト処理ルーチン（
第２のプログラム）の実行において、その処理の目的の
ためにこれら複数のデータを参照する。これはメインプ
ログラムからインタラプト処理ルーチンへデータを渡す
問題である。このような複数のデータは、インタラプト
処理ルーチンによってメインプログラムが中断される前
に、メインプログラムにおいて全てのデータを更新しな
ければならない、メインプログラムが複数のデータの一
部だけを更新した時点で中断されてインタラプト処理ル
ーチンにＣＰＵの制御が移ってしまうとインタラプト処
理ルーチンの処理結果は誤ったものになる。

本実施例の電子楽器処理装置の場合も、ＭＣＰＵＩＯの
メインプログラム（第４図）からＭＣＰＵＩＯのタイマ
インタラプト処理ルーチン（第５図）（及び第６図に示
す５ＣＰＵ２０のタイマインタラプト処理ルーチン）に
渡す複数のデータがある。エンベロープΔＸ（エンベロ
ープ演算周期）　、　加減フラク付エンベロープΔｙ（
エンベロープ変化分）目標エンベロープから成るエンベ
ロープパラメータはその例である。データ源である外部
データメモリ９０はエンベロープのセグメント（例えば
アタックセグメント、デイケイセグメント、サスティン
セグメント等）ごとにエンベロープパラメータを記憶し
ている。ＭＣＰＵＩＯのメインプログラムは発音処理４
−９において、押鍵（ノートオン）あるいはインタラプ
ト処理ルーチンのチャンネル音源処理（第９図）内で検
出されたエンベロープの目標値への到達（９−６，９−
７参照）に応答して所定のセグメントについてのエンベ
ロープパラメータ（新しい目標エンベローフ’、　ｘン
ヘロ−）Δｘ、加ｌｔフラグ付エンベロープΔｙ）を外
部データメモリ９０から取り出してＭＣＰＵ内部ＲＡＭ
１０６（または５ＣＰＵ内部ＲＡＭ２０６）の対応する
チャンネル音源処理レジスタにセットすることによって
複数のデータから成るエンベロープパラメータを更新す
る必要がある。このような複数のデータはインタラプト
発生部１１６からのインタラプト信号ＩＮＴによってメ
インプログラムが中断される前に、メインプログラムに
おいて更新を完了させておかなければならない。

このような複数のデータ転送（更新）の問題を解決する
ために、本実施例では２つの解決手段を開示する。第１
の解決手段はデータ更新の間、インタラプトをマスクし
てメインプログラムのデータ更新命令群の実行が中断さ
れないようにするインクラブトマスク方式であり、第２
の解決手段は複数のデータ転送を一命令で実行する機能
を利用した一命令方式である。

インタラプトマスク方式（第１６、第１７、第２〜第７
図） この方式によれば、インタラプト発生部１１６からのイ
ンタラプトはメインプログラム、特に発音処理４−９に
おけるデータ更新命令群によって内部ＲＡＭのチャンネ
ル音源レジスタ群にデータをセットする間、マスクされ
て、ＭＣＰＵＩＯの制御がメインプログラム（第４図）
からインタラプト処理ルーチン（第５図）に移るのが禁
止される。

第１７図に複数のデータ転送を含むエンベロープ処理（
メインプログラムの発音処理４−９内にある）のフロー
を示し、第１６図にインタラプトマスクに関連するハー
ドウェアを示す。

第１７図においてＭＣＰＵＩＯは１７−１で指定音源チ
ャンネルの現在エンベロープが目標工７ベロープに到達
しているかどうかを調べる。到達すればＭＣＰＵＩＯは
１７−２に進み、外部データメモリ９０（第１図）から
、次のエンベロープセグメントに関するエンベロープパ
ラメータ、即ち、新しい目標エンベロープ、加減フラグ
付エンベロープΔｙ、エンベロープΔＸを取り出し、内
部ＲＡＭ１０６内の転送バッファにセットする。

ここに転送バッファはデータ源とデータ目的地との間の
中間的な記憶部でありインタラプト処理ルーチン（第９
図）によって参照されないＲＡＭ領域であるので、この
時点でのインタラプトマスクは不要である。転送バッフ
ァを設けた理由はデータ源であるメモリ９０がＭＣＰＵ
ＩＯと５ＣＰＵ２０によって共用される外部メモリであ
り、そのデータアクセス時間が内部ＲＡＭ相互のデータ
転送時間より長くなること等による。ブロック１７−２
の機能は外部データメモリ９０から内部ＲＡＭ１００へ
の複数のデータ転送命令を順次実行することで処理され
る。

転送バッファからチャンネル音源用レジスタ群（インタ
ラプト処理ルーチンにおいて参照される）へのデータ転
送はブロー２り１７−４で実行される。このデータ転送
中にＭＣＰＵＩＯの制御がタイマインタラプト処理ルー
チン（第５図）に移行しないようにするため（あるいは
５ＣＰＵ２０の制御がｗ４６図のプログラムに移行しな
いようにするため）、ＭＣＰＵｌｏはブロック１７−４
に先立ってブロック１７−３でインタラプトをマスクす
る命令を実行する。このインタラプトマスク命令の実行
中に、ＭＣＰＵＩＯのオペレーション制御回路１１２か
らローアクティブのマスク信号ＭＡＳＫが発生する。こ
のマスク信号ＭＡＳＫはインタラプト発生部１１６から
のインタラプト信号ＩＮＴをマスクして、インタラプト
処理ルーチン（第５図、第６図）への制御の移行を禁止
するように作用する。この目的のため、第１６図におい
て、インタラプト発生部１１６に結合するマスク解除特
機部１５０が設けられる。マスク解除特機部１５０は図
示のように結合したＲ−Ｓフリップフロップ１５０２、
ＡＮＤゲート１５０４、及びＤフリップフロップ１５０
６を含む。

マスク信号ＭＡＳＫがマスク解除を示す“Ｈ”レベルの
とき、インタラプト発生部１１６からのインタラプト信
号ＩＮＴにより、Ｒ−Ｓフリップフロー２プ１５０２が
セットされ、その出力が“Ｈ”のＭＡＳＫによりイネー
ブルされているＡＮＤゲートを通って、Ｄフリップフロ
ップ１５０６にＴＩＣＫＩのタイミングで取り込まれ、
このＤフリップフロップ１５０６の出力が、実際のイン
タラプト信号Ａ−ＩＮＴとしてＭＣＰＵＩＯのＲＯＭア
ドレス制御部１１４に入力される。その結果、５ＣＰＵ
動作開始・終了機能のところで述べたように、ＲＯＭア
ドレス制御部１１４のゲー）１１５２からＲＯＭアドレ
スデコーダ１０４にインタラプト処理ルーチン（第５図
）のエントリポイントのアドレスが入力されるとともに
、次のメインプログラム命令のアドレスがパスＡＮから
ラッチＬ２に選避されて、ＭＣＰＵ　１０の制御がイン
タラプト処理ルーチンに移行し、メインプログラムは中
断ξれる。また、信号Ａ−Ｉ　ＮＴはＳＣＰＵリセット
制御部１３４に入力され、その結果、５ＣＰＵ動作開始
・終了機能のところで述べたように５ＣＰＵ２０のプロ
グラム（第７ＦｇＪ）動作が開始する。Ｄフリップフロ
ｙプ１５０６からのＨレベルの出力はＲ−Ｓフリー２プ
フロツプ１５０２をリセットし、その結果、次のＴＩＣ
ＫＩのタイミングでＤフリップフロップ１５０６の出力
（マスク解除特機部１５０の出力）はＬレベルに切り換
る。

これに対し、第１７図の１７−３に示すようにインタラ
プトマスク命令の実行により、オペレーション制御回路
１１２からローアクティブのマスク信号ＭＡＳＫがマス
ク解除特機部１５０に入力される場合には、インタラプ
ト発生部１１６からのインタラプト信号はＡＮＤゲー）
１５０４によってマスクされる。その結果、マスク解除
特機部１５０４はマスク信号ＭＡＳＫがローアクティブ
の間、その出力Ａ−ＩＮＴを“Ｌ”の割込禁止レベルに
し、ＲＯＭアドレス制御回路１１４の通常動作を継続さ
せ、ＭＣＰＵＩＯに対するメインプログラムの制御を続
行させる。

したがって、ブロック１７−４に示す転送命令群（及び
エンベロープΔχ用タイマーのクリア命令）の実行は、
実行の途中で、インタラプト発生部１１６からインタラ
プト信号ＩＮＴが発生した場合にも中断されない、これ
により、インタラプト処理ルーチン（第５図、第６図）
は正しく更新されたエンベロープパラメータを参照でき
、正しい演算結果（楽音波形データ）を得ることができ
る。

しかる後、ＭＣＰＵＩＯはブロック１７−５に示すイン
タラプトマスク解除命令を実行する。この結果、オペレ
ーション制御回路１１２からマスク解除特機部１５０に
供給される信号ＭＡＳＫはマスク解除を示す”Ｈ”レベ
ルに切り換る。複数のデータ転送を含むブロック１７−
４の実行中に、インタラプト発生部１１６からインタラ
プト信号が発生したような場合には、マスク解除特機部
１５０のＲ−Ｓフリップフロップ１５０２の出力によっ
て、このマスク解除命令の実行後にインタラプトの要求
が受は付けられ、上述したようにしてメインプログラム
が中断され、インタラプト処理ルーチンに制御が移行す
る。

一命令方式（＠１８〜第２１〆Σ この方式はメインプログラム（第４図）において複数の
データをインタラプト処理ルーチンの参照する内部ＲＡ
Ｍ領域にセットするために、ロング命令と呼ばれる複数
データー括転送のための単一命令を利用し、ロング命令
の実行が終了するまでインタラプトｓ理ルーチンにＭＣ
ＰＵＩＯの制御が移行しないようにしたものである。

単一の命令（ロング命令）で複数のデータ転送が可能な
ＣＰＵは例えば特公昭６０−４７６１２号に開示されて
おり、本実施例にこの技術が適用できる。特公昭６０−
４７６１２号によれば、ロング命令は連続するアドレス
にある複数のレジスタ間（例えばレジスタＡＯ〜Ａ３を
レジスタＢＯ〜Ｂ３）の転送に適用可能である（ここに
レジスタとはＲＡＭの１記憶場所を意味し、Ａ、ＢはＲ
ＡＭのアドレス上位、即ち行アドレスを表わし、０．３
はＲＡＭのアドレス下位、即ち列アドレスを表わす）、
制御用ＲＯＭ　（本実施例の要素１０２に対応する）か
らのロング命令語にはンースレジスタの行アドレス（上
の例でいえばＡ）、ディスティネーションレジスタの行
アドレス（Ｂ）、最初のデータ転送に係るレジスタの列
アドレス（０）、最後のデータ転送に係るレジスタの列
アドレス（３）の情報が含まれる。ＲＡＭアドレス制御
部（本実施例の要素１０５に対応する）はロング命令の
実行に適するように構成され、列アドレスを最初の転送
の列アドレスから最後の転送の列アドレスまでデータ転
送の都度、１ずつ更新するカウンタ（その出力がＲＡＭ
の列アドレス入力に順次加えられる）と、すべてのデー
タ転送が完了したことを検出するためカウンタ出力と最
後のデータ転送の列アドレス値とを比較し、一致したと
きにロング命令実行完了信号を発生する一致回路とを含
んでいる。

以下の説明において１本実施例の制御用ＲＯＭ１０２の
メインプログラム内には上述したようなロング命令が含
まれるものとし、ＲＡＭアドレス制御部１０５．２０５
は上述したようにロング命令の実行を適用できるように
構成されているものとする。

第１８図にロング命令の実行中、インタラプト信号ＩＮ
Ｔによるメインプログラムの中断を禁止する回路を含む
ハードウェアのブロック図を示し、第１９図にロング命
令をエンベロープパラメータの転送に適用した場合のＲ
ＡＭのメモリマツプを示し、第２０図にロング命令（単
一転送命令）と複数の転送命令との動作の比較を示し、
第２１図にロング命令を使用したエンベロープパラメー
タの転送に関連するフローチャートを示す。

第１８図において、インタラプト発生部１１６に転送終
了特機部１５２が結合している。この回路１５２はロン
グ命令の実行中、インタラプト信号によるメインプログ
ラムの中断を禁止する。転送終了特機部１５２は図示の
ように結合されたＲ−Ｓフリップフロップ１５２２、Ａ
ＮＤゲート１５２４、Ｄフリー、プフロップ１５２６か
ら成り、Ｄフリップフロップ１５２６の出力（転送終了
特機部１５２の出力）が実際に作用するインタテブト信
号Ａ−Ｉ　ＮＴとしてＲＯＭアドレス制御部２１４と５
ＣＰＵリセット制御部１３４に結合している。ＡＮＤゲ
ート１５２４に入力される信号〜ＬＯＮＧが“Ｌ”の間
は、インタラプト発生ｆｉｌ１６からインタラプト信号
ＩＮＴが発生しても、Ｄフリップフロップ１５２６の出
力は“Ｈ″のままであり、ＲＯＭアドレス制御部２１４
と５ＣＰＵリセット制御部１３４はインタラプト信号Ｉ
ＮＴの作用を受けない、ここに、信号〜ＬＯＮＧはロン
グ命令の実行中に“Ｈ″となる信号であり、ロング命令
の実行完了に伴ってＲＡＭアドレス制御部１０４の一致
回路から発生するロング命令実行完了信号に応答して“
Ｈ″に復帰する。信号〜ＬＯＮＧのレベルが“Ｈ″′の
ときには、インタラプト発生部１１６からのインタラプ
ト信号ＩＮＴは転送終了特機部１５２を通ってＲＯＭア
ドレス制御部２１４と５ＣＰＵリセット制御部１３４に
作用し、ＭＣＰＵＩＯの制御をメインプログラム（第４
図）からインタラプト処理ルーチン（第５図）に移行さ
せ、５ＣＰＵ２０のプログラム（第６図）動作を開始さ
せる。

エンベロープパラメータの更新に一命令方式を適用する
場合において、インタラプト処理ルーチン（第５図１Ｍ
４６図）のチャンネル音源処理サブルーチン（第９図）
が参照し、メインプログラムのエンベロープ処理サブル
ーチン（！１！、２１図）が設定（更新）するエンベロ
ープパラメータはエンベロープΔχ用タイマー、新目標
エンベロープ、新エンベロープΔＸ１ｍｍフラク付エン
ヘロープΔｙである０本実施例において、これらのエン
ベロープパラメータのデータ源は外部メモリ９０（第１
図）にある、エンベロープパラメータの更新の際に（２
１−１）、外部データメモリ９０から内部ＲＡＭ１０６
．２０６のチャンネル音源データ領域への直接の転送は
望ましくないので、外部データメモリ９０からのエンベ
ロープパラメータはいったん内部ＲＡＭ１０６内の転送
用バッファ領域に移しく２ｌ−２）、次に、転送用バッ
ファ領域からチャンネル音源データ領域に移す（２１−
３）。

この転送用バッファ領域からチャンネル音源データ領域
へのデータ転送処理２１−３に上述したロング命令が使
用される。ロング命令を適用するために、転送用バッフ
ァ領域はＲＡＭ上の連続した領域であることを必要とし
、同様にエンベロープパラメータのチャンネル音源デー
タ領域も連続した領域であることを必要とする。この例
を第１９図に示す、ここでは、エンベロープパラメータ
の転送用バッファ領域は、レジスタＸ４〜Ｘ７の連続領
域にマツピングされエンベロープパラメータについての
１チヤンネル音源データ領域はレジスタＡ４〜Ａ７の連
続領域にマツピングされている。したがって、１チヤン
ネルでエンベロープパラメータを更新する必要のあると
きには、２１−３で、レジスタｘ４〜ｘ７をレジスタＡ
４〜Ａ７に転送するロング命令を実行すればよい、この
命令が実行されている間は、上述したようにインタラプ
ト信号ＩＮＴがインタラプト発生部１１６から発生して
も、転送終了特機部１５２のロング命令完了待機機能に
より、ロング命令が終了するまではインタラプト信号の
作用がＲＯＭアドレス制御部１１４．５ＣＰＵリセット
制御部１３４に波及しない（第２０図（、Ｂ）参照）、
この結果、チャンネル音源データ領域のエンベロープパ
ラメータが全て正しい更新値に変更された後にインタラ
プト処理ルーチンが開始するので、その演算結果（楽音
波形データ）が正しい値を示し、誤りのない動作が保証
される。

これに対しもし、２１−３に示す転送処理機能を複数の
転送命令（−命令ごとに１つのエンベロープパラメータ
を転送する）の実行によって果たそうとした場合には、
転送の途中で、例えば、第２０図（Ａ）に示すように転
送命令ｌの実行中にインタラプト信号ＩＮＴが発生する
と次のマシンサイクルで転送命令２の代りにインタラプ
ト処理ルーチンの最初の命令が実行されてエンベロープ
転送処理は途中で中断されてしまう、この結果、インタ
ラプト処理ルーチンの処理結果（楽音波形データ）は誤
った値となってしまう。

−命令方式による複数データの転送（更新）処理では１
７−３．１７−５に示すようなインタラプトマスク命令
、インタラプト解除命令を実行する必要がなく、オーバ
ーヘッドなしの最短時間で、転送処理を実行することが
できる利点もある。

変形例として、第１８図に示すような転送終了特機部１
５２の代りに、ロング命令の実行中、制御用ＲＯＭ１０
２．２０２からの命令をフェッチするインストラクショ
ン出力ラッチ１０２ａの動作を禁止する手段を使用して
もよい、即ち、制御用ＲＯＭ１０２からラッチ１０２ａ
を介して与えられるロング命令語に含まれるモード信号
（命令がロングであることを示している）によって、イ
ンストラクション出力ラッチ１０２ａ、２０２ａに加え
るオペレーションラッチ信号の発生を禁止し、ロング命
令の実行完了信号に応答して次のマシンサイクルでオペ
レーションラッチ信号を発生する回路をオペレーション
制御回路１１２内に設ければ、インタラプト信号ＩＮＴ
がロング命令の実行中に発生しても制御用ＲＯＭ１０２
．２０２からインタラプト処理ルーチンの最初の命令語
はロング命令の実行が終了するまではインストラクショ
ン出力ラッチ１０２ａ、２０２ａにフェッチされない（
したがって実行もされない）ので実施例と同様の効果が
得られる。

＜ＭＣＰＵからの５ＣＰＵアクセス機能〉本実施例の装
置はＭＣＰＵＩＯから５ＣＰＵ２０の内部ＲＡＭ２０６
にデータを高速にアクセス（リードまたはライト）する
機能を有している。

この課題は一般に複数のＣＰＵ間のデータアクセス問題
として把えられている。従来技術ではこの種のインター
ＣＰＵデータアクセスに時間がかかる問題がある。従来
技術ではアクセスを要求するＣＰＵからアクセスを要求
されるＣＰＵに対し、要求信号を与える。アクセスを要
求されるＣＰＵはこの要求信号に対し、ただちに要求側
ＣＰＵからのデータアクセスを許可する承認信号を発生
することはできず、実行中のオペレーションが完了する
まで承認信号の発生を遅延させる。したがって、従来の
インターＣＰＵデータアクセス方式は高速処理が要求ξ
れるアプリケージ璽ンにおける障害の１つとなっている
。

本実施例では高速のインターＣＰＵデータアクセスのた
めに２つの解決手段、即ち、５ＣＰＵ停止モ一ド利用方
式と瞬時強制アクセス方式を開示する。

５ＣＰＵ停止モ一ド利用方式（第２２図、第２、第３図
） この方式は上述した５ＣＰＵ動作開始・終了機能を利用
したものである。この機能によりＳ、　ＣＰＵ２０のプ
ログラム（第６図）動作はＭＣＰＵＩＯにおけるインタ
ラプト処理ルーチン（第５図）の開始と同時に開始し、
ＭＣＰＵＩＯのインタラプト処理ルーチンが終了する前
に終了する。したかって、ＭＣＰＵＩＯにおいてメイン
プログラム（第４図）が動作している間は５ＣＰＵ２０
は停止モード（リセット状Ｓ）にある、第２図に示すよ
うに停止モード中では、リセット制御部１３４からの信
号Ａが“５ＣＰＵ停止中”を示す“Ｈ”レベルになる。

この信号Ａにより、５ＣＰＵ２０（第３図）ではＲＯＭ
アドレス制御部２１４の動作が停止し、ＲＡＭアドレス
制御部２０４は５ＣＰＵ２０の制御用ＲＯＭ２０２から
のＲＡＭアドレスバスＳＡではなく、ＭＣＰＵＩＯから
バスゲ−）１２８を介してＲＡＭアドレスバスＭａに結
合してＭＣＰＵＩＯからの５ＣＰＵ内部ＲＡＭ２０６の
指定アドレスを受けるように動作モードが設定され、Ｒ
ＡＭデータに切り換え部２４０は５ＣＰＵ２０のオペレ
ーション結果（ＡＬＵ部２０８出力または乗算器２１０
出力）を運ぶデータバスＤＢではなくＭＣＰＵＩＯから
のデータを運ぶデータバスＤ　０ＬＩＴにＲＡＭ２０６
のデータインを結合する動作モードに設定され、ライト
信号切り換え部２４２は５ＣＰＵオペレ一シヨン制御回
路２１２からのり一ド／ライト制御信号ではなくオペレ
ーション制御回路１１２からのリード／ライト制御信号
ＣをＲＡＭ２０６のリード／ライト制御入力に結合する
動作モードに設定される。このように停止状態のとき、
５ＣＰＵ２０はＭＣＰＵｌＯによってデータアクセスが
可能な状態に置か・−れている。

したがって、本実施例によれば、ＭＣＰＵＩＯはメイン
プログラムにおいて５ＣＰＵ２０の内部ＲＡＭ２０６を
自由にアクセスすることができる。この様子を第２２図
に示す、５ＣＰＵ２０の停止状態（音源処理完了）の確
認、即ちＭＣＰＵオペレーション制御回路１１２におけ
る５ＣＰＵリセツト制御＠１３４からの５ＣＰＵ状態フ
ラグの検査はＭＣＰＵＩＯのインタラプト処理ルーチン
（第５図）のなかで１回だけ行えばよい（５−３参照）
、いったん停止状態が確認されれば、次のインタラプト
信号ＩＮＴが発生するまで、再度の確認をする必要なし
に、−命令の実行で、ＭＣＰＵＩＯは５ＣＰＵ２０の内
部ＲＡＭ２０６をアクセスできる。したがって、従来に
比べ、５ｃｐＵ２０へのデータアクセスに要する時間が
大幅に短縮される。

瞬時強制アクセス方式（第２３〜第２５図）この方式は
データアクセスのためにＭＣＰＵＩＯと５ＣＰＵ２０と
の間で従来のようなアクセスの要求と承認という手続を
踏むことなく、ＭＣＰＵＩＯからの５ＣＰＵデ一タアク
セス時に５ＣＰＵ２０の動作を強制的に一時停止させ、
その間にＭＣＰＵＩＯが５ＣＰＵ２０の内部ＲＡＭ２０
６にアクセスするものである。この方式によれば、ＭＣ
ＰＵＩＯは任意のときに５ＣＰＵ２０の状態を調べる必
要なしに５ＣＰＵ２０を高速に（−命令実行で）アクセ
スできる。

このような特徴を備えたＭＣＰＵＩＯのブロック図と５
ＣＰＵ２０のブロック図をそれぞれ第２３図と第２４図
に示す、なお、このＭＣＰＵと５ＣＰＵは上述した５Ｃ
ＰＵ動作開始終了機能に関する要素（第２図の５ＣＰＵ
リセット制御回路１３４その他）を含むが第２３図と第
２４図では簡略化のため図示を省略しである。この場合
、リセット制御回路１３４からの５ＣＰＵ動作起動／停
止信号Ａは５ＣＰＵ２０　（第２４図）（７）Ｒ−ＯＭ
７ドレス制御部２１４にのみ供給すれば十分である。第
２３図と第２４図のＭＣＰＵＩＯと５ＣＰＵ　２．０の
瞬時強制アクセスに関する動作のタイムチャートを第２
５図に示す。

瞬時強制アクセス方式を使用する場合、ＭＣＰＵＩＯと
５ＣＰＵ２０は別個のクロック発生回路１３６．２３６
Ｍを必要とする。５ＣＰＵ２０のクロック発生回路２３
６Ｍは、５ＣＰＵ２０へのデータアクセス命令実行時に
ＭＣＰＵＩＯのオペレーション制御回路１１２Ｍから出
力されるハイアクティブの５ＣＰＵアクセス信号りに応
答してその動作を停止する。これに関連し、ＭＣＰＵ　
１０のクロック発生回路１３６と５ＣＰＵ２０のクロッ
ク発生回路２３６Ｍは共通の２相マスタ一クロツク信号
ＣＫＩ、ＣＫ２を受けるが、出力するクロックのタイミ
ングは独立である０ＭＣＰＵＩＯではクロック発生回路
１３６からの３相のクロック信号Ｔ１．Ｔ２、Ｔ３の一
周期でマシンサイクル（最短の一命令実行時間）が規定
され。

方、５ＣＰＵ２０ではクロック発生回路２３６Ｍからの
３相のクロック信号ＳＴＩ、ＳＴ２、ＳＴ３の一周期で
そのマシンサイクルが規定される。

第２５図において、５ＣＰＵアクセス信号りが発生する
前において、ＭＣＰＵＩＯに関するクロックＴ１のタイ
ミングは５ＣＰＵ２０に関するクロックＳＴＩではなく
クロックＳＴ２のタイミングに一致している９両ＣＰＵ
間で取り得る他のタイミング関係はＴ１がＳＴＩに一致
する関係とＴ１がＳＴ３に一致する関係である。

ＭＣＰＵＩＯにおける５ＣＰＵアクセス命令実行中にオ
ペレーション制御回路１１２から出力される５ＣＰＵア
クセス信号りは、５ＣＰＵ２０のクロック発生回路２３
６Ｍを停止させて５ＣＰＵ２０で実行中のオペレーショ
ンを停止させるとともに、その停止中にＭＣＰＵＩＯが
５ＣＰＵ２０（７）内！＋ＲＡＭ２０６をアクセスでき
るように、ＭＣＰＵＩＯからの内部ＲＡＭ２０６の指定
アドレスに係るバスゲート１２８．５ＣＰＵ内部ＲＡＭ
２０６に対するアドレス制御部２０４、データイン切り
換え部２４０．及びライト信号切り換え部２４２の各動
作モードを“５ＣＰＵＩＩ″から“ＭＣＰＵ側”に切り
換える機能を有する。このために、５ＣＰＵアクセス信
号はこれらの要素１２８．２０４．２４０．２４２の動
作モードを選択する制御入力にＤフリップフロップ２５
０とＡＮＤゲート２５２とから成る遅延回路を介して結
合している。このようなアクセス可能状態の下で。

ＭＣＰＵＩＯはバスゲート１２８、ＲＡＭアドレス制御
部２０４を介して５ＣＰＵ内部ＲＡＭ２０６をアドレッ
シングし、リードアクセスの場合には５ＣＰＵ内部ＲＡ
Ｍ２０６から出力されるデータをバスゲート１３２を介
してＭＣＰＵ内部ＲＡＭ１０６に読み込み、ライトアク
セスの場合には、バスゲート１３０を介して書き込みデ
ータをデータバスＤ　ｏｕｔに乗せ、５ＣＰＵ内部ＲＡ
Ｍ２０６にライト信号Ｃを与えてデータを書き込む。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りによって５
ＣＰＵ２０のオペレーションを中断する場合に、オペレ
ーションの中間結果が失われないようにする必要があり
、５ＣＰＵアクセス信号りの解除後に、予め保持した中
間結果を用いて５ＣＰＵ２０がオペレーションの残りの
部分を実行できるようにする必要がある。このために、
５ＣＰＵ内部ＲＡＭ２０６のデータ出力を一時的に記憶
するラッチ２０６ａ、２０６ｂを設けている。ラッチ２
０６ａはＲＡＭ２０６からの演算数（第１オペランド）
を５ＴＩＣＫＩのタイミングでラッチし、ラッチ２０６
ｂはＲＡＭ２０６からの被演算数（第２オペランド）を
５Ｔ２ＣＫ１のタイミングでラッチする。

第２５図を参照して動作例を述べると、この例では、Ｍ
ＣＰＵＩＯは５ＣＰＵアクセス信号りがハイアクティブ
レベルの間に５ＣＰＵ２０の内部ＲＡＭ２０６に対する
ライトアクセスを実行している。ＭＣＰＵｌｏではこの
データ書込オペレーションの最初のタイムスロッ）ＴＩ
の間に、ＭＣＰＵ内部ＲＡＭ１０６から転送データ（Ｒ
ＡＭ２０６に書き込むべきデータ）を取り出す０次のタ
イムスロットＴ２でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ
２０６をアドレッシングする。最後のタイムスロットＴ
３でＭＣＰＵＩＯは５ＣＰＵ内部ＲＡＭ２０６にライト
信号Ｃを与えてＲＡＭ２０６にデータを書き込む、５Ｃ
ＰＵ２０側にとってＭＣＰＵＩＯからの５ＣＰＵアクセ
ス信号りは５ＣＰＵ２０のオペレーション２がタイムス
ロットＳＴ２に移るときはアクティブに変化している。

このオペレーション２は５ＣＰＵ２０のＲＡＭ２０６に
ある被演算数と演算数をＡＬＵ部２０８または乗算器２
１０で演算するような命令のオペレーションであり得る
。ＭＣＰＵｌＯからの５ＣＰＵアクセスタイムの直前の
タイムスロットであるオペレージ鳶ン２の最初のタイム
スロットＳＴＩで５ＣＰＵ２０はＲＡＭ１０６から演算
数のデータを取り出し、そのデータをクロックＴＩＣＫ
Ｉにより演算数ラッチ１０６ａにラッチしている０ＭＣ
ＰＵｌ０からの５ＣＰＵアクセス信号りが発生しなけれ
ば、５ＣＰＵ２０は次のタイムスロットＳＴ２でＲＡＭ
１０６から被演算数を取り出して被演算数ラッチ１０ｂ
にラッチし、最後のタイムスロッ）　Ｓ’Ｔ　３でＡＬ
Ｕ部１０８または乗算器ｌｌＯで演算を実行してＲＡＭ
１０Ｂの被演算数レジスタに書き込む、実際には図示の
ようにオペレージ璽ン２の最初のタイムスロットＳＴＩ
に続いてＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが
発生している。この場合、１つの対策はオペレーション
２の残り２つのタイムスロットＳＴ２とＳＴ３で実行す
べき処理を５ＣＰＵアクセス信号りが除去されるまで、
即ちＭＣＰＵＩＯの５ＣＰＵアクセスオペレーシヨンが
終了するまで中断することである。この方式でもＭＣＰ
ＵＩＯは５ＣＰＵ２０をアクセスするオペレージ、ンを
最短時間（ＭＣＰＵＩＯの内部ＲＡＭ１０６をアクセス
するのと同じ時間）内に実行できるが、５ＣＰＵ２０に
とっては最適ではなくＭＣＰＵＩＯからの５ＣＰＵアク
セスオペレーシヨンの都度、５ＣＰＵ２０のオペレーシ
ョンがタイムスロット３つ分遅延されることになる。都
合のよいことに、ＭＣＰＵＩＯの５ＣＰＵアクセスオペ
レージ璽ンの最初のタイムスロットＴＩで実行される処
理は５ＣＰＵ２０に影響を与えない処理である。この特
徴を利用し、実施例ではＭＣＰＵＩＯから５ＣＰＵアク
セス信号りが与えられても、ＭＣＰＵＩＯのタイムスロ
ットＴＩの間は、５ＣＰ０２０自身のオペレーションが
継続できるようにして、５ＣＰＵ２０の動作遅れをでき
るだけ短かくしている。第２５図の例でいえば、５ＣＰ
Ｕ２０はＭＣＰＵ　１０の５ＣＰＵデータ書込オペレー
シヨンの最初のタイムスロットＴＩの間に、ＲＡＭ２０
８から被演算数のデータを取り出し、ラッチ２０６ｂに
クロック５Ｔ２ＣＫｌを与えて被演算数をラッチさせて
いる。その後、５ＣＰＵクロー、り発生回路２３６の動
作は５ＣＰＵアクセス信号りが除去されるまで停止し、
５ＣＰＵ２０は待ち状態に置かれる。そしてこの待ち状
態の間、５ＣＰＵ２０の要素１２８．２６４，２４０，
２４２は５ＣＰＵアクセス信号りにより“ＭＣＰＵＩＩ
″に切り換えられ、ＭＣＰＵ　ｌ　Ｏの５ＣＰＵデータ
書込オペレージ黛ンにおけるタイムスロットＴ２、Ｔ３
に関する処理が実行されて５ＣＰＵ内部ＲＡＭ２０６に
ＭＣＰＵＩＯからのデータが書き込まれる。

ＭＣＰＵＩＯからの５ＣＰＵアクセス信号りが除去され
ると、５ＣＰＵクロー、り発生回路２３６は動作を再開
し、クロックＳＴ３を“Ｈ”に変化させる、更に、５Ｃ
ＰＵアクセス信号りの除去により、５ＣＰＵ２０の要素
１２ｇ、２０４．２４０．２４２が５ＣＰＵ１１″に戻
され、５ＣＰＵ２０自身の動作が可能な状態になる。そ
こで５ＣＰＵ２０はこのタイムスロットＳＴ３において
、ＡＬＵ部２０８または乗算器２１０の演算出力をＲＡ
Ｍ２０６に書き込んでオペレージ１ン２の残りの部分を
実行する。

第２５図のタイムチャートに示すように、５ＣＰＵ２０
の動作がＭＣＰＵＩＯからの５ＣＰＵアクセスオペレー
シヨンの都度、中断される時間はタイムスロット２つ分
だけである。

なお、ＭＣＰＵＩＯが５ＣＰＵ２０（７）内部ＲＡＭ２
０６からデータを読み出すリードアクセスオペレーショ
ンの場合、そのタイムスロッ）Ｔ２でＭＣＰＵＩＯは５
ＣＰＵ内部ＲＡＭ２０６をアドレッシングし、タイムス
ロッ）Ｔ３でＭＣＰＵ内部ＲＡＭ１０６を７ドレツシン
グして５ＣＰＵ内部ＲＡＭ２０６からのデータをパスゲ
ート１３２を介してＭＣＰＵ内部ＲＡＭ１０６に取り込
む。

以上のように、瞬時強制アクセス方式によればＭＣＰＵ
ＩＯは５ＣＰＵ２０（７）内部ＲＡＭ２０６に対するア
クセスをＭＣＰＵ自身のＲＡＭ１０６に対するアクセス
と同様に最短時間内で実行でき、待ち時間命令を実行す
る必要がない、更に、瞬時強制アクセス方式によれば、
５ＣＰＵ２０のオペレーションを途中で中断し、ＭＣＰ
Ｕ　１０の５ＣＰＵアクセスオペレージ、ン後に、中断
されたところからオペレーションを再開できる。したが
って、ＭＣＰＵＩＯは５ＣＰＵ２０に対するアクセスに
先立って５ＣＰＵ２０の状態を検査する必要はなく、任
意のときに、例えば、インタラプト処理ルーチン（第５
図）中でも自由に５ＣＰＵ２０をアクセスすることがで
きる。

く共用メモリアクセス競合解消機能（第２６、第２７図
、第１図）〉 第１図において外部メモリ９０は複数のＣＰＵ、即ちＭ
ＣＰＵＩＯと５ＣＰＵ２０に共用されるデータメモリで
ある。したがって外部データメモリ９０に対する複数の
アクセス、即ち、ＭＣＰＵＩＯからの外部データメモリ
９０アクセスと、５ＣＰＵ２０からの外部データメモリ
９０アクセスをサポートする手段が必要である。更に、
外部データメモリ９０を共用化する場合においてＭＣＰ
ＵＩＯと５ＣＰＵ２０とが外部データメモリ９０を同時
にアクセスを試みることを許容するのが望まれる。ＭＣ
ＰＵｌｏと５ＣＰＵ２０との間で外部データメモリ９０
に対する使用権（トークン）を交換する機能を設けるこ
とにより、ＭＣＰＵＩＯと５ＣＰＵ２０が同時には外部
データメモリ９０をアクセスしないようにすることもで
きるが、トークンの手続は外部データメモリアクセスの
ためのｔｓＩｌｉｌ＃間を占めるので、外部データメモ
リアクセスに要するトータルの時間が長くなり効率的で
ない、一方、ＭＣＰＵ　１０と５ＣＰＵ２０による外部
データメモリ９０の同時アクセスを許容する場合、メモ
リ９０自体は物理的に同時アクセス不能であるので、同
時アクセスによるアクセス競合を解消する手段が必要と
なる。

これらの手段を実現するため、第１図に示すようにＭＣ
ＰＵＩＯからの外部メモリアドレス情報はアドレスバス
ＭＡ、ＭＣＰＵ外部メモリアドレスラッチ３０Ｍ、アド
レス切り換え回路４０、アドレス変換回路６０を介して
外部メモリ９０のアドレス入力に結合されており、外部
メモリ９０かものデータ出力はデータ変換回路７０．Ｍ
ＣＰＵ外部メモリデータラッチ８０Ｍ、データバスＭＤ
を介してＭＣＰＵＩＯに結合されている。一方、５ＣＰ
Ｕ２０からの外部メモリアドレス情報はアドレス／曳ス
ＳＡ、５ＣＰＵ外部メモリアドレスラッチ３０５、アド
レス切り換え回路４０．アドレス変換回路６０を介して
外部メモリ９ｏのアドレス入力に結合されており、外部
メモリ９ｏからのデータ出力はデータ変換回路７０．Ｓ
ＣＰＵ外部メモリデータラッチ８０Ｓ、データバスＳＤ
を介して５ＣＰＵ２０に結合されている。そして１ＭＣ
ＰＵｌ０と５ＣＰＵ２０からの外部データメモリアクセ
ス要求を表わす信号ＭＣＰＵ−ｒｏｍａとＳＣＰＵ−ｒ
ｏｍａを受けるメモリ装置競合回避回路５０により、上
記ＭＣＰＵ外部メモリアドレスラッチ３０Ｍは、ＳＣＰ
Ｕ外部メモリアドレスチッチ３０Ｓ、アドレス切り換え
回路４０、ＭＣＰＵ外部メモリデータラッチ８０Ｍ、Ｓ
ＣＰＵ外部メモリデータラッチ８０３が制御されるよう
になっている。このメモリ装置競合回避回路５０に上述
したアクセスの競合を回避する機能が含まれている。

第２６図にメモリ装置競合回避回路５０のブロック図を
示し１第２７図にアクセスの競合に対する動作のタイム
チャートを示す。

第２６図において、メモリ装ＮＲ合回避回路５０には入
力としてＭＣＰＵ　１０からのアクセス要求信号ＭＣＰ
Ｕ−ｒｏｍａ、５ＣＰＵ２０からのアクセス要求信号５
ＣＰＵ−ｒｏ’ｍａ、更に、ＭＣＰＵリセット信号ＭＲ
ＥＳ及び５ＣＰＵリセット信号５ＲＥＳ　（第１図にお
いて図示省略）が結合する。ＭＣＰＵリセ−７ト信号Ｍ
ＲＥＳはセットリセット回路（Ｒ−Ｓフリップフロップ
）５０２とその出力に結合するセットリセット回路５０
６をリセットし、信号ＭＣＰＵ−ｒｏｍａは、セットリ
セット回路５０２をセットする。セットリセット回路５
０２はＭＣＰＵＩＯからのアクセス要求を一時記憶し、
出力側セットリセット回路５０６はセー７ト状態におい
て、ＭＣＰＵＩＯからのアクセス要求が受は付けられて
外部メモリデータアクセス制御信号発生回路５１０を介
してアクセスのオペレーションが実行中であることを示
す、同様に５ＣＰＵリセット信号５ＲＥＳはセットリセ
ット回路５０４とその出力に結合するセットリセット回
路５０８をリセットし、信号ＳＣＰＵｒ　ｏｍａはセッ
トリセット回路５０４をセットする。セットリセット回
路５０４は５ＣＰＵ２０からのアクセス要求を一時記憶
し、出力側セットリセット回路５０８はセット状態にお
いて５ＣＰＵ２０からのアクセス要求が受は付けられア
クセスのオペレーションが実行中であることを示す。

詳細に述べると、ＭＣＰＵアクセス要求セットリセット
回路５０２のセット状態の出力“Ｈ”は５ＣＰＵアクセ
ス実行セットリセット回路５０８がセット状態でないこ
とを条件として、即ち、５ＣＰＵ２０のアクセスオペレ
ージ、ンが実行中テないことを条件として（低入力が５
０８からのインバータ５２２を介した反転入力に結合す
るＡＮＤゲート５２４を介して）ＭＣＰＵアクセス実行
セ実行セラトリセフ５０６をＭＣＰＵアクセス実行１１
にセットし、このＭＣＰＵアクセス実行セ実行セラトリ
セフ５０６をセットする信号により、ＯＲゲー）５１２
　（低入力がリセット信号ＭＲＥＳに結合する）を介し
てＭＣＰＵアクセス要求セットリセット回路５０２をリ
セットする。同様に、５ＣＰＵアクセス要求セットリセ
ット回路５０４のセット状態の出力“Ｈ”はＭＣＰＵア
クセス実行セ実行セラトリセフ５０６がセット状態でな
いことを条件として、即ちＭＣＰＵＩＯのアクセスオペ
レーションが実行中でないことを条件として（低入力の
１つが５０６からのインバータ５２０を介した反転入力
に結合するＡＮＤゲート５２６）を介して５ＣＰＵアク
セス実行セットリセット回路５０８を５ＣＰＵアクセス
実行状態にセットし、この５ＣＰＵアクセス実行セット
リセット回路５０８をセットする信号により、ＯＲゲー
ト５１６　（低入力がリセット信号５ＲＥＳに結合する
）を介して５ＣＰＵアクセス要求セットリセット回路５
０４をリセットする０以上の構成により、片方のＣＰＵ
（例えばＳ　ＣＰＵ　２０）からアクセス要求があって
も、他方のＣＰＵ（ＭＣＰＵｌｏ）に関するアクセスオ
ペレージオンが実行中のときは、その実行が完了するま
ではアクセスを要求したＣＰＵ　（ＳＣＰＵ２０）に関
するアクセスオペレーションは実行されない、これによ
り、アクセスの競合が基本的に回避される。

更に、ＭＣＰＵＩＯと５ＣＰＵ２０とが完全に同時にア
クセスを要求する場合がある。このアクセス競合に対し
、実施例では、ＭＣＰＵＩＯからのアクセス要求を優先
させ、ＭＣＰＵＩＯのアクセスオペレーションを実行し
てから、５ＣＰＵ２０のアクセスオペレージオンを実行
している。このために、ＭＣＰＵアクセス要求セットリ
セット回路５０２がセット状態のときはその出力信号“
Ｈ”によりインバータ５２５を介してＡＮＤゲ−）５２
６を禁止しており、セットリセット回路５０２がセット
中のときは５ＣＰＵアクセス要求セットリセット回路５
０４がセット状態でも５ＣＰＵアクセス実行セットリセ
ット回路５０８がセットされないようにしている。

外部メモリデータアクセス制御信号発生回路５１Ｏは、
セットリセット回路５０６と５０８からの出力に結合し
、いずれかのセットリセット回路の出力がセット状態“
Ｈ″に変化すると、そのセット状態が示すＣＰＵアクセ
スのオペレージ璽ンを一連のシーケンスで実行する。外
部メモリデータアクセス制御信号発生回路５１０から出
力される信号ＣＥとＯＥは外部メモリ７からデータを出
力するための制御信号であり、信号ＭＤＬはＭＣＰＵ外
郡メモリデータラッチ８０Ｍに外部メモリ９０からのデ
ータをラッチするための制御信号であり、信号ＳＤＬは
５ＣＰＵ外部メモリデータラッチ８０Ｓに外部メモリ９
０からのデータをラッチするための制御信号である。外
部メモリデータアクセス制御信号発生回路５１０はアク
セスオペレーションの実行を終了するとＥＮＤ信号を発
生する。このＥＮＤ信号により、セット状態にあったア
クセス実行セットリセット回路はリセットされる。即ち
、ＥＮＤ信号は低入力がセットリセット回路５０６の出
力に結合するＡＮＤゲート５２８と低入力がＭＣＰＵリ
セット信号ＭＲＥＳに結合するＯＲゲー）５１４を介し
てセットリセット回路５０６のリセット入力に結合し、
また低入力がセットリセット回路５０８の出力に結合す
るＡＮＤゲート５３０と低入力が５ＣＰＵリセット信号
５ＲＥＳに結合するＯＲゲー）１１８を介してセットリ
セット回路５０８のリセット状態に結合する。

５ＣＰＵアクセス実行七−２トリセシト回路５０８の出
力はインバータ５３２を介してアドレス切り換え回路４
０に対するアドレス選択信号ＭＳＥＬを発生する。した
がって、アドレス切り換え回路４０は、５ＣＰＵ２０の
アクセスオペレーションが実行中のときに、ＳＣＰＵ外
部メモリアクセス用アドレスチッチ３０５からの５ＣＰ
Ｕアドレスを選択し、その他の場合はＭＣＰＵ外部メモ
リアクセス用アドレスラッチ３０ＭからのＭＣＰＵアド
レスを選択する。

第２７図の場合、ＭＣＰＵｌｏと５ＣＰＵ２０は“ＭＣ
ＰＵオペレーションのｒｏｍａ”、“５ＣＰＵオペレー
シヨンのｒｏｍａ”に示すように同時に外部メモリ９０
に対するアクセスを要求している。このｒ　ｏ　ｍ　ａ
命令のオペレーションにおいて、ＭＣＰＵＩＯはアドレ
スバスＭＡにアドレス情報を送出し、信号ＭＣＰＵ−ｒ
ｏｍａを出力してＭＣＰＵ外部メモリアクセス用アドレ
スラッチ３０Ｍにアドレス情報をラッチさせ、同様に５
ＣＰＵ２０はアドレスバスＳＡにアドレス情報を送出し
、信号ＳＣＰＵ−ｒｏｍａを出力しテ５ＣＰＵ外部メモ
リアクセス用アドレスチッチ３０５にアドレス情報をラ
ッチさせる。同時に発生するＭＣＰＵ−ｒｏｍａ信号と
ＳＣＰＵ−ｒｏｍａ信号により、メモリ装置競合回避回
路５０のＭＣＰＵアクセス要求セットリセット回路５０
２と５ＣＰＵアクセス要求セットリセット回路５０４は
同時にセー７トされる。これに対し、上述したＭＣＰＵ
アクセス優先論理に従い、ＭＣＰＵアクセス実行セット
リセット回路５０６がただちにセット状態に変化し、そ
れにより外部メモリデータアクセス制御信号発生回路５
１０が外部メモリ９０に対するＭＣＰＵＩＯのアクセス
オペレーションを実行する。この時点でアドレス切り換
え回路４０はＭＣＰＵＩＯからのアドレス情報を選択し
ている。ＭＣＰＵＩＯのアクセスオペレーションの期間
を第２７図の左方の期間交で示す（なお、回路５１０は
２相（７）１スターク１：ｆｆ−ｚりｃＫｌ、ＣＫ２で
動作するが、第２６図では図示を省略しである）、外部
メモリデータアクセス制御信号発生回路５１０は期間ｎ
でチー、ブイネーブル信号ＣＥをローアクティブにし、
期間ｎの後半の期間ｍで出力イネーブル信号ＯＥをロー
アクティブする。したがって、この期間ｍにおいて外部
メモリ９０からＭｅ　ＰＵ　ｌ　Ｏが要求したデータが
出力され、この期間ｍ内に外部メモリデータアクセス要
求信号発生回路５１０から発生する信号Ｍｌ）Ｌにより
。

この出力データがＭＣＰＵ外部メモリデータチッチ８０
Ｍにラッチされる。これにより、外部メモリデータアク
セス要求信号発生回路５１０のＭＣＰＵＩＯのためのア
クセスオペレーションは完了するので、回路５１０はエ
ンド信号ＥＮＤを出力する。これにより、ＭＣＰＵアク
セス実行セットリセット回路５０６はリセットされ、代
りに５ＣＰＵアクセス実行セットリセット回路５０８が
セントされる。これにより信号ＭＳＥＬは５ＣＰＵアド
レス選択を示す“Ｌ”レベルに変化し、アドレス切り換
え回路４０は５ＣＰＵ２０からのアドレスを選択して外
部メモリ９０をアドレッシングする。更に、５ＣＰＵア
クセス実行セットリセット回路５０Ｂからのセット信号
に応答して外部メモリデータアクセス制御信号発生回路
５１０が５ＣＰＵ２０のためのアクセスオペレーション
を実行する。この期間を第２７図の右側の期間文で示す
、このオペレーションにおいて外部メモリデータアクセ
ス制御信号発生回路５１０は信号ＣＥをローアクティブ
にし、その後半の期間ｐで信号ＯＥをローアクティブに
して５ＣＰＵ２０の要求したデータを外部メモリ９０か
ら出力させ、その出力中に信号ＳＤＬを発生してＳＣＰ
Ｕ外部メモリデータラッチ８０Ｓに５ＣＰＵ２０の要求
したデータをラッチさせる。これにより、外部メモリデ
ータアクセス制御信号発生回路５１０の５ＣＰＵ２０の
ためのアクセスオペレーションは完了するので同回路５
１０はエンド信号ＥＮＤを出力して５ＣＰＵアクセス実
行セットリセット回路５０８をリセット状態に戻す。

これ以降、ＭＣＰＵＩＯと５ＣＰＵ２０はそれぞれデー
タバスＭＤ、ＳＤに乗っている外部メモリデータラッチ
８０Ｍ、８０Ｓの出力データを読むことにより、要求し
たデータを得ることができる。

このようにして各ＣＰＵｌ０１２０はｒｏｍａ命令（外
部メモリアクセス要求命令）を実行後、メモリ装置競合
回避回路５０が両ＣＰＵのためのアクセスオペレーショ
ンを実行する所定の期間２文だけ待てば要求したデータ
を得ることができ、アクセス競合の問題が解消される。

更に、待機時間が一定Ｃ２１）なので、各ＣＰＵｌ０１
２０はこの期間を他の命令の実行に使用することができ
、プログラム命令の実行効率が最適化される。

なお、ＭＣＰＵ−ｒｏｍａ信号とＳＣＰＵ−ｒｏｍａ信
号のタイミング関係がその他のタイミング関係となる場
合については図示を省略しているが、いかなる場合でも
、各ＣＰＵｌ０１２０はｒ　ｏｍａ命令を実行後、所定
の期間２１待てばその時点で既に各ＣＰＵの外部データ
ラッチには要求したデータがラッチされているので、そ
のデータの入手が可能である。

くアドレス・データ変換ハードウェア（第２８〜第３２
図、第１図）〉 一般に、ＣＰＵを含むマイクロコンピュータシステムに
おいて、データメモリにある原データから演算用メモリ
上に原データを変換したデータ（原データから抽出され
る所望の情報）を作成することがしばしば望まれる。＃
にこの種のデータは変換はデータメモリの記憶容量を効
率的に使用したような場合にその補償として必要になる
。この目的のため、従来では、データメモリから演算用
メモリへの転送命令を実行して、データメモリの原デー
タを演算用メモリに移し、次に１以上の変換命令を実行
して、演算用メモリにあるデータをＡＬＵを介して変換
する。したがって、従来の場合、演算用メモリ上に所望
のデータを得るためのデータ変換手続に時間がかかり、
高速処理が要求されるアプリケーションにおける障害の
１つとなっている。

本実施例ではＣＰＵｌ０１２０がデータメモリである外
部メモリ９０から演算用メモリである内部ＲＡＭ１０６
または２０６にデータを転送する命令（ｒ　ｏｍａ命令
）を実行するだけで、所望の変換が施されたデータが内
部ＲＡＭ１０６．２０６に読み込まれるようにして、デ
ータ変換処理の高速化を図っている。この目的を実現す
るため、ＣＰＵｌ０．２０と外部メモリ９０との間のア
ドレス径路上にアドレス変換回路６０が設けられ、また
外部メモリ９０とＣＰＵｌ０１２０との間のデータ径路
上にデータ変換回路７０が設けられ、各変換回路６０．
７０はｒｏｍａ命令の実行時にＣＰＵｌ０１２０から与
えられる制御信号に応答して所望の変換を実行する。

第２８図に外部メモリアクセス命令ｒ　ｏｍａのリスト
を示す、第１の命令ｒｏｍａｏは変換なしの転送命令で
あり、これに対し、アドレス変換回路６０はＣＰＵｌ０
１２０から与えられる入力アドレスをそのまま出力アド
レスとして外部データメモリ９０に通し、データ変換回
路７０も外部データメモリ９０からのデータ（１６ビー
２トデータ）を無変換で通してＣＰＵｌ０．２０に渡す
。

この無変換転送命令ｒｏｍａＯではＣＰＵｌ０１２０か
ら変換回路６０．７０に与えられる変換制御用の信号Ｒ
１，Ｒ２、Ｒ３はいずれも″Ｌ″レベルとなる。

第２の命令ｒ　ｏｍａ　ｌは特殊波形の読み出しに適し
た命令である。この命令に対し、アドレス変換回路６０
はＣＰＵｌ０１２０から送られてきた入力アドレスの第
１３ピツ）Ａ１２がθ″のときは下位１２ビツトを無変
換で通すが第１３ピツ）Ａｌ１が“１″のときは下位１
２ビツトを反転させる。なお、アドレス変換回路６０の
出力アドレスの第１３ビツトは入力アドレスの第１３ビ
ツトＡ１２の値にかかわらず０”に固定される。

また、この命令に対し、データ変換回路７０はＣＰＵｌ
０．２０から送られてきた入力アドレスの第１３ビツト
Ａ１２をＣＰＵｌ０１２０に送るデ−タの第１３ビツト
Ｄ１２とするとともにＡ１２が“ｌ”のとき下位の１２
ビツトデータを反転する形式で外部メモリ９０からのデ
ータを変換する。したがって、外部メモリ９０のアドレ
ス領域ｏｏｏｏ〜０ＦＦＦに第２８図に示すような有効
データビット数１２の特殊波形データ（ｏｏｏ。

〜０ＦＦＦ）があるとすると、ＣＰＵｌ０１２０がこの
命令を指定アドレス００００−ＩＦＦＦの範囲について
繰り返し実行した場合に、アドレス変換回路６０から出
力される外部メモリアドレスはいったんｏｏｏｏから０
ＦＦＦに進み、この間、データ変換回路７０は外部メモ
リ９０からのデータをそのまま通し、その後、アドレス
変換回路６０の反転動作により、外部メモリ９０へのア
ドレスは０ＦＦＦから００００に後進し、この間、デー
タ変換回路７０は外部メモリ９０から出力されるデータ
の下位１２ビツトを反転し、第１３データピツ）Ｄ１２
を“１”にして変換されたデータを出力する。結局、Ｃ
ＰＵｌ０１２０がアドレスをｏｏｏｏ〜Ｉ　ＦＦＦに動
かして命令ｒ０ｍ　ａ　１を繰り返し実行した場合に、
ＣＰＵＩＯ２０が実際に受は取る波形は第２８図のｒｏ
ｍａｌの欄の右方に示すような波形となる。この変換波
形は左方に示す外部メモリ９０内の原波形を所定の態様
で延長した繰り返し波形（アドレス０ＦＦＦ、データ０
ＦＦＦの点について対称な波形）である、この結果、記
憶容量の点についていうと、変換波形のデータ自体を予
め外部データメモリ９０に記憶させる方式に比べ、波形
データ記憶容量が半分になる利点がある。この命令ｒｏ
ｍａｌの場合、制御信号Ｒ１，Ｒ２、Ｒ３のうちＲ１の
みが″Ｈ″ルベルになる。

第３の命令ＲＯＭＡ２は外部メモリデータの一部（半語
）の読み出しを指示する命令である。この命令の場合、
Ｒ２のみがＨ”レベルになる。

外部データメモリ９０の１アドレス（１Ｍ）当りの記憶
容量は１６ビツトである。この命令ｒｏｍａ２に対し、
データ変換回路７０は、ＣＰＵｌ０２０からのアドレス
の第１６ビツ（Ａ１５が“０”のときは、外部データメ
モリ９０からの１６どットデータのうち、下位の８ビツ
トを残し、上位の８ビツトを“０″にマスクする変換を
実行し、Ａ１５がｌ”のときは外部データメモリ９０か
ら１６ビツトデータのうち、上位の８ビツトを下位８ビ
ツトにシフトする（残った上位８ビツトはマスク）変換
を実行する。また、データ変換回路７０において入力ア
ドレスの第１６ビツトＡ１５を制御信号として使用して
いるので、アドレス変換回路６０ではＡ１５の値にかか
わらず出力アドレスの第１６ビツトを所定値“０”にマ
スクする。なお、この場合において外部データメモリ９
０からの１６ビツト情報の上位８ビツトと下位ビットと
の関係は、１つのデータ（例えば位相データ）における
上位データ部分（例えば整数部）と下位データ部分（例
えば小数部）のような関係であってもよいし、異なる２
種類の８ビツトデータ（例えばレートデータとレベルデ
ータ）の各々であるような独立な関係であってもよい。

第４の命令ＲＯＭＡ３は外部メモリデータをシフトして
一部を読み出す命令である。この命令の場合、Ｒ３のみ
が“Ｈ”レベルになる。この命令に対し、データ変換回
路７０は外部メモリ９０からの１６ビツトデータのうち
、ｂｉｔ１５はそのままにして上位１２ビツトのｂｉｔ
１５〜ｂｉｔ４をｂｉｔ１４〜ｂｉｔ３にシフトし、下
位の３ビー／　）　ｂ　ｉ　ｔ　２〜ｂ　ｉ　ｔ　Ｏ＠
Ｏにマスクする変換を行う、ここに、外部メモリ９０の
１６ビツトデータのうち上位１２ビツトは例えばｂｉｔ
１５を符号ビットとする波形データであり、下位４ビツ
トは別のデータを表わす。この場合、上記の変換により
、ＣＰＵｌ０１２０は内部ＲＡＭ１０６．２０６上で使
用するのに適したフォーマットの波形データを高速に読
み取ることができる。

第２９図にアドレス変換回路６０のブロック図を示す、
このアドレス変換回路６０にはＭＣＰＵｌｏまたは５Ｃ
ＰＵ２０かもアドレスラッチ３０Ｍ、３０５、アドレス
切り換え回路４０を介して入力される１６ビー７トのア
ドレスのうち、下位１２ビツト（ｂｉｔｏ−ｂｉｔｌｌ
）が詳細を第３０図に示す反転回路６１０に入力される
。この反転回路６１０は信号Ｒ１が命令ｒ　ｏ　ｍ　ａ
　！を表わす“１”でアドレスのＡ１２が“ｌ”のとき
ＡＮＤゲー）６１２からの信号により動作して入力され
るアドレスの下位１２ビツトを反転させる。また、命令
ｒｏｍａｌの実行時に“ｌ”となる信号Ｒ１はインバー
タ６０２を介して、ＡＮＤゲート６０４を禁止し、入力
アドレスのＡ１２の値にかかわらず出力アトレスの対応
ピッ）（ｂｉｔ１２）を“Ｏ”にする、入力アドレスの
Ａｌ１とＡ１４はそのまま出力アドレスの対応ビｙ）（
ｂｊｔ１３、ｂｆｔ１４）として出力される。入力アド
レスのＡ１５（ＭＳＢ）はＡＮＤゲート６０８を介して
出力アトレスの対応ビット（ｂｉｔ１５）となる、命令
ｒｏｍａ２の実行中を表わす“ｌ”の信号Ｒ２が発生し
ているとき、この信号Ｒ２がインバータ６０６を介して
ＡＮＤゲート６０８を禁止して出力アドレスのｂｉｔ１
５（ＭＳＢ）を“Ｏ″にマスクする。

したがってアドレス変換回路６０は、無変換命令ｒｏｍ
ａＯとシフト読み出し命令ｒｏｍａ３に対してはＲ１＝
″０″、Ｒ２＝″０”なので入力アドレスを出力アドレ
スとしてそのまま通し、特殊波形読出し命令ｒ　ｏｍａ
　ｌに対してはＲ１＝“１″なので出力アドレスのｂｉ
ｔ１２を“Ｏ″にマスクし、Ａ１２＝“ｌ”の間尺転回
路６１０により入力アドレスの下位１２ピツ（（ｂｉｔ
Ｏ〜ｂｉｔｌｌ）を反転して出力アドレスとする。

更に、一部読み出し命令ｒ　ｏｍａ２に対してはＲ２−
”１”なので出力アドレスのｂｉｔ１５を“０″にマス
クする。このようにして、第２８図に関して述べたアド
レス変換回路の機能が実現される。

第３１図にデータ変換回路７０のブロック図を示し、第
３２図にその詳細を示す、これらの図においてデータ入
力は第１図の外部メモリ９０から供給されるデータであ
る。第３２図において、入力データの上位８ビー２トに
結合する３状態ゲ一ト回路７０２と入力データの１位８
ビツトに結合する３状態ゲ一ト回路７０４は出力するデ
ータの下位８ビツトとして入力データの上位８ビツトを
選択するが、入力データの下位８ビツトを選択するかを
決めるためのものである。Ｒ２−“ｌ”（ｒ　ｏｍａ２
命令）でＡ１５＝１のとき、ＡＮＤゲート７０６の“ｌ
”出力信号とその反転信号であるインバータ７０８の出
力信号″０″によりゲート回路７０２が導通し、ゲート
回路７０４がオフして入力データの上位８ビツトが出力
データの下位８ビツトとして選択される。その他の場合
は、ゲート回路７０２がオフし、ゲート回路７０４が導
通するので入力データの下位８ビツトがそのまま出力デ
ータの下位８ビー２トとして出力される。更にＲ２−“
１”　（ｒ　ｏｍａ２命令）のときは、入力データの上
位８ビツトに結合するＡＮＤゲート回路７１０が禁止さ
れて出力データの上位８ビツトを“θ″にマスクする。

即ち、Ｒ２−“１”のときはインバータ７１２とＮＯＲ
ゲート７１４を介して禁止信号がＡＮＤゲート回路７１
０に加わってＡＮＤゲート回路７１０における入力デー
タ上位８ビツトの通過が阻止される。また、ＡＮＤゲー
ト回路７１０における入力データの上位３ビツトと結合
するＡＮＤゲート素子はＲ１＝“ｌ”　（ｒｏｍａｌ命
令）のときにＮＯＲゲート７１４を介して禁止され、出
力データの上位３ビツトを“０″にマスクする。

ＥＸ−ＯＲゲート回路７１６は入力データの下位１２ビ
ツトを選択的に反転するための回路であ６、ＥＸ−ＯＲ
ゲート回路７１６はＲ１＝″１”（ｒｏｍａｌ命令）で
Ａ１２＝１のとき、ＡＮＤゲー）７１８からの反転信号
“１″により、下位１２ビツトデータを反転し、その他
の場合は下位１２ビツトデータをそのまま通す０回路７
１０内のＡＮＤゲート素子を介して入力データのｂｉｔ
１２に結合する状態ゲート７２２はＲ１＝“１″（ｒｏ
ｍａｌ命令）のときに、信号Ｒ１に結合するインバータ
７２０を介して与えられる信号“０”によりオフし、代
りに、Ａ１２に結合する３状態ゲート７２４が信号Ｒ１
によって導通して出力データのｂｉｔ１２を発生する。

シフトマスク回路７２６は選択的に入力されたデータの
ｂｉｔ１５〜ｂｉ　ｔ４を出力データのｂｉｔ１４〜ｂ
ｊｔ３にシフトし、出力データのｂｉｔ２〜ｂｉ１０を
ＭＯ″にマスクするための回路であり、Ｒ３＝＝″ｌ″
　（ｒｏｍａ３命令）のとき信号Ｒ３に結合するインバ
ータ７２８からの信号“Ｉ”によってこの変換を実行す
る。

したがって、データ変換回路７０は、無変換命令ｒｏｍ
ａｏ　（Ｒ１＝Ｒ２＝Ｒ３＝“θ″）のときは、入力さ
れる１６ビツトデータをそのまま通し、特殊波形読み出
し命令ｒｏｍａｌ　（Ｒ１＝″１″）のときは入力アド
レスの上位４ビツト（ｂｉｔ１５〜ｂｉｔ１２）が００
００”　（Ａ１２＝０のと！りか“０００１″（Ａ１２
＝１のとき）かによって、出力データの下位１２ビー２
トをそのまま入力データの下位１２ビツトとする（Ａ１
２＝Ｏのとき）か、或は、出力データの下位１２ビツト
を入力データの下位１２ビツトが反転されたデータとな
る（ＡＩ２＝１）ようにデータ変換を行い、一部読み出
し命令ｒｏｍａ２　（Ｒ２−“１″）のときは出力デー
タの上位８ビツトがオールゼロで、出力データの下位８
ビツトが入力データの下位８ビツトとなるように（Ａ１
５＝０のとき）、或は、出力データの上位８ビツトがオ
ールゼロで、出力データの下位８ビツトが入力データの
上位８ビツトとなる（Ａ１５＝１のとき）ようにデータ
変換を行い、シフト読み出し命令ｒ　ｏｍａ３　（Ｒ３
＝　１）のときは出力データの下位３ビツト（ｂ　ｉ　
ｔ　Ｏ〜ｂ　ｉ　ｔ　２）がオールゼロで、出力データ
のｂｉｔ３〜ｂｉｔ１４が入力データのｂｉｔ４〜ｂｉ
ｔ１５で、出力データのｂ　ｉ　ｔ　１５　（ＭＳＢ）
が入力データのｂｉｔ１５（ＭＳＥ）となるようにデー
タ変換を行う、このようにして第２８図で述べたデータ
変１’機能が達成されている。

以上により、アドレス変換回路６０とデータ変換回路７
０とを設けたことによる利点は明らかである。即ち、Ｃ
ＰＵｌ０１２０にとって、データメモリである外部メモ
リ９０に対するアクセス命仝ｒ　ｏｍａを実行するだけ
で、回路６０と７０の変換機能により、所望の変換が施
されたデータをただちに得ることができ、従来のように
、外部メモリ９０のデータを演算用メモリである内部Ｒ
ＡＭ１０６，２０６にいったん取り込んだ後に、ＡＬＵ
部１０８，２０８のようなＡＬＵを介して変換を実行す
る必要がなく、処理が高速化される利点がある。

なお、第２８図に示したアクセス命令ｒ　ｏｍａのリス
トは例示にすぎず、拡張、変更は容易である。

＜ＤＡＣサンプリング（第３３．第３４図）〉本実施例
においてＤＡＣ１００はＭＣＰＵＩＯと５ＣＰＵ２０が
生成したデジタル楽音信号をアナログ楽音信号に変換す
るものである。第５図の５−５に示すように、ＭＣＰＵ
ＩＯはタイマインタラプト処理ルーチンのなかで、ＭＣ
ＰＵＩＯと５ＣＰＵ２０が生成したデジタル楽音信号の
サンプルをＤＡＣ１００にセットする。この処理５−５
の実行間隔は平均としてはタイマインタラプト発生部１
１６の発生するインタラプト信号ＩＮＴの発生間隔に等
しいが、実際の実行間隔はプログラム動作のために変動
する。したがって、処理５−５の実行間隔をＤ／Ａ変換
の変換周期としてＤ／Ａ変換を行ったとするとアナログ
楽音信号に大鼻な歪みが生じてしまう。

ｊ＄３３図に右ＤＡＣ１００Ｒまたは左ＤＡＣ１００Ｌ
の構成例を示す、＠３３図の（Ａ）に示す構成では、処
理５−５の実行時に、ＭＣＰＵＩＯのオペレーション制
御回路１１２の制御の下に、内部ＲＡＭ１０６内の波形
加算用レジスタが指定され、そこに記憶されている最新
のデジタル楽音データが取り出され、データバスに乗せ
られる。

そして、データバスにデジタル楽音データが乗っている
タイミングでラッチ１００４のクロック入力にストロー
ブ用のプログラム制御＠号がオペレーション制御回路１
１２から与えられデータバス上のデータがセットされ、
ラッチ１００４から新しいデジタル楽音データがＤ／Ａ
変換器１００２に入力される。したがって、第３４図（
Ａ）に示すように、Ｄ／Ａ変換器１００２に入力される
デジタル楽音データはプログラム制御のために不安足な
周期で切り換わることになる。Ｄ／Ａ変換器１００２の
変換周期（サンプリング周期）は非常に安定していなけ
れば、その変換において大きな歪みが発生する。

この問題は第３３図（Ｂ）に示すような構成をとること
により解決される。すなわち、オペレーション制御回路
１１２からのプログラム制御信号によって制御されるソ
フト制御ラッチ１００４と、デジタル楽音信号をアナロ
グ楽音信号に変換するＤ／Ａ変換器１００２との間に、
インタラプト発生部ｌ１６からの正確なタイミング信号
であるインタラプト信号ＩＮＴで制御されるインタラプ
ト制御ラッチ１００６を設ける。インタラプト信号の発
生周期はクロック発振器の安定度に従うので極めて安定
である。ラッチ１００６の出力はインタラプト信号のタ
イミングに同期して切り換わる。すなわち、インタラプ
ト信号の発生周期がＤ／Ａ変換器１００２の変換（サン
プリング）周期となる。第３３図（Ｂ）の構成に対する
タイムチャートをＷ４３４図ＣＢ’）に示す６図示のよ
うに、ラッチ１００４の出力が切り換わるタイミングは
インタラプト処理に移行するタイミングのずれや、該イ
ンタラプト処理に要する時間（斜線部の長さ）によって
変動するがインタラプト信号で動作するラッチ１００６
があるのでＤ／Ａ変換琴１００２の入力データが切り換
るタイミングはインタラプト信号と同期する。これによ
り、第３３図（Ａ）の構成における歪み問題が解決され
る。

〔変形例Ｊ 以上で実施例の説明を終えるが、この発明の範囲を逸脱
することなく種々の変形、変更が可能である。

例えば、実施例ではインタラプト発生部１１６からイン
タラプト信号が発生しても、メインプログラムにおいて
インタラプト処理ルーチンに渡す複数のデータの書込処
理を単一命令で実行している間は、転送終了待檄部１５
２によってインタラプト信号の作用がＲＯＭアドレス制
御部１１４に及ばないようにして書込処理を保証してい
るが。

ＲＯＭアドレス制御部の動作を禁止する代りに、インス
トラクション出力ラッチ１０２ａのような命令語のフェ
ッチ部の動作を単一命令の書込処理の間禁止するように
してもよい、この種の禁止回路はオペレージ、ン制御回
路１１２内に設けることができる０例えば禁止回路（書
込保証手段）を、インストラクション出力ラッチ１０２
ａの出力である命令語から得られるモードピット（ｌ”
のときその命令が複数データを書き込むための命令であ
ることを表わす）とＲＡＭアドレス制御部１０４からの
複数データ書き込み終了信号（“１”のとき真）とを受
けるＡＮＤゲートと、このＡＮＤゲートの出力と上記モ
ードピットを反転した信号とを受けるＯＲゲートと、こ
のＯＲゲートの出力をイネーブル入力として他方にノー
マルオペレーションラッチ信号（例えばクロック信号Ｔ
ＩＣＫ２）を受けるＡＮＤゲートとで構成し、このＡＮ
Ｄゲートの出力でインストラクション出力ラッチ１０２
ａの動作を制御するようにしてもよい。

［発明の効果］ 以上詳細に説明したように、この発明によれば、インタ
ラプト処理ルーチンで参照することになる複数のデータ
の書込処理を指示する単一命令をメインプログラムにお
いて実行し、その実行中はＣＰＵモード制御手段の動作
を禁止するようにしたので、メインプログラムからイン
タラプト処理ルーチンへのデータの転送を保証すること
ができ、インタラプト処理ルーチンでは常に正しいデー
タを受けて正しい処理を行うことができる。

【図面の簡単な説明】

第１図はこの発明を適用した電子楽器用処理装置の全体
構成図、 第２図は第１図のＭＣＰＵのブロック図、第３図は第１
図の５ＣＰＵのブロック図。 第４図はＭＣＰＵの実行するメインプログラムのフロー
チャート、 第５図はＭＣＰＵの実行するインタラプト処理ルーチン
のフローチャート、 ＃１６図は５ＣＰＵの実行するプログラムのフローチャ
ート。 第７図は音源処理のフローチャート、 第８図は時間の経過に沿う実施例の動作のフローチャー
ト、 第９図はチャンネル音源処理のフローチャート、 第１θ図は波形データを示す図、 第１１図は音源処理用ＲＡＭテーブルを示す図、 第１２図は５ＣＰＵ動作開始終了機能に関係する回路の
ブロック図。 第１３図、第１４図、８１５図は第１２図の回路の動作
のタイムチャート、 第１６図はインタラプトマスク機能を有する回路のブロ
ック図、 第１７図はインタラプトマスク方式によるエンベロープ
設定処理のフローチャート、 第１８図は単一命令で複数のデータを転送する間インタ
ラプト信号によるメインプコグラムの中断を禁止する機
能を有する回路のブロック図、第１９図は複数のデータ
を単一命令で転送するのに適したＲＡＭのメモリマツプ
例を示す図、第２０図は複数の転送命令による動作と単
一の転送命令による動作とを比較して示す図、第２１図
は単一転送命令方式によるエンベロープ設定処理のフロ
ーチャート、 第２２図は５ＣＰＵの停止モード利用によるＭＣＰＵか
らの５ＣＰＵアクセス機能を説明するのに用いたフロー
チャート、 第２３図は５ＣＰＵに対する瞬時強制アクセス機能を有
するＭＣＦＵのブロック図、 第２４図は５ＣＰＵに対する瞬時強制アクセス機能に適
合する５ＣＰＵのブロック図、第２５図はＭＣＰＵから
５ＣＰＵの内部ＲＡＭにデータを書き込む場合の動作の
タイムチャート、 第２６図は第１図のメモリ装Ｈ競合回避回路のブロック
図 第２７図は第２６図の回路の動作のタイムチャート 第２８図は外部メモリからのデータを変換して取り込む
命令を含む外部メモリアクセス命令のリストを示す図、 第２９図は第１図のアドレス変換回路のブロック図、 第３０図は第２９図の反転回路の回路図。 第３１図は第１゛図のデータ変換回路のブロック図、 第３２図はデータ変換回路の回路図、 第３３図は第１図のＤＡＣのサンプリング周期が不安定
になる構成とサンプリング周期を安定化した構成とを比
較して示す図、 第３４図はＤＡＣのサンプリング周期が不安定な場合の
タイムチャートと安定な場合のタイムチャートとを比較
して示す図である。 １１６・・・・・・インタラプト発生部（インタラプト
発生手段） １１４・・・・・・ＲＯＭアドレス制御部（Ｃ，ＰＵモ
ード制御手段） １０６・・・・・・ＲＡＭ（インタテブト処理用メモリ
を含む） １１２・・・・・・オペレーション制御回路（書込手段
） １０４・・・・・・ＲＡＭアドレス制御部（書込終了信
号発生手段）

Claims (1)

1. 【特許請求の範囲】 メインプログラムを実行するメインプログラムモードと
   インタラプト処理ルーチンを実行するインタラプトモー
   ドとを有するＣＰＵと、 インタラプト信号を発生するインタラプト発生手段と、 前記インタラプト信号に応答して前記ＣＰＵで実行中の
   メインプログラムを中断して前記ＣＰＵのモードを前記
   インタラプトモードに切替制御するＣＰＵモード制御手
   段と、 を有するデジタルマイクロコンピュータにおいて、 前記ＣＰＵの前記メインプログラムモードにおいて書き
   込まれ、前記インタラプトモードにおいて参照される複
   数のデータを連続するアドレスの前記メインプログラム
   の単一命令を実行することにより、前記インタラプト処
   理用メモリの前記連続するアドレスの記憶場所に前記複
   数のデータを書き込む書込手段と、 前記複数のデータのすべてが前記インタラプト処理用メ
   モリに書き込まれたことを示す書込終了信号を発生する
   書込終了信号発生手段と、 前記書込手段による前記単一命令の実行中、前記ＣＰＵ
   モード制御手段の動作を禁止し、前記書込終了信号に応
   答して前記ＣＰＵモード制御手段の動作を可能にするこ
   とにより、前記書込手段の動作を保証する書込保証手段
   と、 を有することを特徴とするデジタルマイクロコンピュー
   タ。