JPS621030A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はカウンタ回路に関し、とくに加算あるいは（お
よび）減算機能をもつカウンタ回路に関する。

〔従来技術〕

近年、大規模集積回路の進歩により、高速演算が可能な
マイクロプロセッサが提供できるようになった。この結
果、複雑なデータ処理を必要とする分野でもマイクロプ
ロセッサを使用する要求が強くなってきた。上記の分野
の一つに信号処理がある。信号処理技術は音声信号や画
像信号のように大量のデータを処理するのに使われてお
シ、この分野でのデータ処理には特殊なものが多い。例
えば、信号処理の代表的なものとして高速フーリエ変換
（ＦＦＴ）がある。これを実行するには、不連続的なデ
ータアクセスが多々要求される。しかし、この不連続的
なデータアクセスにも一定の規則性がある。これに関し
て以下に簡単に述べる。

ＦＦＴの処理の基本はバタフライ演算と呼ばれるもので
ある。これは、データ列の中から２つのデータを抽出し
てその積和を求める演算である。

その場合、隣シ合う（連続的な）２つのデータについて
積和を求めるだけでなく、ある一定間隔をおいたデータ
同志の積和演算も必要である。

一定間隔の一例として、２　　（ｎは正の整数）間隔が
考えられる。一般に、信号処理分野では取シ扱われるデ
ータがメモリにストアされており、このメモリをアクセ
スすることによって必要なデータが取シ出される。その
ためには、メモリをアクセスするアドレスカウンタが必
要である。しかも、このアドレスカウンタはある値から
＋２ｎづつ増加する値を高速に作り出すものでなければ
ならない。

また、この２ｎのｎは任意の値をとることが必要である
から、ｎｔ−可変にしてこれに対応するアドレスを作り
出す機能がなければならない。

一方、前述のような信号処理以外の分野でも、２ｎ個と
びのデータアクセスが要求されることはある。例えば、
Ｎ個のサンプルがあるとし、それぞれのサンプルがＭ種
（Ｍは２Ｈ個以下）のデータをもっている場合、各サン
プル内のある種のデータを取シ出して演処理を行うため
には、少なくともＭ個とびのデータアクセスが必要であ
る。つまシ、サンプルのとれるデータ範囲をＭ：２Ｈ種
までとしておくと　２ｎ個とびのデータアクセスが必要
となり、前記のＦＦＴと同様の処理が要求される。

以下に、上記の特殊なアドレスを生成する従来のアドレ
スカウンタについて第７図を用いて説明する。第７図に
おいて１はアドレスカウンタ、２は２ｎの値を格納する
レジスタ、３はアドレスカウンタ１の値とレジスタ２の
値を加算する加算器である。通常、アドレスカウンタ１
は作成したアドレスを内部アドレス４を介してデータメ
モリ７に送る。転送されたアドレスはアドレスデコーダ
６にてデコードされ、それによってデータメモリ（凡人
Ｍ）７からデータが読出される。読出され九データは内
部データバス５を介して演算回路８に送られ、要求され
る演算がここで実行される。

アドレスカウンタｌは連続したアドレスの作成ができる
ように、自身で±１のカウント動作が行える機能を有し
ている。今、かかるアドレスカウンタを使って２ｎの値
だけ離れたアドレスを作成する場合　２Ｈの値をまずレ
ジスタ２ヘデータバスからセットしなければならない。

これはレジスタセット命令を使って行なわれる。その後
レジスタ２にセットした値と、アドレスカラ／り１の値
とを加算器３を使って加算することによって２ｎだけ離
れたアドレスが作成される。結果はアドレスカウンタ１
に格納される。

〔解決すべき問題点〕

以上のように、従来のアドレスカウンタはそれ自体が±
１のカウンタ機能をもつ以外、さらに加算器３を必要と
し、しかもこの加算器を使うには±１のカウント動作の
指定とは別の命令（セット加算命令）が必要である。結
果として、従来のアドレスカウンタでは２ｎステツプで
変化するアドレスを作成するために、第４図に示すよう
に４サイクルが要求妊れる。すなわち、第１サイクル（
Ｔ１）でアドレスカウンタ１および２　レジスタ２の内
容を加算器３ヘセツトし、第２サイクル（Ｔ２）で両者
の加算操作を実行し、その結果を第３サイクル（Ｔ３）
でアドレスカウンタ１に戻し、第４サイクル（Ｔ４）で
メモリアクセスを行なう。このように従来のカウンタは
ハードウェアの規模が増加するだけでなく、ソフトウェ
アの負担も大きく、さらに速度も遅いという欠点がある
。

本発明の目的は少ないハードウェアで高速に加算（減算
）が実行可能なカウンタ回路を提供することを目的とし
、とくに不連続なデータの作成をインクリメント（デク
リメント）演算が可能なカウンタで実行できるようにす
ることを目的とする。

〔問題点を解決するだめの手段〕

本発明は、カウンタの増減動作で用いられるキャリー（
もしくはボロー）信号を外部からカウンタの任意のビッ
トに挿入できるようにした手段をもつことを特徴とする
。そのためにキャリー（もしくはボロー）信号を挿入す
べきカウンタのビット位置を指定する手段と、内部で用
いられるキャリー（ボロー）信号のかわりに外部から入
力されるキャリー（ボロー）信号を選択する手段が必要
である。

本発明をアドレスカウンタに適用するならば、外部から
の桁上げ（もしくは桁下げ）信号の入力すべき位置を示
すデータを格納するレジスタと、このレジスタのデータ
を解読して桁上げ（桁下げ）信号の入力位置を指定する
信号を発生するデコーダとを設け、このデコーダの出力
によって指定された位置に強制的に外部から桁上げ（桁
下げ）信号を入力する手段とを設けることによって、イ
ンクリメント（デクリメント）可能なアドレスカウンタ
で任意のステップで変化する不連続なアドレス全高速に
作成することができる。

本発明は＋１もしくは−１づつ連続的に変化するデータ
の作成と不連続に変化するデータの作成とを同一のカウ
ンタで実行できるようにした所に意義がある。この結果
、少ないＩ・−ドウエアと簡単なン７トクエアで高速に
連続および不連続なデータを作成することができるわけ
である。本発明がアドレス演算のみならず、通常のデー
タ演算にも適用できることはいうまでもない。

〔実施例〕

第１図は本発明のカウンタ回路をアドレス作成のために
用いた信号処理プロッサのブロック図である。まず、プ
ロセッサの要部につき説明する。

データメモリ（Ｂ、ＡＭ）７には信号処理に用いらｎる
データが格納されておシ、アドレス作成回路１０で作成
されたアドレスがアドレスデコーダ６で解読され、それ
によって必要なデータが内部データバス５を介して演算
回路８に転送される。アドレス作成回路１０は本発明に
従って構成されたカウンタ回路（第３図に図示）を含ん
でおシ、その入力端はアドレスレジスタ９に、出力端は
アドレスデコーダ６に接続される。アドレス作成回路１
０にはさらにインクリメント（ＩＮＣ）／デクリメン）
　（ＤＥＣ）指示信号１５および不連続アドレス作成時
のキャリー（ボロー）信号入力位置を示す信号１６が入
力される。アドレス作成命令はプログラムメモリ（Ｒ，
ＯＭ）１１に記憶されておシ、必要に応じてそこから読
み出され命令デコーダ１２にて解読される。命令デコー
ダ１２はプロセッサを制御する各種制御信号１８を発生
すると伴に、命令コードの一部にセットされているキャ
リー（ボロー）信号入力位置情報１７をレジスタ１３に
送る。レジスタ１３の内容はデコーダ１４にて解読され
、キャリー（ボロー）信号入力位置指示信号１６として
アドレス作成回路１０に転送される。命令デコーダ１２
はさらにアドレス作成命令を解読してインクリメント（
ＩＮＣ）／デクリメント（ＤＥＣ）指示信号１５を発生
する。

第２図にプログラムメモリ（ＲＯＭ）１１にストアされ
ている命令コードのフォーマットを示す。

ここでは、水平型マイクロインストラクション方式が採
用されておシ、アドレス作成を要求する命令コードは第
２図のように演算の種類を指示するオペコード（ＯＰ）
フィールド、制御フィールド（ＣＮＴ）、演算されるべ
きデータが格納されているレジスタＡおよびレジスタＢ
を夫々指定するレジスタ指定フィールド（Ａ、Ｂ）、お
よびデータ転送処理における転送元レジスタ（ＳＲＣ）
と転送先レジスタ（ＤＳＴ）とを夫々指定する転送フィ
ールドをもつ。

ここで、アドレス作成に必要なフィールドは制御フィー
ルド（ＣＮＴ）である。本実施例では、制御フィールド
（ＣＮＴ）の特定の２ビツトが「ｏｌ」の時インタリメ
ント（ＩＮＣ）モード、ｒｌＯＪ　の時テクリメン）（
ＤＥＣ）モードを指示する。この指示信号１５はアドレ
ス作成回ｊ￥＆ＩＯへ転送される。さらにＣＮＴフィー
ルドの特定の３ピツトが不連続アドレス作成時のステッ
プ数を指定する。

従ってこの３ビツトはレジスタ１３に転送される。

ここでは　２ｎステツプの指定ができる。

第３図はアドレス作成回路の一具体例の詳細を示す図で
ある。図において、アドレス計数回路２１、キャリー（
ボロー）制御回路２０および外部キャリー（ボロー）信
号発生回路２２がアドレス作成回路１０の中に設けられ
る。キャリー（ボロー）制御回路２０はアドレスのビッ
ト数（ここでは８ビツト）に等しい数のブロックを有し
、各ブロックはデコーダ１４の出力に従って下位桁から
の内部キャリー（ボロー）信号２６を上位桁へ伝搬する
バッファ２３と、内部キャリー（ボロー）信号２６にか
えて外部キャリー（ボロー）信号２７を強制的に上位桁
へ伝搬するバッファ２４とを有し、これらはデコーダ出
力およびその反転出力（インバータ２５）によって排他
的に選択される。アドレス計数回路２１は内部キャリー
（ボロー）信号の発生手段を有しており、かつ＋１（も
しくは−１）の加（減）耳処理を実行する機能を有する
通常のプログラムカウンタでよい。本発明は外部キャリ
ー（ボロー）信号の発生回路を設け、この信号をデコー
ダ１４で指定した任意の桁に強制的に導入できるように
したことを特徴とする。

次に第３図のアドレス作成回路の動作を説明する。

今、第２図の命令コードがプログラムメモリ（Ｒ，ＯＭ
）１１から読み出され、これがデコードされた結果、不
連続な加算操作であることが判明すると、ＩＮＴ信号１
５が発生され、かつステップ数を示す３ビツトのデータ
ｎがレジスタ１３に入力される。この時、現在のアドレ
ス計数回路２１の値が２進数で００１０１０１０　（１
０進数で４２）であったとする。この値から１６個先の
データが必要な場合、１６＝２’であるから、レジスタ
１３にはデータ４　（ｎ＝４　）がセットされる。レジ
スタ１３の出力はデコーダ１４で解読され、出力１６は
０００１００００となｐｌ　８本の出力信号のうち、下
位から５番目の信号が“１１、残シはｍｏｌ　となる。

この結果、制御回路２０の中で下から（右から）１，２
，３，４，６．７および８番目のブロックはバッファ２
３を選択し、５番目のブロックのみがバッファ２４を選
択する。かかる選択によって、アドレス計数回路２１の
Ｄｏ−Ｄ３までの桁には下位桁からのキャリー信号は入
力されず、Ｄ４の桁に外部キャリー信号２７がバッファ
２４を介して強制的に入力される。Ｄ、〜Ｄ７の桁はＤ
４桁からのキャリー信号に応答するように働く。かかる
操作によって、２進数ｒ００１０１０１０Ｊと２進数「
０００１００００Ｊとの加算が実行され、計数回路２１
の内容は［００１１１０１０（１０進数で５８月となる
。

以上の動作から明らかなように、本実施例によれば、イ
ンクリメント動作の可能な計数回路のキャリー制御を利
用して、加算すべきデータに対応するキャリー信号を外
部から強制的に入力することによって不連続データの作
成が可能である。しかも、作成に際して従来のように加
算回路を使う必要がないため、第５図に示すとおり、キ
ャリー（ボロー）制御操作の第１サイクル（Ｔｌ）の後
、即座にメモリアクセスの第２サイクル（Ｔ２）に入る
ことができる。従って、不連続データの作成処理が著し
く高速化される。さらに、ハードウェア規模も小さくて
よいためＩＣ化にも極めて好適である。なお、デコーダ
１４の出力を１０Ｍにすると通常の＋１．−１演算がで
きることは明らかである。

第６図は本発明の他の実施例によるカウンタ回路の回路
図である。図には、カウンタの最下位桁のブロック３０
について詳細が示されているか、上位桁についても同様
の回路が設けられればよい。

アドレスレジスタ（例えば第１図の９）から転送される
アドレスデータビットＤｏは入力端３１から入力され、
インクリメントの場合はスイッチングゲート３５を介し
、一方デクリメントの場合はインバータ３４で反転され
た後スイッチングゲート３６を介してＡＮＤゲート３３
に入力される。ＡＮＤゲート３３はデコーダ１４からの
出力１６をインバータ３８によって反転した信号が入力
される。この信号は同時にクロックＣＬＫを入力とする
ＮＯＲ，ゲート３４にも入力される。ＮＯＲゲート３４
の出力は外部キャリー（ボロー）信号２７（ＣＡ／）を
上位桁へのキャリー（ボロー）入力として転送するか否
かをデコーダ出力１６によって決定するためにトランジ
スタゲート３９のオン、オフを制御する。キャリー（ボ
ロー）信号伝搬線４１にはさらにＡＮＤゲート３３の出
力で制御されるトランジスタゲート４０が挿入されてい
る。入力ビットＤｏと信号線４１上の信号とはＥＸＯＲ
ゲート４６に入力され、ここで加減算が行なわれ、その
結果が出力端子３２から出力される。出力されたデータ
は第１図のアドレスレジスタ９へ帰還され次のアドレス
作成のために使われる。信号線４１はクロックＣＬＫに
よってオンされるスイッチングゲート４４を介してＶＣ
Ｃレベルにチャージされる。キャリー（ボロー）信号Ｃ
Ａは命令デコーダ１２からの出力１５でオン、オフが制
御されるスイッチングゲート４２およびクロックＣＬＫ
をうけるインバータ４５の出力でオン、オフが制御され
るスイッチングゲート４３を介してブロック３０に転送
される。

第６図の回路の動作を以下に説明する。

連続データの作成ではデコーダ出力１６は１０１である
。従って、ＮＯＲゲート３４の出力はｌ　０１となりス
イッチングゲート３９はオフの状態に維持される。一方
、ＡＮＤゲート３３には１１１が入力式れるため、入力
データピットＤｏが“１″であればゲート４０がオンし
てキャリー（ボロー）信号を上位へ転送し、入力ビツト
Ｄｏが１０＠であればゲート４０をオンしてキャリー（
ボロー）信号の上位への転送を止める。後者は入力ビツ
トが”０１の時、これに＋１を加算しても上位へのキャ
リーがない仁とを意味する。ＥＸＯＲゲート４６は入力
ビツトＤｏに＋１を行い、その結果を出力端３２から出
力する。

一方、不連続データの作成の場合、デコーダ出力１６ｄ
Ｚ’ｌ’となっ九ブロックのＮＯＲゲート３４がクロッ
クＣＬＫが１０１の時１１１とな９ゲート３９をオンす
る。この時、ＡＮＤゲート３３には１０１が入力される
ため、入力ビツトに関係な（ＡＮＤゲート３３は１０１
を出力し、ゲート４０をオフする。この結果、内部キャ
リーにかえて、外部キャリー発生回路２２からのキヤ！
、Ｉ−ＣＡ’が信号線２７を通して強制的に上位桁へ転
送される。これによって、所望の桁に外部キャリーを入
力し、不連続データの作成を高速に実行する。

〔発明の効果〕

本発明によれば特別に加減算器を設けることなく、また
特別な加減算命令を必要とすることなく、連続および不
連続なアドレッシングが選択的に可能となる。この結果
、データ処理の速度及び効率を著しく向上することがで
きる。なお、アドレス以外のデータについても適用でき
ることはいうまでもない。

【図面の簡単な説明】

第１図は本発明を信号処理プロセッサに適用したブロッ
ク図、第２図は命令コードのフォーマット図、第３図は
本発明の一実施例の回路ブロック図、第４図は従来のカ
ウンタ回路のタイミング図、第５図は本発明のカウンタ
回路のタイミング図、第６図は本発明の他の実施例の回
路図、第７図は従来のカウンタ回路を用いたプロセッサ
のブロック図である。 １・・・・・・アドレスカウンタ、２・−・・・・２ｎ
レジスタ、３・・・・・・加算器、４・・・・−・内部
アドレスバス、５・・・・・・内部データバス、６・・
・・・・アドレスデコーダ、７・・・・・・データメモ
リ、８・・・・・・演算回路、９・・−・・・アドレス
レジスタ、１０・・・・・・アドレス作成回路、１１・
・・・・・プログラムメモリ、１２・・・・・・命令デ
コーダ、１３・・・・・・レジスタ、１４−・・・・・
デコーダ。 躬３図 区５

Claims (1)

【特許請求の範囲】
1. 複数桁のカウンタ回路において、下位からの桁上げ信号
   もしくは桁下げ信号と外部からの桁上げ信号もしくは桁
   下げ信号のいずれか一方を選択して任意の桁に入力する
   手段を設けたことを特徴とするカウンタ回路。