JPH0758459B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH0758459B2 JPH0758459B2 JP20633986A JP20633986A JPH0758459B2 JP H0758459 B2 JPH0758459 B2 JP H0758459B2 JP 20633986 A JP20633986 A JP 20633986A JP 20633986 A JP20633986 A JP 20633986A JP H0758459 B2 JPH0758459 B2 JP H0758459B2
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- JP
- Japan
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- instruction
- microprogram
- micro program
- memory
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプログラム制御装置に関する、特にマ
イクロプログラムメモリの効率化に関するものである。
イクロプログラムメモリの効率化に関するものである。
従来の技術 従来の水平型のマイクロプログラム制御装置において
は、命令長を長くし、演算を並列に実行させ、それに対
応してマイクロプログラムメモリの構成も、１つのアド
レスに対する命令長も長くなっている。そのため、演算
を並列に行なえない場合においては命令群の一部が有効
で、残り殆どの部分が非演算（NOP命令）となり、メモ
リが有効に使用されない。
は、命令長を長くし、演算を並列に実行させ、それに対
応してマイクロプログラムメモリの構成も、１つのアド
レスに対する命令長も長くなっている。そのため、演算
を並列に行なえない場合においては命令群の一部が有効
で、残り殆どの部分が非演算（NOP命令）となり、メモ
リが有効に使用されない。
以下図面を参照しながら、上述した従来のマイクロプロ
グラム制御装置の一例について説明する。
グラム制御装置の一例について説明する。
第４図は、従来のマイクロプログラム制御装置の構成を
示すものである。第４図において、41はアドレスレジス
タ、42はマイクロプログラムメモリ、43はマイクロプロ
グラムメモリ42の命令出力をフェッチするレジスタ、44
はアドレスレジスタ41の出力に“1"を加算する加算回路
である。
示すものである。第４図において、41はアドレスレジス
タ、42はマイクロプログラムメモリ、43はマイクロプロ
グラムメモリ42の命令出力をフェッチするレジスタ、44
はアドレスレジスタ41の出力に“1"を加算する加算回路
である。
このような構成された従来のマイクロプログラム制御装
置では、まず、アドレスレジスタ41の値をアドレス信号
としてマイクロプログラムメモリ42の出力は、レジスタ
43にフェッチされて各演算部に送られる。このレジスタ
43のフェッチと同時に、加算回路44によってアドレス信
号に“1"を加えた値をアドレスレジスタ41にラッチし、
次のアドレス信号を発生させる。しかも、レジスタ43の
長さを長くし、乗算部，加減算部等の命令フィールドを
独立に持たせ、これら、演算部を並列に動作させること
によって演算速度をあげている。
置では、まず、アドレスレジスタ41の値をアドレス信号
としてマイクロプログラムメモリ42の出力は、レジスタ
43にフェッチされて各演算部に送られる。このレジスタ
43のフェッチと同時に、加算回路44によってアドレス信
号に“1"を加えた値をアドレスレジスタ41にラッチし、
次のアドレス信号を発生させる。しかも、レジスタ43の
長さを長くし、乗算部，加減算部等の命令フィールドを
独立に持たせ、これら、演算部を並列に動作させること
によって演算速度をあげている。
発明が解決しようとする問題点 しかし、上記のような構成では、各演算部を並列動作さ
せない場合においても、動作させない演算部のフィール
ドを持つ必要があり、マイクロプログラムメモリの効率
が悪いという問題点を有していた。つまり、第５図にお
いて、命令群の殆どのフィールドでNOPとなる。
せない場合においても、動作させない演算部のフィール
ドを持つ必要があり、マイクロプログラムメモリの効率
が悪いという問題点を有していた。つまり、第５図にお
いて、命令群の殆どのフィールドでNOPとなる。
本発明は上記問題点に鑑みて簡単な構成で、マイクロプ
ログラムメモリの効率を改良することができるマイクロ
プログラム制御装置を提供することを目的とする。
ログラムメモリの効率を改良することができるマイクロ
プログラム制御装置を提供することを目的とする。
問題点を解決するための手段 本発明のマイクロプログラム制御装置は、複数の演算を
同時に制御する複数に分割されたマイクロプログラムフ
ィールドとタグフィールドを貯蔵するマイクロプログラ
ムメモリと、上記タグフィールドをデコードするデコー
ダと、上記マイクロプログラムフィールドの複数の命令
と非演算命令を入力とし、上記デコーダの出力の制御の
もとに各演算に上記命令、もしくは、非演算命令を選択
的に振り分けるマルチプレクサと、各演算毎にビット位
置が決まっているレジスタとを備えたものである。
同時に制御する複数に分割されたマイクロプログラムフ
ィールドとタグフィールドを貯蔵するマイクロプログラ
ムメモリと、上記タグフィールドをデコードするデコー
ダと、上記マイクロプログラムフィールドの複数の命令
と非演算命令を入力とし、上記デコーダの出力の制御の
もとに各演算に上記命令、もしくは、非演算命令を選択
的に振り分けるマルチプレクサと、各演算毎にビット位
置が決まっているレジスタとを備えたものである。
作用 本発明は上記した構成によって、あるアドレスで指定さ
れた複数個の命令群からなるマイクロプログラムを、タ
グフィールドのデコードによって、複数個の演算に振り
分けることを可能にすることによって、マイクロプログ
ラムメモリに蓄えられた各演算のNOP命令を最小限に抑
え、マイクロプログラムメモリの効率化が図れる。
れた複数個の命令群からなるマイクロプログラムを、タ
グフィールドのデコードによって、複数個の演算に振り
分けることを可能にすることによって、マイクロプログ
ラムメモリに蓄えられた各演算のNOP命令を最小限に抑
え、マイクロプログラムメモリの効率化が図れる。
実施例 以下、本発明の一実施例を図面に基づいて説明する。第
１図は本発明のマイクロプログラム制御装置のブロック
図で、１は複数の演算器、たとえば加減算器，乗算器等
を制御する命令群からなるマイクロプログラムフィール
ド、および、上記命令群の各命令がどの演算器で有効で
あるかを示すタグフィールドを蓄えたマイクロプログラ
ムメモリ、２は上記命令群の各命令をどの演算器に入力
するかを決定するために、上記タグフィールドをデコー
ドするデコーダ、３はデコーダ２の出力の制御のもと
に、上記命令群の各命令と、非演算命令（NOP命令）を
各演算器に振り分けるマルチプレクサあり、セレクトさ
れた命令は、４のレジスタにラッチされる。ここで、レ
ジスタ４の出力は、各演算器固有の入力となる。
１図は本発明のマイクロプログラム制御装置のブロック
図で、１は複数の演算器、たとえば加減算器，乗算器等
を制御する命令群からなるマイクロプログラムフィール
ド、および、上記命令群の各命令がどの演算器で有効で
あるかを示すタグフィールドを蓄えたマイクロプログラ
ムメモリ、２は上記命令群の各命令をどの演算器に入力
するかを決定するために、上記タグフィールドをデコー
ドするデコーダ、３はデコーダ２の出力の制御のもと
に、上記命令群の各命令と、非演算命令（NOP命令）を
各演算器に振り分けるマルチプレクサあり、セレクトさ
れた命令は、４のレジスタにラッチされる。ここで、レ
ジスタ４の出力は、各演算器固有の入力となる。
以上のように構成されたマイクロプログラム制御装置に
ついて、以下第１図〜第３図を用い、演算部分が３種、
マイクロプログラムフィールドが２分割されている場合
について動作を説明する。第２図はマイクロプログラム
メモリの内容を示すもので、各アドレスにおける内容
は、タグフィールドとマイクロプログラムフィールドに
分割される。さらに、マイクロプログラムフィールドは
命令１の命令２に分割される。命令1,命令２は各演算部
分に固定ではなく、図に示されているように第ｎアドレ
スの内容は演算器１のための命令であり、第ｎ＋１アド
レスの命令１は演算器２のための命令である。これを指
定するためのタグフィールドが設けられている。
ついて、以下第１図〜第３図を用い、演算部分が３種、
マイクロプログラムフィールドが２分割されている場合
について動作を説明する。第２図はマイクロプログラム
メモリの内容を示すもので、各アドレスにおける内容
は、タグフィールドとマイクロプログラムフィールドに
分割される。さらに、マイクロプログラムフィールドは
命令１の命令２に分割される。命令1,命令２は各演算部
分に固定ではなく、図に示されているように第ｎアドレ
スの内容は演算器１のための命令であり、第ｎ＋１アド
レスの命令１は演算器２のための命令である。これを指
定するためのタグフィールドが設けられている。
第３図は、第１図のマルチプレクサ３、レジスタ４につ
いての構成を示した例である。マルチプレクサ３は、各
演算器に対応するマルチプレクサ（１）〜マルチプレク
サ（３）から構成されており、マイクロプログラムメモ
リ１からの出力である命令1,命令２、およびNOP命令を
デコーダ２の出力である制御信号のもとにセレクトす
る。得られた各演算器に対応する命令は各演算器によっ
てビット位置が決まっているレジスタ４にラッチされ、
各演算器の制御信号となる。
いての構成を示した例である。マルチプレクサ３は、各
演算器に対応するマルチプレクサ（１）〜マルチプレク
サ（３）から構成されており、マイクロプログラムメモ
リ１からの出力である命令1,命令２、およびNOP命令を
デコーダ２の出力である制御信号のもとにセレクトす
る。得られた各演算器に対応する命令は各演算器によっ
てビット位置が決まっているレジスタ４にラッチされ、
各演算器の制御信号となる。
以上のように本実施例によれば、マイクロプログラムメ
モリの内容をタグフィールドと複数の命令に分割された
マイクロプログラムフィールドに分離し、上記タグフィ
ールドをデコードするデコーダと、上記マイクロプログ
ラムフィールドの内容と固定の非演算命令とを入力と
し、上記デコーダの出力によって各演算部に命令を振り
分けるマルチプレクサを設けることによりマイクロプロ
グラムメモリの効率を上げることができる。
モリの内容をタグフィールドと複数の命令に分割された
マイクロプログラムフィールドに分離し、上記タグフィ
ールドをデコードするデコーダと、上記マイクロプログ
ラムフィールドの内容と固定の非演算命令とを入力と
し、上記デコーダの出力によって各演算部に命令を振り
分けるマルチプレクサを設けることによりマイクロプロ
グラムメモリの効率を上げることができる。
なお、実施例においてマイクロプログラムメモリ１のマ
イクロプログラムフィールドは演算制御のためのコード
としたが、分岐命令等アドレス決定のための命令であっ
てもよい。また、マルチプレクサ３の入力である非演算
命令は、演算部が複数ステージのパイプライン動作する
ものであるならばPUSH命令（オペランド入力を必要とせ
ず、前オペランドの中間結果の演算をおし進める命令）
を付加してもよい。
イクロプログラムフィールドは演算制御のためのコード
としたが、分岐命令等アドレス決定のための命令であっ
てもよい。また、マルチプレクサ３の入力である非演算
命令は、演算部が複数ステージのパイプライン動作する
ものであるならばPUSH命令（オペランド入力を必要とせ
ず、前オペランドの中間結果の演算をおし進める命令）
を付加してもよい。
発明の効果 本発明は上記した構成によって、複数の演算部分を全て
動作させることが少ない水平型マイクロプログラム制御
装置で、演算部の種類より少ない個数の命令に分割され
たマイクロプログラムフィールドと、上記マイクロプロ
グラムフィールドの各命令を、対応する演算部に指定す
るための制御用タグフィールドをマイクロプログラムメ
モリ内に設け、上記タグフィールドをデコードして、上
記マイクロプログラムフィールドの命令群をセレクトし
て各演算部に割当てることが可能になり、プログラムメ
モリ内に、NOP命令（およびPUSH命令）をなくしマイク
ロプログラムメモリの利用効果を高めることができる。
動作させることが少ない水平型マイクロプログラム制御
装置で、演算部の種類より少ない個数の命令に分割され
たマイクロプログラムフィールドと、上記マイクロプロ
グラムフィールドの各命令を、対応する演算部に指定す
るための制御用タグフィールドをマイクロプログラムメ
モリ内に設け、上記タグフィールドをデコードして、上
記マイクロプログラムフィールドの命令群をセレクトし
て各演算部に割当てることが可能になり、プログラムメ
モリ内に、NOP命令（およびPUSH命令）をなくしマイク
ロプログラムメモリの利用効果を高めることができる。
第１図は本発明の一実施例におけるマイクロプログラム
制御装置のブロック図、第２図は第１図のマイクロプロ
グラムメモリの内容を示すメモリマップ図、第３図は第
１図のマルチプレクサ３とレジスタ４の詳細図、第４図
は従来のマイクロプログラムの制御装置の構成図、第５
図は第４図のメモリマップ図である。 １……マイクロプログラムメモリ、２……デコーダ、３
……マルチプレクサ、４……レジスタ。
制御装置のブロック図、第２図は第１図のマイクロプロ
グラムメモリの内容を示すメモリマップ図、第３図は第
１図のマルチプレクサ３とレジスタ４の詳細図、第４図
は従来のマイクロプログラムの制御装置の構成図、第５
図は第４図のメモリマップ図である。 １……マイクロプログラムメモリ、２……デコーダ、３
……マルチプレクサ、４……レジスタ。
フロントページの続き (56)参考文献 特開 昭62−10736（ＪＰ，Ａ) 特開 昭60−93554（ＪＰ，Ａ) 特開 昭58−144262（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の演算を同時に制御する複数に分割さ
れたマイクロプログラムフィールドとタグフィールドを
貯蔵するマイクロプログラムメモリと、上記タグフィー
ルドをデコードするデコーダと、上記マイクロプログラ
ムフィールドの複数の命令と非演算命令を入力とし、上
記デコーダの出力の制御のもとに各演算に上記命令、も
しくは、非演算命令を選択的に振り分けるマルチプレク
サと、各演算毎にビット位置が決まっているレジスタと
を具備し、上記マイクロプログラムメモリのデータ位置
を各演算に固定しないことを特徴とするマイクロプログ
ラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20633986A JPH0758459B2 (ja) | 1986-09-02 | 1986-09-02 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20633986A JPH0758459B2 (ja) | 1986-09-02 | 1986-09-02 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6361330A JPS6361330A (ja) | 1988-03-17 |
| JPH0758459B2 true JPH0758459B2 (ja) | 1995-06-21 |
Family
ID=16521660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20633986A Expired - Fee Related JPH0758459B2 (ja) | 1986-09-02 | 1986-09-02 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758459B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021166841A (ja) * | 2019-04-01 | 2021-10-21 | 株式会社大一商会 | 遊技機 |
-
1986
- 1986-09-02 JP JP20633986A patent/JPH0758459B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021166841A (ja) * | 2019-04-01 | 2021-10-21 | 株式会社大一商会 | 遊技機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6361330A (ja) | 1988-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |