JP2615746B2

JP2615746B2 - ビット操作回路

Info

Publication number: JP2615746B2
Application number: JP1804788A
Authority: JP
Inventors: 正人鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-01-28
Filing date: 1988-01-28
Publication date: 1997-06-04
Anticipated expiration: 2012-06-04
Also published as: JPH01193925A

Description

【発明の詳細な説明】産業上の利用分野本発明はディジタル計算機の中央処理装置等に用いら
れるビット操作回路に関するものである。

従来の技術従来のビット操作回路は、論理演算によりデータ中の
任意のビットの操作（テストと更新）を行なうものであ
る。

第７図はこの従来のビット操作回路のブロック図を示
すものであり、１はビット操作を行なうデータやそのビ
ット番号及びビット操作を行なった結果等を保持する複
数のレジスタから成るレジストファイル、101はレジス
タファイル１の中にあってビット操作を行なうデータを
格納するデータレジスタ、102は同じくレジスタファイ
ル１の中にあってビット操作を行なうビット番号を格納
するビット番号レジスタ、103は同じくレジスタファイ
ル１の中にあってビット操作結果を保持する必要のある
場合にそのデータを保持する結果レジスタ、2bはビット
番号レジスタ102に格納されている２進数で表現された
ビット番号をデコードし、該当するビット位置に１、他
のビットに０を生成するビット位置デコーダ、３はデー
タレジスタ101に格納されているデータをＡ入力、ビッ
ト位置デコーダ2dの出力をＢ入力とし、AB2つの入力に
対して演算制御線により指示される論理積、論理和、排
他的論理和等の論理演算を行なう論理演算回路、6bは論
理演算回路３で実行する論理演算を指示する制御回路、
７はビットのテスト結果（当該ビットが０か１か）を示
すビットテストフラグ、８は入力の全ビットが０のとき
０、それ以外のとき１を出力する零検出回路、９は論理
演算回路３で実行する論理演算を順次制御するためにタ
イミング信号を制御回路6bに与えるタイミング回路であ
る。

第８図はビット位置デコーダ2bの入出力関係図であ
り、入力32ビットの下位５ビットが示す０から31のビッ
ト番号と、そのビット番号が意味するビット位置にのみ
１が出力される論理を図示している。

第９図は制御回路6bの制御内容図であり、「テスト」
（当該ビットのテストを行なう）、「テスト・アンド・
セット」（当該ビットのテストを行ない、その後１にす
る）、「テスト・アンド・リセット）「当該ビットのテ
ストを行ない、その後０にする）、「テスト・アンド・
チェンジ」（当該ビットのテストを行ない、その後反転
する）の各ビット操作時における論理演算回路３でのＡ
入力Ｂ入力に対する演算内容を示している。ここで、an
d.は論理積、or.は論理和、xor.は排他的論理和、は
Ｂ入力の反転（１の補数）を示す。

以上のように構成された従来のビット操作回路につい
て、以下にその動作を説明する。

ビット操作として「テスト・アンド・セット」の場合
を例示する。データレジスタ101、ビット番号レジスタ1
02、ビット位置デコーダ2bにより論理演算回路３のＡ入
力にはビット操作されるデータが、Ｂ入力には操作を行
なうビット位置のみ１になっているデータが加えられ
る。第１サイクルではビットのテストを行なう。そのた
めに制御回路6bは論理演算回路３に対して論理積を実行
する指示を発する。演算の結果、データの当該ビットが
０のときは論理演算回路３の出力の全ビットが０にな
る。論理演算回路３の出力を零検出回路８に入力し、入
力の全ビット０を検出した結果をビットテストフラグ７
に格納することにより、データの当該ビットの０または
１がそのままビットテストフラグ７に反映される。第２
サイクルではビットのセットを行なう。タイミング回路
９によりタイミング信号が制御回路6bに加えられると、
制御回路6bは論理演算回路３に対して論理和を実行する
指示を発する。演算の結果、データの操作を受けるビッ
トは初期の内容にかかわらず１に更新される。論理演算
回路３の出力を結果レジスタ103に格納することによ
り、ビット操作を実行した結果が結果レジスタ103に保
持される。

「テスト・アンド・セット」以外の操作についても同
様で、ビットのテスト結果はビットテストフラグ７に、
ビット操作を行なったデータは結果レジスタ103にそれ
ぞれ格納される。ただし、「テスト」操作は第２サイク
ルが不要で、結果レジスタ103への格納への格納は行な
わない。

発明が解決しようとする課題しかしながら上記のような構成では、「テスト」を除
く全てのビット操作でテストと更新のために論理演算回
路３を２回動作させる必要があり、２つの処理サイクル
を要するという問題点と、データレジスタ101に格納さ
れたビット操作を行なうデータのサイズがワード（32ビ
ット）ではなくバイト（８ビット）やハーフワード（16
ビット）のとき、データの最上位ビット（以下、MSBと
称す）にビット番号０が、最下位ビット（以下、LSBと
称す）に最も大きいビット番号が付されている場合、第
６図のデータサイズとビット番号の関係図に示すよう
に、ビット番号が示すデータ上でのビット位置がデータ
のサイズによって異なるためビット番号レジスタ102の
内容が示すビットが操作できないという問題点を有して
いた。

本発明はかかる点に鑑み、すべてのビット操作が１つ
の処理サイクルで実行でき、かつ、ビット操作を行なう
データがバイト、ハーフワードのいかなるサイズであっ
て２進数で表わすビット番号が示すビットを操作するこ
とができるビット操作回路を提供することを目的とす
る。

課題を解決するための手段本発明は、ビット操作を行なうデータと操作を行なう
ビットのビット番号と前記データのサイズ情報とを入力
するビットのテスト手段と、前記データと前記ビット番
号と前記サイズ情報とを入力するビットの更新手段とを
備え、ビットのテストと更新とを同時に行なうビット操
作回路であって、前記ビットのテスト手段が、前記ビット番号と前記サ
イズ情報とからシフト数を決定するシフト数制御回路
と、前記データを前記シフト数だけシフトしてテストを
行なうビットを取り出すシフト回路とからなり、前記ビットの更新手段が、前記ビット番号と前記サイ
ズ情報とから操作を行なうビット位置のみ所定の値とな
るビット列データを出力するビット位置デコーダと、前
記データと前記ビット列データとを論理演算してビット
の更新を行なう論理演算回路とからなり、前記ビットのテスト手段と前記ビットの更新手段とに
対して、前記データと前記ビット番号と前記サイズ情報
とを同時に入力することを特徴とするビット操作回路で
ある。

作用本発明は前記した構成により、ビットのテスト手段と
ビットの更新手段とを並行に動作させ、テストと更新と
いうビットの操作を１つの処理サイクルで実行する。ま
た、ビットのテスト手段とビットの更新手段にセット操
作を行なうデータのサイズ情報を入力し、ビット番号が
意味するビット位置をデータサイズに対応させ所定のビ
ットを操作する。

実施例第１図は本発明の一実施例におけるビット操作回路の
ブロック図を示すものである。第１図において、第７図
と同一物については同一番号を使用している。１はビッ
ト操作を行なうデータやそのビット番号、ビット操作を
行なった結果等を保持する複数のレジスタから成るレジ
スタファイル、101はレジスタファイル１の中にあって
ビット操作を行なうデータを格納するデータレジスタ、
102は同じくレジスタファイル１の中にあってビット操
作を行なうビット番号を格納するビット番号レジスタ、
103は同じくレジスタファイル１の中にあってビット操
作結果を保持する必要のある場合にそのデータを保持す
る結果レジスタで、データレジスタ101もしくはビット
番号レジスタ102がこれを重複しても構わない。2aはビ
ット番号レジスタ102に格納されている２進数で表現さ
れたビット番号をデコードし、サイズ制御線により指定
されるデータレジスタ101に格納されているビット操作
を行なうデータのサイズに応じて該当するビット位置に
１、他のビットに０を生成するビット位置デコーダ、３
はデータレジスタ101に格納されているデータをＡ入
力、ビット位置デコーダ2aの出力をＢ入力とし、AB2つ
の入力に対して演算制御線により指示される論理積、論
理和、排他的論理和等の論理演算を行なう論理演算回
路、４はデータレジスタ101に格納されているデータを
シフト数制御線により与えられるシフト数だけシフトす
るシフト回路、５はビット番号レジスタ102に格納され
ている２進数で表現されたビット番号とサイズ制御線に
より指定されるデータレジスタ101に格納されているビ
ット操作を行なうデータのサイズ情報とからシフト回路
４でのシフト数を決定するシフト数制御回路、6aは論理
演算回路３で実行する論理演算を指示し、ビット位置デ
ータ2aとシフト数制御回路５にビット操作を行なうデー
タのサイズ情報を与える制御回路、７はシフト回路４の
キャリ出力を保持しビットのテスト結果を示すビットテ
ストフラグである。

第２図はビット位置デコーダ2aの入出力関係図であ
る。データのサイズがバイトの場合、第５図のデータサ
イズとビット番号の関係図に示すように32ビットの下位
８ビットの位置にビット番号０から７がMSBから順に割
付けられている。従ってビット位置デコーダ2aは入力32
ビットの下位３ビットが示す０から７のビット番号をデ
コードして下位８ビットにある該当するビットのみが１
となる32ビットを出力する。データサイズがハーフワー
ドの場合も同様で、入力32ビットの下位４ビットが示す
０から15のビット番号をデコードして下位16ビットにあ
る当該するビットのみが１となる32ビットを出力する。
データサイズがワードの場合は、入力32ビットの下位５
ビットが示す０から31のビット番号をデコードして当該
するビットのみが１となる32ビットを出力する。

第３図はシフト回路４の入出力関係図である。32ビッ
トの入力I₀₀,I₀₁,……,I₃₀,I₃₁は６ビットで与えられる
シフト数だけ左（MSB方向）または右（LSB方向）にシフ
トされる32ビットの出力となる。キャリには直前にあふ
れたビットが出力される。シフト方向はシフト数が正の
とき左、負のとき右となる。なお、本実施例においてシ
フト結果の32ビット出力は用いられない。

第４図はシフト数制御回路５の入出力関係図である。
６ビットの出力の下位３ビットは入力32ビットの下位３
ビットに等しく、出力のLSBから４ビット目はデータの
サイズがバイトのときは１、それ以外では入力のLSBか
ら４ビット目に等しく内出力のLSBから５ビット目はデ
ータのサイズがバイトもしくはハーフワードのときは
１、ワードのときは入力のLSBから５ビット目に等し
く、吐力のMSBは常に１である。

以上のように構成されたこの実施例のビット操作回路
について、以下その動作を説明する。

ビットの操作のうちテストをシフト回路４で、更新を
論理演算回路３で同時に処理する。シフト回路４にはデ
ータレジスタ101に格納されているビット操作を行なう
データが入力される。シフト数制御回路５にはビット番
号レジスタ102に格納されているビット操作を行なうビ
ット番号が入力され、制御回路6aからのデータのサイズ
情報に応じてシフト数をシフト回路４に出力する。ここ
で、ビット番号とシフト数の関係は第４図より以下のよ
うに表わせる。

（ｉ）データがバイトのときシフト数＝ビット番号−８ −８≦シフト数≦１（ii）データがハーフワードのときシフト数＝ビット番号−16 −16≦シフト数≦−１（iii）データがワードのときシフト数＝ビット番号−32 −32≦シフト数≦−１従って、シフト回路４では、データがいずれのサイズ
でも操作されるビットがキャリとして出力されるまで右
にシフトされることになる。シフト回路４のキャリ出力
をビットテストフラグ７に格納することにより、データ
の当該ビットの０または１がそのままビットテストフラ
グ７に反映される。一方、同時に、論理演算回路３のＡ
入力にはデータレジスタ101に格納されているビット操
作を行なうデータが、Ｂ入力にはビット位置デコーダ2a
の出力が加えられる。Ｂ入力は第２図に示すようにデー
タがいずれのサイズでも操作するビットの位置が１とな
るビット列である。制御回路6aは論理演算回路３に対し
て、ビットの操作内容が「テスト・アンド・セット」な
らばＡ入力とＢ入力の論理和を、「テスト・アンド・リ
セット」ならばＡ入力とＢ入扉の反転の論理積を、「テ
スト・アンド・チェンジ」ならばＡ入力とＢ入力の排他
的論理和を実行する指示を発する。演算の結果は操作を
受けるビットが所定の操作をされたものであり、論理演
算回路３の出力を結果レジスタ103に格納することによ
り、ビット操作を実行した結果が結果レジスタ103に保
持される。操作が「テスト」のときは論理演算回路３の
動作は不要で、結果レジスタ103への格納は行なわれな
い。

以上のように本実例によれば、シフト回路とシフト数
制御回路を設け論理演算回路で行なうビットの更新と並
行してビットのテストを行なうことにより、すべてのビ
ット操作が１つの処理サイクルで実行できる。また、ビ
ット番号と論理演算するビット列の１の位置との関係
と、シフト回路でのシフト数をデータサイズに対応して
変化させることにより、ビット操作を行なうデータがバ
イト、ハーフワード，ワードのいかなるサイズであって
も２進数で表わすビット番号が示すビット操作すること
ができる。

なお、第５図は第４図に示すシフト数制御回路の論理
回路図である。ここでサイズは２ビットで与えられるも
のとし、00のときバイト、01のときハーフワード、10の
ときワードを意味するものとする。同図に示すようにシ
フト数制御回路は極めて少ないゲートで実現できる。

発明の効果以上説明したように、本発明によれば、すべてのビッ
ト操作を従来の半分の処理時間で実行することができ、
かつ、種々のサイズのデータについてサイズに対応する
ビット番号でビットを操作することができ、その実用的
効果は大きい。また、汎用プロセッサでは、ビットの更
新手段としての算術論理演算ユニット（ALU）やビット
のテスト手段としてのバレルシフタを演算処理やシフト
処理のために内蔵している場合が多く、ハードウェアの
小さな追加と変更で上記の効果を得ることができるとい
う効果も有する。

【図面の簡単な説明】

第１図は本発明の実施例におけるビット操作回路のブロ
ック図、第２図は同実施例のビット位置デコーダの入出
力関係図、第３図は同実施例のシフト回路の入出力関係
図、第４図は同実施例のシフト数制御回路の入出力関係
図、第５図は同実施例のシフト数制御回路の論理回路
図、第６図はデータサイズとビット番号の関係図、第７
図は従来のビット操作回路のブロック図、第８図は同従
来例のビット位置デコーダの入出力関係図、第９図は同
従来例の制御回路の制御内容図である。１……レジスタファイル、101……データレジスタ、102
……ビット番号レジスタ、103……結果レジスタ、2a,2b
……ビット位置デコーダ、３……論理演算回路、４……
シフト回路、５……シフト数制御回路、6a,b……制御回
路、７……ビットテストフラグ、８……零検出回路、９
……タイミング回路。

Claims

(57)【特許請求の範囲】

【請求項１】ビット操作を行なうデータと操作を行なう
ビットのビット番号と前記データのサイズ情報とを入力
するビットのテスト手段と、前記データと前記ビット番
号と前記サイズ情報とを入力するビットの更新手段とを
備え、ビットのテストと更新とを同時に行なうビット操
作回路であって、前記ビットのテスト手段が、前記ビット番号と前記サイ
ズ情報とからシフト数を決定するシフト数制御回路と、
前記データを前記シフト数だけシフトしてテストを行な
うビットを取り出すシフト回路とからなり、前記ビットの更新手段が、前記ビット番号と前記サイズ
情報とから操作を行なうビット位置のみ所定の値となる
ビット列データを出力するビット位置デコーダと、前記
データと前記ビット列データとを論理演算してビットの
更新を行なう論理演算回路とからなり、前記ビットのテスト手段と前記ビットの更新手段とに対
して、前記データと前記ビット番号と前記サイズ情報と
を同時に入力することを特徴とするビット操作回路。