JPH06202850A - データ処理装置 - Google Patents

データ処理装置

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JPH06202850A
JPH06202850A JP5258348A JP25834893A JPH06202850A JP H06202850 A JPH06202850 A JP H06202850A JP 5258348 A JP5258348 A JP 5258348A JP 25834893 A JP25834893 A JP 25834893A JP H06202850 A JPH06202850 A JP H06202850A
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arithmetic
unsigned
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value
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JP5258348A
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Kevin J Brewer
ケビン・ジェイ・ブリューワー
Scott L Linke
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Delco Electronics LLC
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Publication date
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Abstract

(57)【要約】 【目的】 単一命令の範囲検査および制限動作を構成す
る、数学的に一貫した条件コード・アーキテクチャを有
するデータ処理装置を提供する。 【構成】 データ処理装置は、ディジタル処理システム
内部の算術論理演算装置（ＡＬＵ）２０により実施する
ことができるあり得る算術演算の全てに対して、演算桁
溢れの起生とこの演算桁溢れの方向とを提供する条件コ
ード・フラッグ・セットを含む。表示された演算桁溢れ
の起生とこの桁溢れの方向とに基いて、変数が演算桁溢
れの起生により生じたか、あるいは前記値が前記桁溢れ
が生じずに生じたが受入れ得る値の範囲外であったなら
ば、算術演算の１つにより生じるソフトウエアの変数値
は予め定めた受入れ得る値の範囲の適当な上限または下
限に制限される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理装置、例え
ば単一命令範囲検査および制限動作を実行するための機
械的に一貫した条件コード・アーキテクチャを有する装
置に関する。
【０００２】
【従来の技術】マイクロプロセッサの出現により、ディ
ジタル・データ・プロセッサを用いる用途数は急速に拡
がってきた。それらの速度および多能性により、マイク
ロプロセッサは、最近のマイクロプロセッサに基くエン
ジン制御システムにおける如き制御機能を実施する上で
特に有効であることが判った。このような用途において
は、ソフトウエアの変数についての範囲検査および制限
動作を行ってそれらの値が受入れ得る限度を越えないこ
とを保証することがしばしば必要である。
【０００３】過去においては、このような形式の範囲検
査および限度動作は、典型的には格納された制限値（上
限または下限の拘束）とソフトウエアの変数値を比較す
ることにより行われ、変数値が制限値を越えた（上限拘
束より大きいか、あるいは下限拘束より小さい）なら
ば、変数値はこの制限値により置換されるものであっ
た。このようなプロセスは、単一の範囲検査および制限
動作を実施するための幾つかの機械命令シーケンスの実
行を必要とする。これらの動作は制御用途において用い
られるプログラムにおいて頻繁に要求されるため、これ
らシーケンスは大量のプログラム・メモリーを消費して
プログラム実行時間を増加させる傾向がある。
【０００４】一般に問題とされない別の問題は、従来の
範囲検査および制限動作の実施の際、演算の桁溢れの問
題である。桁溢れは、演算により生じる数値結果（符号
の有無を問わず）がマイクロプロセッサの算術論理演算
装置（ＡＬＵ）におけるデータ・オブジェクトの表示の
許容し得る大きさを越える時に生じ、この場合、結果は
数学的に定義されない。その結果、１つのソフトウエア
の変数についての範囲検査および制限動作を正しく行う
ためには、第１に、変数値が演算の桁溢れの結果である
かどうかが知られなければならず、第２に、桁溢れの方
向（正か負のいずれか）もまた知られなければならな
い。範囲検査および制限動作の実施時にこのような情報
が得られなければ、ソフトウエアの変数は、実際にそう
あるべき時には制限されないかも知れず、あるいは間違
った制限値に設定されるかも知れない（即ち、下限値に
設定されるべき時に上限値に設定されるか、またはその
反対）。
【０００５】従来のマイクロプロセッサ・システムで
は、ＡＬＵにおける算術演算の実行の結果生じる演算の
桁溢れ条件は、典型的に状態レジスタにおいて条件コー
ドビット（フラッグ）により表示される。現在ある条件
コード・アーキテクチャは、通常は条件コードの繰上げ
ビット（Ｃ−ビット）を設定することにより符号なし演
算桁溢れの表示を行う。このビットは、算術演算がＡＬ
Ｕ内部で繰出し（ｃａｒｒｙ−ｏｕｔ）または借入れ
（ｂｏｒｒｏｗ−ｉｎ）を生じる時は常に設定され、こ
れがそれぞれ正または負の方向に符号なし演算桁溢れを
生じる。しかし、繰上げビットは一般に、専ら符号なし
桁溢れ標識として用いられるものではない。この繰上げ
ビットはまた、ＡＬＵの桁送りおよび回転操作の間にビ
ット・アキュムレータとしても使用される。桁送り操作
は、一般に（２の冪乗による）最適化乗算および除算時
に使用され、そのように使用される時、Ｃ−ビットが常
に符号なし桁溢れ標識ではない（行われる桁送り操作の
種類に依存して）。また、あるデータ・プロセッサはそ
の命令セットにおける符号なし乗算および除算を含み、
これは一般にＣ−ビットを符号なし桁溢れ標識として取
扱わない。
【０００６】符号つき演算桁溢れの表示は、典型的には
条件コードの桁溢れビット（Ｖ−ビット）により行われ
る。このビットは、通常は、算術演算がＡＬＵにおける
２の補数形態では正しく表わすことができない結果を生
じる時に設定される。２の補数が正または負であり得る
ため、符号つき演算桁溢れもまた正または負のいずれか
の方向に起生する。
【０００７】歴史的には、加算、減算および比較の如き
単純な演算では、Ｖ−ビットの状態、および条件コード
の負のビット（Ｎ−ビット）は符号つき桁溢れとその方
向の両方を表わすため使用されてきた。例えば、Ｖ−ビ
ットおよびＮ−ビットが共に論理値１に設定される時、
符号つき桁溢れは正の方向にあると言われ、Ｖ−ビット
が論理値１に設定されＮ−ビットが論理値０に設定さる
時は、符号つき桁溢れは負の方向にあると言われる。こ
こで再び、伝統的な条件コード・アーキテクチャは、桁
送り、乗算および除算のための方向により符号つき桁溢
れを正しく表示するため条件コードを設定することを行
わない。このため、現在の条件コード・アーキテクチャ
は、種々の算術演算に対する桁溢れの起生を表わす時、
系統的に挙動するものではない。
【０００８】範囲検査および制限動作を正しく行うため
には、算術演算により生じる演算桁溢れを一貫して取扱
う条件コード・アーキテクチャが要求される。特定の算
術演算の実施において用いられる正確な演算命令を確認
することは常に可能でも実際的でもない（例えば、桁送
りは２の冪乗による乗算あるいは除算のため用いられ
る）ため、算術演算の実施に用いることができるマイク
ロプロセッサの命令セットにおける全ての命令は、一貫
した方法で必要な演算桁溢れおよび演算桁溢れの方向の
情報を提供しなければならない。このことは、基本的な
算術演算（加算、減算、および論理的桁送りを含む算術
的な桁送り演算）の実施のための命令、ならびに基本的
な算術演算（乗算および除算の如き）シーケンスへ分解
し得る演算を実施する命令に妥当する。
【０００９】以降の記述において、用語「数学的に一貫
した」とは、算術演算を実施可能なマイクロプロセッサ
の命令セットにおける全ての命令を実行する際に、一貫
した方法で演算桁溢れの起生を取扱う条件コードおよび
条件コード・アーキテクチャを指す時使用される。マイ
クロプロセッサがこのような条件コード・アーキテクチ
ャを含まなければ、種々の演算命令の取扱いのため必要
とされる例外的および特殊な場合は範囲検査および制限
シーケンスを複雑かつ長くし、かつ１つの命令フォーマ
ットにおける実現を略々不可能にする。
【００１０】本発明は、改善されたデータ処理装置の提
供を目的とする。本発明の特徴によれば、特許請求の範
囲項１に記載される如きデータ処理装置が提供される。
本発明の別の特徴によれば、特許請求の範囲項９に記載
される如きデータ処理装置が提供される。
【００１１】ある実施態様においては、単一命令範囲の
範囲検査および制限動作が実施可能であるように、一貫
した方法で演算桁溢れを取扱うデータ処理装置を提供す
ることが可能である。望ましい実施態様においては、デ
ータ処理装置により生成されるソフトウエアの変数の数
値について演算して、数値が上限の拘束と下限の拘束と
により確立される予め定めた範囲の受入れ得る値の範囲
内にあることを保証するデータ処理装置が提供される。
別の実施態様においては、数学的に一貫した条件コード
・アーキテクチャを備えたデータ処理装置が提供され
る。この条件コード・アーキテクチャは、データ処理装
置に対する１組の定義された演算命令から選択された各
命令の実行のため一貫した方法で算術論理演算装置にお
いて実施される各算術演算のための状態を許容する。各
算術演算の状態は、算術論理演算装置における算術演算
を実施することができる全てのデータ処理装置命令に対
して、演算桁溢れ（符号なしおよび（または）符号つ
き）の起生の表示を行うように設定されるレジスタ保有
条件コード・フラッグと、演算桁溢れに対する方向とに
より提供される。
【００１２】データ処理装置は、算術論理演算装置にお
いて実施される算術演算により生成されるソフトウエア
の変数の数値についての範囲検査および制限動作を行う
ように構成されることが望ましい。これらの動作は、条
件コード・フラッグの設定に基くことができる。これら
の動作に従って、ソフトウエアの変数の数値は、望まし
くは、（Ａ）この数値が正の保有における演算桁溢れの
起生により生成された時か、あるいはこの数値が上限度
より大きく演算桁溢れの起生を伴わずに生成された時
に、その上限度に制限され、（Ｂ）前記数値が負の方向
における演算桁溢れの起生と共に生成されたか、あるい
は下限度より小さく演算桁溢れの起生を伴わずに生成さ
れた時に、その下限度に制限される。
【００１３】全ての演算命令に対して上記のように演算
桁溢れを一貫して取扱うことにより、最小限のセットの
単一命令の範囲検査および制限動作が可能となるが、こ
れは異なる各算術演算に対する特別な演算シーケンスを
有する必要がないためである。
【００１４】また、符号なしあるいは符号つきの如何を
問わず演算桁溢れの起生と、演算桁溢れの方向の両方を
表示することにより、ソフトウエアの変数の数値を生成
するため実行された特定の符号なしまたは符号つきの演
算命令を予め知っていることは必要でない。本発明の一
実施例については、単なる例示として添付図面に関して
以下に記述する。
【００１５】
【実施例】以降の記述においては、公知の回路および装
置の構造、制御および構成は、容易に理解し得るブロッ
ク図および概略図を用いることにより図面に示される。
【００１６】まず図１において、命令レジスタ１２、命
令デコーダ１４、制御装置１６の動作シーケンス、状態
レジスタ１８、算術論理演算装置（ＡＬＵ）２０、汎用
レジスタ・ファイル２２、バス制御論理回路２４および
メモリー装置２６を含む範囲において従来通りであるマ
イクロプロセッサ構造１０がブロック図形態において示
される。しかし、制御装置１６の動作シーケンス、状態
レジスタ１８およびＡＬＵ２０は、単一命令の範囲検査
および制限動作の実行を可能にする数学的に一貫した条
件コード・アーキテクチャをマイクロプロセッサ１０に
提供するように構成されている。
【００１７】また、図１のブロック図には、上記の構成
要素を結合する種々の信号経路が示される。これらの信
号経路は、内部データ・バス３０、外部アドレス・バス
３２、外部データ・バス３４、および外部制御バス３６
と、幾つかの番号を付した制御およびデータ線を含む。
１本の線として略図的に示した構成要素間の信号経路は
一般に構成要素間の必要な制御およびデータ信号の転送
を許容する多数の経路を含んでいることが理解されよ
う。
【００１８】次に、マイクロプロセッサ１０の個々の構
成要素について述べれば、汎用レジスタ・ファイル２２
は、プログラム・カウンタ、ゼロ資源、スタック・ポイ
ンタ、スタック・フレーム・ポインタ、および他のデー
タ、アドレスおよび指標レジスタの如きマイクロプロセ
ッサにおいて慣例的に用いられる幾つかの特殊な目的の
レジスタを含む。これらレジスタの内容は、線４０に沿
って送られる制御信号を介して制御装置１６の動作シー
ケンスの制御下で、バス制御論理回路２４または内部デ
ータ・バス３０へ送ることができる。同様に、内部デー
タ・バス３０からのデータはまた、汎用レジスタ・ファ
イル２２内部のレジスタへロードことができる。
【００１９】ＡＬＵ２０は、内部データ・バス３０から
１つ以上のオペランド（オペランドＡ、またはオペラン
ドＡおよびＢ）を受取るように構成される。線４２を介
して制御装置１６の動作シーケンスにより提供される制
御信号に応答して、ＡＬＵ２０は、オペランドＡあるい
はオペランドＡおよびＢについて算術および（または）
論理演算を実施して結果Ｃを生じる。記述を簡単にする
目的のため、ＡＬＵ２０は、オペランドＡ、オペランド
Ｂおよび結果Ｃを記憶するための個々のレジスタを含む
如くに示されるが、これらレジスタは汎用レジスタ・フ
ァイル２２に置くことができまた典型的にはこれに置か
れている。状態レジスタ１８は、通常は汎用レジスタ・
ファイル２２に含まれるが、この場合も明瞭にする目的
のため、状態レジスタ１８は汎用レジスタ・ファイル２
２から切り離される如く示される。
【００２０】状態レジスタ１８は、ＡＬＵ２０により実
施される算術および（または）論理演算の状態を提供す
るように設定される条件コード・ビット（フラッグ）を
含む。この条件コードは、線４４に送られる制御信号を
介してＡＬＵ２０により直接セットまたはリセットする
ことができ、あるいは条件コードに対する値は、線５０
を介して制御装置１６の動作シーケンスから受取られる
制御信号に応答して、内部データ・バス３０からロード
されこれに対して駆動されることができる。また、ＡＬ
Ｕ２０および制御装置１６の動作シーケンスは、データ
線４６、４８により条件コードの値をそれぞれ読出す直
接アクセスを行うことを知るべきである。
【００２１】望ましい実施例においては、状態レジスタ
１８は、実際には汎用レジスタ・ファイル２２に含まれ
るが、本文の記述では汎用レジスタ・ファイル２２から
切り離される如くに示される。
【００２２】バス制御論理回路２４の動作もまた、制御
装置１６の動作シーケンスにより制御される。基本的に
は、バス制御論理回路２４は、内部データ・バス３０
と、線５２、５４によりそれぞれ送られる制御信号およ
び確認信号を介して制御装置１６の動作シーケンスによ
り制御される如き、汎用レジスタ・ファイル２２におけ
るレジスタ（あるいは、ＡＬＵ２０における簡単な加算
または減算に続く内部データ・バス３０に入れられる前
記レジスタ内容）の内部に含まれるアドレスにより指定
されるメモリー装置２６内部の記憶場所との間に、デー
タを転送するように機能する。
【００２３】動作中、マイクロプロセッサ１０は、外部
データ・バス３４および内部データ・バス３０により慣
例的方法で制御装置１６の動作シーケンスの制御下でメ
モリー装置２６から機械命令を取出す。この取出された
命令は命令レジスタ１２に格納されて、実行を待機す
る。
【００２４】図２に略図的に示されるように、格納され
た機械命令ワードは、命令コード・フィールド（即ち、
ｏｐコード）６０と、オペランド・フィールド６２とを
含んでいる。命令コード・フィールド６０におけるｏｐ
コードのビット・パターンは、マイクロプロセッサ１０
により行われるべき動作を定義し、命令により用いられ
るアドレス指定モードを定義する。オペランド・フィー
ルド６２は、汎用レジスタ・ファイル２２におけるレジ
スタを識別するデータ、データを記憶するためのアドレ
ス、検索データ、あるいは変化するプログラムの流れ、
およびある場合にはマイクロプロセッサ１０において使
用されるデータそのものを含み得る。大半の機械命令に
対しては、オペランド・フィールド６２が、ソース・オ
ペランド・フィールド６４と宛て先オペランド・フィー
ルド６６として示される部分に細分割される。図２に示
される命令ワード・フォーマットのみが考察されるが、
マイクロプロセッサが一般に図２に示される如き命令ワ
ードの後に別のデータまたはアドレスの変位情報を含む
拡張ワードが続く種々のアドレス指定モードを提供する
ことが認識されよう。
【００２５】命令レジスタに格納された機械命令のフィ
ールドのビット・パターンは、線５６、５８でそれぞれ
送られる制御信号を介して、制御装置１６の動作シーケ
ンスにより制御される如く、命令デコーダ１４によって
復号される。復号された結果は、次に制御装置１６の動
作シーケンスに対する入力として指令される。この復号
された入力に基いて、制御装置１６の動作シーケンス
は、命令レジスタ１２に格納された機械命令を実行する
ため必要なシーケンスで適当な出力制御信号を生成す
る。算術演算または論理演算に対しては、これは典型的
に、（１）復号命令のオペランド・フィールド６２（典
型的には、宛て先オペランド・フィールド６６とソース
・オペランド・フィールド６４によりそれぞれ指定され
る）に基いてＡＬＵ２０に対する適当なオペランドＡま
たはオペランドＡおよびＢを取出し、（２）復号された
命令コード・フィールド６０（ｏｐコード）に従って、
ＡＬＵ２０を制御して出力結果Ｃを生じるのに必要な内
部動作を行い、（３）再び復号命令コード・フィールド
（典型的には宛て先オペランド・フィールド６６により
指定される）に基いてモリー装置２６における記憶場所
または汎用レジスタ・ファイル２２におけるアドレス指
定可能なレジスタに結果Ｃを格納することを含む。
【００２６】当技術において周知のように、制御装置１
６の動作シーケンスは、ハードワイヤド・ランダム・ロ
ジック、プログラム可能ロジック・アレイ、あるいは望
ましくはマイクロプログラムされた動作シーケンサとし
て構成することができる。このようなマイクロプログラ
ムされた動作シーケンサにおいては、出力制御信号の選
択および順序付けは、マイクロエンジン（即ち、マイク
ロシーケンサ）によりマイクロ命令ストア（制御メモリ
ー）から取出されるマイクロ命令により決定される。各
機械命令は次に、命令デコーダ１４により与えられる復
号命令出力に応答して必要な出力制御信号を生じるため
連続的に取出されるマイクロプログラムまたはマイクロ
命令セットとして実行される。
【００２７】あるマイクロプロセッサ用途においては、
値がＡＬＵ２０で行われた算術演算により生成されるソ
フトウエアの変数についての範囲検査および制限動作を
実行することがしばしば望ましい。これは、ソフトウエ
アの変数値が受入れ得る限度を越えないことを保証する
ために必要である。このような範囲検査および制限動作
を正しく実行するためには、マイクロプロセッサ１０
は、算術演算から生じるソフトウエアの変数値がＡＬＵ
２０における演算桁溢れを結果として生じたかどうかに
ついての表示が与えられなければならず、またこの演算
桁溢れの方向（正か負か）もまた知られなければならな
い。
【００２８】現在のマイクロプロセッサの条件コードお
よび条件コード・アーキテクチャが、符号なしおよび符
号つき加算（ＡＤＤ）、減算（ＳＵＢ）、およびこれら
演算の誘導結果である比較（ＣＭＰ）などの諸命令を実
施する基本的機械命令に対してのみ、所要の桁溢れおよ
び桁溢れの方向の表示を行うことが知られている。伝統
的な条件コード・アーキテクチャは、通常、従来のマイ
クロプロセッサにおいて行われる算術演算の種類の状態
を示すためのゼロ即ちｚ−ビット・フラッグ、繰上げビ
ット即ちＣ−ビット、符号つき桁溢れ即ちＶ−ビット・
フラッグ、および負の即ちＮ−ビット・フラッグを含む
状態レジスタを含んでいる。
【００２９】ゼロ即ちＺ−ビット・フラッグは、通常、
生成された数値結果がゼロの値を持たなければ、算術演
算により（ここでは論理値ローを表わすものとする）論
理値「０」にセットされ、この場合、Ｚ−ビット・フラ
ッグは論理値「１」にセットされる（ここでは論理値ハ
イを表わすものとする）。これは、典型的には、生成さ
れた数値結果の全てのビットについてＮＯＲ演算を行う
ことにより行われ、これが数値結果の全てのビットが論
理値０を持つ場合にのみ論理値１を生じる。このＮＯＲ
演算により生じる出力は、算術演算の完了後に状態レジ
スタにおけるＺ−ビット・フラッグに対する値としてラ
ッチされる。
【００３０】繰上げビット即ちＣ−ビット・フラッグ
は、慣例的に符号なし桁溢れを表示するため使用され、
即ち、このビットは、算術演算がＡＬＵ内で繰出しある
いは借入れを生成する時は常にセットされ、これがそれ
ぞれ正または負の方向における符号なし桁溢れを生じ
る。しかし、繰上げビットは、一般に符号なし桁溢れ標
識として専ら使用されない。また、これはＡＬＵ桁送り
および回転操作の間ビット・アキュムレータとして用い
られる。桁送り操作は一般に、（２の冪乗による）最適
化乗算および除算として用いられ、これが使用される
時、Ｃ−ビットは常に有効な符号なし桁溢れ標識ではな
い（行われた桁送り操作の種類に依存する）。また、あ
るデータ・プロセッサは、その命令セットに符号なし乗
算および除算を含み、これは一般に符号なし桁溢れ標識
としてＣ−ビットを取扱わない。
【００３１】符号つき桁溢れの表示は、典型的にはＶ−
ビット・フラッグにより行われる。このビットは、通常
は、算術演算が２の補数形態で適正に表わすことができ
ない結果を生じる時にセットされる。２の補数は正また
は負であり得るため、符号つき桁溢れは正および負の両
方向に生じ得る。歴史的には、加算、減算および比較の
如き簡単な演算の場合は、Ｖ−ビットおよびＮ−ビット
の状態が、符号つき桁溢れとその方向の両方を表示する
ために使用されていた。例えば、Ｖ−ビットおよびＮ−
ビットが共に論理値１にセットされる時は、符号つき桁
溢れは正の方向にあると言われ、またＶ−ビットが論理
値１にセットされＮ−ビットが論理値０にセットされる
時は、符号つき桁溢れは負の方向である言われる。ここ
で再び、伝統的な条件コード・アーキテクチャは、桁送
り、乗算および除算のための方向により符号つき桁溢れ
を正しく示すため条件コードをセットすることはない。
【００３２】上記のことから、伝統的な条件コード・ビ
ットおよび条件コード・アーキテクチャがマイクロプロ
セッサにおける算術演算を実施するため用いられる全て
の機械命令により生じる桁溢れを一貫して取扱わないこ
とが明らかである。その結果、桁溢れの起生および桁溢
れの方向は、伝統的な条件コード・セッティングからは
信頼性を以て決定することができない。
【００３３】本例では、マイクロプロセッサ１０は、算
術演算を実行するため用いられるマイクロプロセッサの
命令セットにおける全ての命令に対して、数学的に一貫
した方法で桁溢れを取扱う条件コード・アーキテクチャ
が提供される。明らかなように、これはマイクロプロセ
ッサ１０における単一命令の範囲検査および制限動作の
実現を可能にする。
【００３４】次に図３において図１のＡＬＵ２０および
状態レジスタ１８の更に詳細なブロック図が示され、こ
れらはマイクロプロセッサ１０に第１の実施例による数
学的に一貫したコードを提供する。このアーキテクチャ
は、状態レジスタ１８におけるＺ′−ビット・フラッグ
７０、Ｃ′−ビット・フラッグ７２、Ｖ′−ビット・フ
ラッグ７４、およびＮ′−ビット・フラッグ７６として
示される条件コードが、符号なしおよび符号つき桁溢れ
と、（２の冪乗による乗算および除算のため一般に用い
られる算術および論理桁送り命令を含む）加算、減算、
乗算および除算を行う全ての機械命令に対する符号つき
桁溢れと、これから構成され得る他の演算命令または算
術演算との起生を正しく表示することを保証する。
【００３５】制御装置１６の動作シーケンスからの線４
２における制御信号は、オペランドＡまたはオペランド
ＡおよびＢについてＡＬＵ２０により行われる算術演算
を選択して、命令レジスタ１２に存在する機械命令の復
号されたｏｐコード６０により指定される如き結果Ｃを
生じる。オペランド値、この結果の値および行われた算
術演算の種類に基いて、状態レジスタ１８における条件
コード・フラッグＺ′、Ｃ′、Ｖ′およびＮ′が、符号
なしおよび符号つき桁溢れの起生および符号つき桁溢れ
の方向を表示するため適当にセットされる。
【００３６】以下において、第１の実施例に対する数学
的に一貫した条件コード・アーキテクチャの構成につい
ては、主として算術演算を行うため用いられる機械命令
の定義されたセットに対する適当な条件コード値を生じ
るＡＬＵ２０内部の機能的論理回路に照らして記述す
る。この特定の論理回路が単に例示であること、および
当業者は同じ機能を達成するための異なる論理的構成を
容易に実現することができることが認識されよう。更
に、選択された算術演算を実行するためＡＬＵ２０の制
御、および機械命令の実行中の条件コード値の適正なゲ
ートおよびラッチ動作において用いられる特定の構造お
よび回路の細部は、当技術において周知であり、本文で
はこれ以上詳細に論述しない。
【００３７】条件コード・ビットＺ′、Ｃ′、Ｖ′およ
びＮ′に対する値は、図３においてはＡＬＵ２０から生
じるものとして示され、これからこれらは状態レジスタ
１８におけるその関連するフラッグをセットするため線
４４に沿って送られる。条件コード・ビットの値を生成
するための論理回路もまたＡＬＵ２０に対して外部に置
くことができ、あるいはまた、ある場合には、条件コー
ド値が制御装置１６の動作シーケンスにハードワイヤド
されたランダム・ロジックにより、あるいは内部のマイ
クロ命令の実行によって決定されセットできることは容
易に理解されよう。条件コード・ビットに対する値は、
ＡＬＵ２０と関連するハードワイヤド・ロジック構成要
素により、また制御装置１６の動作シーケンス内のマイ
クロ命令の実行によって決定され設定されることが望ま
しい。
【００３８】次に図４乃至図１３において、算術演算を
実施するため使用されるマイクロプロセッサ１０の命令
セット内の種々の命令に対する第１の実施例の数学的に
一貫した条件コード・アーキテクチャを構成するための
機能的論理図が示される。第１の実施例では、条件コー
ド・ビットＺ′、Ｃ′、Ｖ′およびＮ′が、符号なしお
よび符号つき加算（ＡＤＤ）および減算（ＳＵＢ）を実
施する命令に関して、伝統的条件コード・ビットＺ、
Ｃ、ＶおよびＮと機能的に対応するように構成された。
しかし、条件コード・ビットＺ′、Ｃ′、Ｖ′および
Ｎ′の設定のための修正が、符号なし乗算（ＭＵＬ
Ｕ）、符号つき乗算（ＭＵＬＳ）、符号なし除算（ＤＩ
ＶＵ）、符号つき除算（ＤＩＶＳ）、算術的左桁送り
（ＡＳＬ）、論理的右桁送り（ＬＳＲ）および算術的右
桁送り（ＡＳＲ）演算を実施する命令に対する桁溢れ条
件の一貫した取扱いを保証することが要求された。マイ
クロプロセッサの命令セットもまた、算術的右桁送り演
算を介して２の冪乗による負の値の除算を行う時、符号
つき除算命令と一貫した演算結果が生成できるようにゼ
ロへの丸めにより算術的右桁送りを行うための別の命令
で増補される。
【００３９】図４は、命令レジスタ１２に格納されたＡ
ＤＤ命令の実行中にＡＬＵ２０が符号なしおよび符号つ
き加算を行う時、を機能的に示している。
【００４０】ＡＤＤ命令は、命令においてフィールド６
４で示されるソース・オペランドをフィールド６６で示
される宛て先オペランドに加算する。制御装置１６の動
作シーケンスが、最初にソース・オペランドをＢレジス
タ１００へ、また宛て先オペランドをＡレジスタ１０２
へ送ることによりＡＤＤ命令を実行し、この両者ともＡ
ＬＵ２０内に配置されている。次いで、ＡＬＵ２０にお
ける標準加算ユニット１０４が選択されて、Ｂレジスタ
１００の内容（加数）をＡレジスタ１０２の内容（被加
数）に加算し、これもＡＬＵ２０に配置されるＣレジス
タ１０６に数値の結果Ｃ（和）を格納する。この付加的
なプロセスの完了と同時に、制御装置１６の動作シーケ
ンスが宛て先オペランド（フィールド６６により指定）
を１０６の内容即ち数値結果Ｃと置換する。以下におい
ては、レジスタ１００、１０２および１０６の各々は、
特にそうでない旨が表示されなければ、ｍビットのデー
タ幅を有するものとする。従って、各レジスタにおける
最下位ビット（ＬＳＢ）は最初のビットとして表示さ
れ、最上位ビット（ＭＳＢ）はｍ番目のビットとして表
示される。
【００４１】条件コードＺ′−ビット・フラッグ７０に
対する値は、ＮＯＲゲート１０８からの出力として周知
の方法で決定され、このゲートはＣレジスタ１０６にお
ける各ビット値（最初の値、、、、（ｍ−１）番目の
値、ｍ番目の値）を入力として有する。その結果、Ｃレ
ジスタ１０６における各ビットが論理値０を有する場合
にのみ状態レジスタ１８に配置されるＺ′−ビット・フ
ラッグ７０が論理値１にセットされ、さもなければ、
Ｚ′−ビット・フラッグ７０は論理値０にセットされ
る。このため、Ｚ′−ビット・フラッグ７０のセッティ
ングは、伝統的条件コードＺ−ビットのセッティングと
正確に対応している。
【００４２】Ｚ′−ビット・フラッグ７０の値を決定す
るためのこの構成は、Ｃレジスタ１０６に数値結果を生
成して格納する望ましい実施例における全ての機械命令
に対して用いられ、これ以上は記述せずあるいは以降の
図面には示さない。類似の構成はＡレジスタ１０２に対
して存在し、これにより、桁送り演算を実施する命令の
実行後にＡレジスタにおける全てのビットが論理値０に
等しい時、Ｚ′−ビット・フラッグ７０が論理値１にセ
ットされる。Ｚ′−ビットの値が陽極条件コード値を決
定するため要求される時は、図面はＺ′−ビット値を
Ｚ′−ビット・フラッグ７０からの出力として得られる
ものとして示すことになる。
【００４３】別の動作において、Ｃ′−ビット・フラッ
グ７２のセッティングは、伝統的Ｃ−ビットのセッティ
ングと正確に対応し、即ち、符号なし桁溢れが検出され
る時にのみＣ′−ビットは値１にセットされ、さもなけ
ればクリヤ（値０にセット）される。定義により、符号
なし桁溢れは、結果Ｃに対して生じるべき理論的値がＣ
レジスタ１０６の許容データ幅（即ち、２m−１）を越
える時は常に起生する。この文脈において用いられる語
句「理論値」とは、算術演算により生じる結果Ｃに対す
る理想値（即ち、数学的に正しい、即ち無限精度値）を
指すことが理解されよう。
【００４４】当業者は、加算中の符号なし桁溢れの起生
が加算ユニット１０４の生じる繰出し（正の方向におけ
る符号なし桁溢れ）と対応することを認識しよう。慣例
におけるように、符号なし桁溢れの検出はオペランド
Ａ、オペランドＢおよび結果ＣのＭＳＢの論理値と、Ａ
ＮＤゲート１１６、１１８、１２０に関するＯＲゲート
１１４の演算に基いている。更に、Ｃ′−ビット・フラ
ッグ７２は、（１）オペランドＡのＭＳＢが１に等し
く、結果ＣのＭＳＢが０に等しいか、あるいは（２）オ
ペランドＢのＭＳＢが１に等しく、結果ＣのＭＳＢが０
に等しいか、あるいは（３）オペランドＡおよびオペラ
ンドＢの両方のＭＳＢが１に等しい時は常に、論理値１
にセットされる。論理ゲート入力における小さな〇記号
を用いる標準的な慣例が、関連する入力信号がゲートに
入る前に反転されることを示すため用いられることに注
意されたい。
【００４５】Ｖ′−ビット・フラッグ７４のセッティン
グもまた、加算に対する伝統的Ｖ−ビットのセッティン
グと正確に対応する、即ち、２の補数の桁溢れ（符号つ
き桁溢れ）が生じる時は常にＶ′−ビットが値１にセッ
トされ、さもなければクリヤされる。定義により、２の
補数の桁溢れは、結果Ｃに対して生じるべき理論値がＣ
レジスタ１０６のデータ幅（ｍビット）において表わす
ことができる最も大きな正の符号つき数（即ち、正の方
向における符号つき桁溢れ）である２(m-1)−１を越え
る時、あるいは結果Ｃの数値が、Ｃレジスタ１０６のデ
ータ幅で表わすことができない負の符号を持つ最も大き
い結果（即ち、負の方向における符号つき桁溢れ）であ
るー２(m-1)より小さい時に常に生じる。伝統的に、加
算に対する２の補数の桁溢れの検出は、オペランドＡ、
オペランドＢおよび結果ＣのＭＳＢの論理値、およびＡ
ＮＤゲート１２６、１２８と関連するＯＲゲート１２４
の演算に基く。従って、Ｖ′−ビット・フラッグ７４
は、（１）オペランドＡおよびＢのＭＳＢが１に等し
く、結果ＣのＭＳＢが値０を持つ（即ち、オペランドＡ
およびＢが負であり、結果Ｃが正となる）か、あるいは
（２）オペランドＡおよびＢのＭＳＢが０に等しく、結
果ＣのＭＳＢが値１を持つ（即ち、オペランドＡおよび
Ｂが正であり、結果Ｃが負となる）時に常に論理値１に
セットされ、このことは加算中２の補数の桁溢れの起生
を示す従来の慣例と一致している。
【００４６】Ｎ′−ビット・フラッグ７６のセッティン
グもまた、加算のための伝統的なＮ−ビットの条件コー
ドのセッティングと一致している。先に述べたように、
Ｎ′−ビット・フラッグ７６は、結果ＣのＭＳＢ（Ｃレ
ジスタ１０６のｍ番目のビット）が値１を有する時は常
に値１にセットされ、さもなければクリヤされる。この
ため、Ｎ′−ビットは、ＡＬＵ２０により行われる加算
により生じる結果Ｃの符号の表示である。
【００４７】簡潔の目的のため、共通の２の補数フォー
マットが符号つき数を表わすための現在仕様の全てにわ
たって用いられてきた。当業者は、異なる符号つき数の
表示、例えば１の補数または符号の大きさを用いるマイ
クロプロセッサに対して本文に述べた実施例を適応させ
るため要求される開示された論理回路に対するこれらの
修正を容易に認識しよう。
【００４８】図５は、命令レジスタ１２に格納されたＳ
ＵＢ命令の実行中にＡＬＵ２０が符号なしおよび符号つ
き減算を行う時、条件コード・ビットをセットするため
の数学的に一貫した条件コード・アーキテクチャの該等
部分を機能的に示している。
【００４９】ＳＵＢ命令は、フィールド６６により示さ
れる宛て先オペランドから、命令におけるフィールド６
４により示されるソース・オペランドを差引く。制御装
置１６の動作シーケンスは、最初にソース・オペランド
をＢレジスタ１００へ、また宛て先オペランドをＡレジ
スタ１０２へ送ることによりＳＵＢ命令を実行する。次
いで、ＡＬＵ２０における標準減算ユニット１４０が選
択されて、Ａレジスタ１０２の内容（被減数）からＢレ
ジスタ１００の内容（減数）を差引き、数値結果Ｃ
（差）をＣレジスタ１０６に格納する。差引きプロセス
の完了と同時に、制御装置１６の動作シーケンスが宛て
先オペランド（フィールド６６により指定される）をＣ
レジスタ１０６の内容、即ち数値結果Ｃで置換する。
【００５０】減算においては、Ｃ′−ビット・フラッグ
７２のセッティングは、伝統的Ｃ−ビットのセッティン
グと再び正確に対応し、即ち、負の方向における符号な
し桁溢れが検出される時にのみＣ′−ビットが値１にセ
ットされ、さもなければクリヤ（論理値０にセット）さ
れる。定義により、負の方向における符号なし桁溢れ
（時に、下位桁溢れ（ｕｎｄｅｒｆｌｏｗ）と呼ぶ）
は、結果Ｃに対して生じるべき理論値がゼロより小さい
（即ち、オペランドＢの値がオペランドＡより大きい場
合における如き負である）ために符号なし数として表わ
すことができない時は常に起生する。当業者は、減算中
の負の符号なし桁溢れの起生が加算ユニット１０４が要
求する借入れと対応することを認識しよう。加算におけ
る如く、減算に対する符号なし桁溢れの検出は、オペラ
ンドＡ、オペランドＢおよび結果ＣのＭＳＢの論理値、
およびＡＮＤゲート１３４、１３６、１３８と関連する
ＯＲゲート１３２の演算に基いている。従って、Ｃ′−
ビット・フラッグ７２は、（１）オペランドＡのＭＳＢ
が０に等しく、結果ＣのＭＳＢが１に等しいか、あるい
は（２）オペランドＡのＭＳＢが０に等しく、オペラン
ドＢのＭＳＢが１に等しいか、あるいは（３）オペラン
ドＢと結果Ｃの両方のＭＳＢが１に等しい時は常に論理
値１にセットされる。
【００５１】Ｖ′−ビット・フラッグ７４のセッティン
グもまた、減算に対する伝統的Ｖ−ビットのセッティン
グと対応し、即ち、２の補数の桁溢れ（符号つき桁溢
れ）が生じる時は常にＶ′−ビットが値１にセットさ
れ、さもなければクリヤされる。伝統的に、減算に対す
る２の補数の桁溢れ（符号つき桁溢れ）の検出は、ＡＮ
Ｄゲート１４２、１４４と関連してＯＲゲート１４４を
用いて、オペランドＡ、オペランドＢおよび結果ＣのＭ
ＳＢの論理値に基いている。従って、Ｖ′−ビット・フ
ラッグ７４は、（１）オペランドＡのＭＳＢが０に等し
く、オペランドＢおよび結果ＣのＭＳＢが１に等しい
（即ち、オペランドＡが正であり、オペランドＢが負で
あり、結果Ｃが負となる）か、あるいは（２）オペラン
ドＡのＭＳＢが１に等しく、オペランドＢおよび結果Ｃ
のＭＳＢが０に等しい（即ち、オペランドＡが負であ
り、オペランドが正であり、結果Ｃが正となる）時は常
に論理値１にセットされ、このことは減算中２の補数の
桁溢れの起生を示すための従来の慣例と一致している。
【００５２】Ｎ′−ビット・フラッグ７６のセッティン
グもまた、減算に対する伝統的なＮ−ビットのセッティ
ングと一致している。先に述べたように、Ｎ′−ビット
・フラッグ７６は、結果ＣのＭＳＢ（Ｃレジスタ１０６
のｍ番目のビット）が値１を持つ時は常に値１にセット
され、さもなければクリヤされる。その結果、Ｎ′−ビ
ット・フラッグ７６は、減算により生じる結果Ｃの符号
を示す。
【００５３】先に述べたように、この第１の実施例にお
いては、加算、減算（およびこれらの演算の誘導結果で
ある比較の如き命令）に対する条件コード・ビット
Ｚ′、Ｃ′、Ｖ′およびＮ′のセッティングが、これら
演算に対する伝統的な伝統的条件コード・ビットＺ、
Ｃ、ＶおよびＮのセッティングと正確に対応させられ
た。これは、この第１の実施例の数学的に一貫した条件
コード・アーキテクチャが、比較および条件つき分岐命
令に対する伝統的な条件コードのセッティングを利用す
る現在のマイクロプロセッサのソフトウエアおよびプロ
グラミングの慣例と対比し得るように、従来の目的のた
め行われた。
【００５４】従って、符号なし加算および減算に対し
て、Ｃ′−ビット・フラッグ７２は、それぞれ繰出しが
正の方向における桁溢れを生じ借入れが負の方向におけ
る桁溢れ（下位桁溢れ）を生じる時は常に論理値１にセ
ットされる。その結果、Ｃ′−ビット・フラッグ７２
は、桁溢れの方向を表示することなく符号なし桁溢れの
表示を生じる。
【００５５】符号つき加算および減算に対して、Ｖ′−
ビット・フラッグ７４は、符号つき桁溢れが（正または
負の）生じる時は常に論理値１にセットされ、またＮ′
−ビット・フラッグ７６は、Ｃレジスタ１０６に格納さ
れた結果ＣのＭＳＢの値に等しくセットされる。加算ま
たは減算中（Ｖ′−ビットが論理値１に等しい時）符号
つき桁溢れが生じると、伝統的な条件コードの挙動か
ら、Ｎ′−ビット・フラッグ７６が符号つき桁溢れの方
向を示す、即ち、Ｎ′−ビットは正の桁溢れに対して論
理値１を、また負の桁溢れに対して論理値０を持つこと
になる。その結果、符号つき加算および減算に対して
は、Ｖ′−ビット・フラッグ７４およびＮ′−ビット・
フラッグ７６は、符号つき桁溢れおよび符号つき桁溢れ
の方向の表示を生じる。
【００５６】出願人は、Ｎ′−ビットが前述のようにセ
ットされると、符号つき加算および減算（および比較の
如きそれらの微分演算）に対する結果ＣのＭＳＢの値と
なる如き、Ｎ′−ビットの値が実際にＶ′−ビットの値
および結果の理論的な符号の排他的ＯＲ（ＥＯＲ）を表
わすことを認識した。このコンテキストにおいて用いら
れる語句「理論的符号」とは、算術演算を実行中結果と
して生じるはずの理想的即ち数学的に正しい符号を指
す。従って、発明者たちは、Ｎ′−ビットがＶ′−ビッ
トの値および算術演算により生じる結果の理想的符号の
ＥＯＲにより生じる値に等しくセットされるならば、
Ｎ′−ビットが算術演算に対する符号つき桁溢れの方向
を示すため用い得ることを認識した。以下に述べるよう
に、このような認識は、算術演算を行うＡＤＤおよびＳ
ＵＢ、およびその誘導結果に加えて、全ての機械命令に
対する数学的に一貫した方法で符号つき桁溢れを取扱う
ための基盤を構成する。
【００５７】図６は、ＡＬＵ２０が命令レジスタ１２に
格納されたＭＵＬＵ命令の実行中に符号なし乗算を行う
時、条件コード・ビットをセットする数学的に一貫した
条件コード・アーキテクチャの該当部分を示している。
【００５８】ＭＵＬＵ命令は、符号なしソース・オペラ
ンド（フィールド６４で示す）により符号なし宛て先オ
ペランド（フィールド６６で示す）の符号なし乗算を実
施し、最初にソース・オペランドをＢレジスタ１００
へ、また宛て先オペランドをＡレジスタ１０２へ送るこ
とによって実行される。次にＡＬＵ２０における標準的
な符号なし乗算ユニット１５０が選択されて、Ｂレジス
タ１００の内容（乗数）によりＡレジスタ１０２の内容
（被乗数）を乗じ、数値の結果Ｃ（積）がＣレジスタ１
０６に格納される。乗算プロセスの完了と同時に、制御
装置１６の動作シーケンスは宛て先オペランド（フィー
ルド６６により指定）をＣレジスタ１０６の内容で置換
する。
【００５９】結果Ｃに対して生じる理論値がＣレジスタ
１０６の許容データ幅を越える時、即ち、積に対する理
論値が２m−１を越える（正の桁溢れのみが符号なし乗
算に対して生じ得る）時は常に、、Ｃ′−ビット・フラ
ッグ７２の値は符号なし乗算ユニット１５０により論理
値１にセットされる。Ｃレジスタ１０６のデータ幅が乗
算に対する慣例である２ｍビットまで増加されるものと
すれば、符号なし桁溢れが決して生じることがなく、
Ｃ′−ビット・フラッグ７２が常にクリヤされることが
認識されよう。
【００６０】先に示したように、Ｖ′−ビット・フラッ
グ７４は符号なし乗算に対して常に論理値０にクリヤさ
れるが、これは符号つき桁溢れが符号なし算術演算に対
して不可能であるためである。また、慣例における如
く、Ｎ′−ビット・フラッグ７６は、Ｃレジスタ１０６
に格納された結果Ｃ（積）のＭＳＢの値に等しくセット
される。
【００６１】符号なし乗算に対しては、正の方向におけ
る桁溢れのみが起生し得、この正の符号なし桁溢れが論
理値１を持つＣ′−ビット・フラッグ７２により表示さ
れることに注目されたい。符号なし乗算の場合は、Ｖ′
−ビット・フラッグ７４およびＮ′−ビット・フラッグ
７６のセッティングは関連しないが、これはこれらが符
号つき算術演算に対してのみ適用し得るためである。
【００６２】図７は、命令レジスタ１２に格納されたＭ
ＵＬＳ命令の実行中にＡＬＵ２０が符号つき乗算を行う
時に、条件コード・ビットをセットする数学的に一貫し
た条件コード・アーキテクチャの該当部分を機能的に示
している。
【００６３】ＭＵＬＳ命令は、符号つきソース・オペラ
ンド（フィールド６４で示される）により符号つき宛て
先オペランド（フィールド６６で示される）の符号つき
乗算を行い、最初にソース・オペランドをＢレジスタ１
００へ、また宛て先オペランドをＡレジスタ１０２へ送
ることによって実行される。次いでＡＬＵ２０における
標準的な符号つき乗算ユニット１５２が選択されて、Ｂ
レジスタ１００の内容（乗数）によりＡレジスタ１０２
の内容（被乗数）を乗じ、数値の結果（積）がＣレジス
タ１０６に格納される。乗算プロセスの完了と同時に、
制御装置１６の動作シーケンスが宛て先オペランド（フ
ィールド６６により示される）をＣレジスタ１０６の内
容で置換する。
【００６４】符号つき乗算が行われるため、条件コード
のＣ′−ビット・フラッグ７２が論理値０にセットさ
れ、Ｃ′−ビットのセッティングは符号つき算術演算に
対しては関連しない。
【００６５】符号つき乗算ユニット１５２は、２の補数
桁溢れが生じる時、即ち、生じた積の理論値が２(m-1)
−１を越えるか、あるいは−２(m-1)より小さい時は常
に、Ｖ′−ビット・フラッグ７４を論理値１にセットす
る。Ｃレジスタのデータ幅が乗算の慣例である２ｍビッ
トまで増加されるとすれば、符号つき桁溢れが生じて
Ｖ′−ビット・フラッグ７４は常にクリヤされることが
認識されよう。
【００６６】符号つき乗算に対するＮ′−ビットのセッ
ティングが符号つき加算および減算に対するＮ′−ビッ
トのセッティングと一致することを保証するため、Ｎ′
−ビット・フラッグ７６は、入力としてＶ′−ビット値
と、符号つきオペランドＡが符号つきオペランドＢで乗
じられる時に生じる積の理論的符号を表わす線１５６に
おける値とを持つＥＯＲゲート１５４により出力におけ
る値と等しくセットされる。
【００６７】線１５６において生じる理論的符号に対す
る値は、Ｖ′−ビット・フラッグ７４およびＺ′−ビッ
ト・フラッグ７０の論理値と共に、Ａレジスタ１０２に
おけるオペランドＡとＢレジスタ１００におけるオペラ
ンドＢのＭＳＢの値により決定される。ＥＯＲゲート１
５８の出力は、オペランドＡおよびオペランドＢの符号
が等しくない時にのみ論理値１を持ち、これがオペラン
ドＡまたはオペランドＢの一方がゼロに等しい特別な場
合を除いて積の理論的符号の値を表わすことに注目され
たい。ＥＯＲゲート１５８の出力は、オペランドＡおよ
びＢがその各々のレジスタ１０２および１００に入れら
れると直ちにラッチ１６０によりラッチされる。これ
は、乗算の終りにＮ′−ビット・フラッグ７６をセット
するためＥＯＲゲート１５８からの出力の値をセーブす
るために行われる。Ｚ′−ビット・フラッグ７０が論理
値０にセットされる（即ち、結果Ｃがゼロの数値を持た
ない）時は、ＯＲゲート１６４からの出力線１６２が論
理値１を有することになる。その結果、ＥＯＲゲート１
５８からのラッチ出力がＡＮＤゲート１６８を通って送
られて線１５６における理論的符号に対する値となる。
【００６８】オペランドＡおよびＢの一方がゼロであり
他方が負の値を有する（即ち、そのＭＳＢが論理値１に
セットされる）特別な場合に、理論的結果がゼロとな
り、ゼロの結果の理論的符号が慣例的に正として定義さ
れる。この場合、ラッチ１６０によりラッチされるＥＯ
Ｒゲート１５８からの出力は論理値１となり、これは線
１５６における理論的符号に対する正しい値を提供する
ものではない。Ｃレジスタ１０６における結果Ｃが桁溢
れの結果ではないゼロの値を持つ（即ち、Ｖ′−ビット
がクリヤされてＺ′−ビットが論理値１にセットされ
る）時、ＯＲゲート１６４の出力線１６２は論理値０を
持ち、これがＥＯＲゲート１５８のラッチ出力が線１５
６に達することを阻止する。その代わり、線１５６にお
ける理論的符号の値が正しい論理値０を与えられること
になる。Ｃレジスタ１０６における結果Ｃが値ゼロを持
つがこれが桁溢れにより生じた（即ち、Ｚ′−ビットお
よびＶ′−ビットの両方が論理値１を持つ）ならば、Ｏ
Ｒゲート１６４の出力線１６２は論理値１を持つことに
なり、その結果ラッチ１６０からの値をＡＮＤゲート１
６８に通すことができることに注目されたい。
【００６９】図８は、命令レジスタ１２に格納されたＤ
ＩＶＵ命令の実行中にＡＬＵ２０が符号なし除算を行う
時、条件コード・ビットをセットするための数学的に一
貫した条件コード・アーキテクチャの該当部分を機能的
に示している。
【００７０】このＤＩＶＵ命令は、符号なしソース・オ
ペランド（フィールド６４により示される）により符号
なし宛て先オペランド（フィールド６６による示され
る）を除し、最初にソース・オペランドをＢレジスタ１
００へ、また宛て先オペランドをＡレジスタ１０２へ送
ることによって実行される。次いでＡＬＵ２０における
標準的な符号なし除算ユニット１７０が選択されて、Ｂ
レジスタ１００の内容（除数）によりＡレジスタ１０２
の内容（被除数）を除し、数値結果Ｃ（商）がＣレジス
タ１０６に格納される。この除算プロセスの完了と同時
に、制御装置１６の動作シーケンスが宛て先オペランド
（フィールド６６により示される）をＣレジスタ１０６
の内容で置換する。
【００７１】図８に示されるように、Ｃ′−ビット・フ
ラッグ７２、Ｖ′−ビット・フラッグ７４、およびＮ′
−ビット・フラッグ７６の値は、Ｃレジスタ１０６に入
れられる商を生じる時に符号なし除算ユニット１７０が
符号なし桁溢れを検出する時は常にＣ′−ビット・フラ
ッグ７２が論理値１にセットされることを除いて、これ
らが符号なし乗算命令ＭＵＬＵ（図６参照）に対して生
じたのと正確に同じ方法で生成される。符号なし除算に
対して、符号なし桁溢れは正の方向にのみあり得、また
Ｂレジスタ１００における除数が２進値ゼロを持つ時に
生じることが認識されよう。
【００７２】図９は、命令レジスタ１２に格納されたＤ
ＩＶＳ命令の実行中にＡＬＵ２０が符号つき除算を行う
時、条件コード・ビットをセットするための数学的に一
貫した条件コード・アーキテクチャの該当部分を機能的
に示している。
【００７３】このＤＩＶＳ命令は、符号つきソース・オ
ペランド（フィールド６４により示される）により符号
つき宛て先オペランド（フィールド６６により示され
る）を除し、最初にソース・オペランドをＢレジスタ１
００へ、また宛て先オペランドをＡレジスタ１０２へ送
ることによって実行される。次いでＡＬＵ２０における
標準的な符号つき除算ユニット１７２が選択されて、Ｂ
レジスタ１００の内容（除数）によりＡレジスタ１０２
の内容（被除数）を除し、数値結果Ｃ（商）がＣレジス
タ１０６に格納される。この除算プロセスの完了と同時
に、制御装置１６の動作シーケンスが宛て先オペランド
（フィールド６６により示される）をＣレジスタ１０６
の内容で置換する。
【００７４】図９に示されるように、Ｃ′−ビット・フ
ラッグ７２、Ｖ′−ビット・フラッグ７４およびＮ′−
ビット・フラッグ７６に対する値は、符号つき除算ユニ
ット１７２がＣレジスタに入れられるべき商を生じる際
に符号つき桁溢れを検出する時は常に、Ｖ′−ビット・
フラッグ７４が論理値１にセットされることを除いて、
符号つき乗算命令ＭＵＬＳ（図７参照）に対して生じた
と正確に同じ方法で生成される。従って、図９に示され
る論理ゲートは全て、図７に示されたものとちょうど同
じ方法で同じ参照番号と機能を有する。
【００７５】図１０は、ＡＳＬ命令の実行中ＡＬＵ２０
が２の冪乗による符号なしおよび符号つき乗算を行う時
に、条件コード・ビットをセットするための数学的に一
貫した条件コード・アーキテクチャの該当部分を機能的
に示している。
【００７６】このＡＳＬ命令は、ソース・オペランド
（フィールド６４により示される）により与えられる桁
送りカウントとして指定される２の冪乗である乗数によ
り宛て先オペランド（フィールド６６により示される）
を乗じる。このＡＳＬ命令は、最初にソース・オペラン
ドをＢレジスタ１００へ、また宛て先オペランドをＡレ
ジスタ１０２へ送ることによって実行される。次いでＡ
レジスタ１０２におけるオペランドＡの内容は、ゼロを
Ａレジスタ１０２における空のＬＳＢ位置へ桁送りしな
がら、Ｂレジスタ１００に保持されたオペランドＢによ
り与えられるビット位置数だけ左方へ桁送りされる。各
左方桁送りはＡレジスタ１０２の内容を２で乗じ、この
操作は２の冪乗による符号なしおよび符号つき数の乗算
をエミュレートするため用いられる。桁送り操作が完了
した後、制御装置１６の動作シーケンスが宛て先オペラ
ンド（フィールド６６による示される）をＡレジスタ１
０２の内容で置換する。
【００７７】これまで、ＡＳＬ命令中にＡレジスタ１０
２から繰出された最も後のＭＳＢが伝統的なＣ−ビット
の条件コードに対する値として保持されていた。多重ビ
ット桁送りにより、桁溢れの起生後に、即ち、論理値１
が既にＡレジスタ１０２のＭＳＢ位置から繰出された後
に、Ｃ−ビットがクリヤされることが可能である。その
結果、ＡＳＬ命令が２の冪乗による符号なし乗算のため
用いられる時、伝統的なＣ−ビットは符号なし桁溢れに
対する信頼し得る表示を提供することがない。
【００７８】第１の実施例の条件コード・アーキテクチ
ャは、論理値１がＡレジスタ１０２のＭＳＢ位置から桁
送りされるならば、Ｃ′−ビット・フラッグ７２を論理
値１にセットして符号なしの正の桁溢れの起生を表示す
る。ラッチ１７４は最初クリヤされ、次いでＯＲゲート
１７６の出力をオペランドＡの各左方桁送りによりラッ
チする。Ａレジスタ１０２のＭＳＢおよびラッチ１７４
の出力が共にＯＲゲート１７６に対する入力として働く
ため、論理値１がＡレジスタ１０２のＭＳＢ位置から繰
出されるならば、Ｃ′−ビット・フラッグ７２がその時
論理値１にセットされることが理解されよう。ラッチ１
７４が最初クリヤされるため、オペランドＢにより与え
られる桁送りカウントがゼロ（即ち、１による乗算）で
ある時にＣ′−ビットが適当にクリヤされることにな
る。
【００７９】Ｖ′−ビット・フラッグ７４に対する値
は、ＡＳＬ命令に対する伝統的なＶ−ビットの条件コー
ドと同じ方法で決定される。Ａレジスタ１０２のＭＳＢ
が桁送り操作中に値を変化させ、これが符号つき桁溢れ
の起生を示すならば、Ｖ′−ビット・フラッグ７４が論
理値１にセットされる。ＥＯＲゲート１７８が、ｍ番目
のビット（ＭＳＢ）の値とＡレジスタ１０２の（ｍ−
１）番目のビットとを比較して、ビットが異なる値を持
つ場合にのみ、ＯＲゲート１８２に論理値１を提供す
る。ラッチ１８４は最初クリヤされ、ＯＲゲート１８２
の出力をオペランドＡの各左方桁送りによりラッチす
る。ラッチ１８４の出力がＯＲゲート１８２に対する第
２の入力として働くため、桁送り操作中のＡレジスタ１
０２のＭＳＢにおける変化は、桁送り操作の残りにおい
てＶ′−ビットを論理値１にセットすることになる。
【００８０】一般に、伝統的な条件コードＮ−ビットは
ＡＳＬ演算のためＡレジスタ１０２におけるＭＳＢの値
（即ち、桁送りの生成された結果の明瞭な符号）にセッ
トされる。その結果、符号つき桁溢れの方向は、これが
このようにセットされる時Ｎ−ビット値から信頼性を以
て決定することができない。
【００８１】本実施例においては、Ｎ′−ビット・フラ
ッグ７６の値は、桁送り操作により生じる結果の理論的
符号に対する値によりＶ′−ビット・フラッグ７４の値
のＥＯＲから決定される。これは、Ｎ′−ビット・フラ
ッグ７６が符号つき桁溢れに対する適正な方向を表示す
ることを保証する。ＡＳＬ命令が２の冪乗による乗算を
エミュレートするため、この種の演算命令により生じる
結果の理論的符号は、桁送り操作に先立ちオペランドＡ
と同じ符号を持つことになる。従って、結果の理論的符
号に対する値は、桁送りが生じる前に、オペランドＡの
ＭＳＢをラッチ１８６へラッチすることにより保持され
る。この時、ＥＯＲゲート１８８を用いて、Ｖ′−ビッ
ト・フラッグ７４の値およびラッチ１８６により与えら
れる理論的符号の値とをＥＯＲすることによりＮ′−ビ
ット・フラッグ７６に対する適当な値を生じる。
【００８２】図１１は、ＬＳＲ命令の実行中にＡＬＵ２
０が２の冪乗による符号なし除算を行う時に、条件コー
ド・ビットをセットするための一貫した条件コード・ア
ーキテクチャの該当部分を機能的に示している。
【００８３】ＬＳＲ命令は、ソース・オペランド（フィ
ールド６４により示される）により与えられる桁送りカ
ウントとして指定される２の冪乗である除数により、宛
て先オペランド（フィールド６６により示される）を除
す。ＬＳＲ命令は、最初にソース・オペランドをＢレジ
スタ１００へ、また宛て先オペランドをＡレジスタ１０
２へ送ることによって実行される。次にＡレジスタ１０
２におけるオペランドＡの内容は、Ａレジスタ１０２に
おける空のＭＳＢ位置へゼロを桁送りしながら、Ｂレジ
スタ１００に保持されるオペランドＢにより与えられる
ビット位置数だけ右方へビット単位に桁送りされる。各
右方桁送りは、Ａレジスタ１０２の内容を２で除し、そ
の結果この操作を用いて２の冪乗による符号なし数の除
算をエミュレートする。桁送り操作が完了した後、制御
装置１６の動作シーケンスが、宛て先オペランド（フィ
ールド６６により示される）をＡレジスタ１０２の内容
で置換する。
【００８４】ＬＳＲ命令の実行中において、従来の慣例
は、Ｖ−ビットがクリヤされる間、伝統的なＣ−ビット
の値としてＡレジスタ１０２から繰出された最も後のＬ
ＳＢの値を保持することである。また、慣例における如
く、Ｎ−ビットは、桁送り操作に続いてＡレジスタ１０
２のＭＳＢの値に等しくセットされる。ＬＳＢ命令の実
行中は符号なしまたは符号つき桁溢れのいずれも生じ得
ないため、Ｖ−ビットの条件コードの伝統的なセッティ
ングが符号つき桁溢れが生じなかったことを正しく表示
するが、Ａレジスタ１０２から最後に繰出されたＬＳＢ
が論理値１を持つならば論理値１にセットされ得るた
め、伝統的なＣ−ビットは符号なし桁溢れの起生を不当
に表示し得る。
【００８５】上記の矛盾は、ＬＳＢ命令の実行中に桁送
り操作が一旦完了すると、伝統的なＣ−ビットを論理値
０へ自動的にクリヤするため、制御装置１６の動作シー
ケンスを実現することにより解決することが可能であ
る。このことは、Ａレジスタ１０２から繰出された最後
のＬＳＢの保持（この繰出された最後のＬＳＢに基く除
算の後の繰上げ丸めの如き）が必要である２の冪乗によ
る単純な符号なし除算に加えて、ＬＳＢ命令が他のプロ
グラミング用途を持つため完全には受入れられることが
判らなかった。その結果、Ｃ−ビットは、マイクロプロ
セッサの実現された命令セットに関してより有利である
２つの方法のどちらかにセットすることができる。
【００８６】本例においては、条件コードのＣ′−ビッ
ト・フラッグ７２、Ｖ′−ビット・フラッグ７４および
Ｎ′−ビット・フラッグ７６がＬＳＲ命令に対して図１
１に示される如くセットされ、これは伝統的な条件コー
ド・アーキテクチャと一致している。ＬＳＲ命令が用い
られて範囲検査および制限が行われる２の冪乗による除
算を行う時、他の条件コード・フラッグの値を変更する
ことなくＣ′−ビット・フラッグ７２をクリヤする機械
命令が後に続かねばならない。このソフトウエア解決策
は、ＬＳＲ命令が用いられて２の冪乗による単純な除算
を行う時、他の従来のプログラミング機能に対しても用
いることを許しながら、条件コードを正しくセットす
る。
【００８７】図１２は、ＡＳＲ命令の実行中にＡＬＵ２
０が２の冪乗による符号つき除算を行う時、条件コード
・ビットをセットするための条件コード・アーキテクチ
ャの該当部分を機能的に示している。
【００８８】ＡＳＲ命令は、ソース・オペランド（フィ
ールド６４により示される）により与えられる桁送りカ
ウントとして指定される２の冪乗である除数により宛て
先オペランド（フィールド６６により示される）を除
す。ＡＳＲ命令は、最初にソース・オペランドをＢレジ
スタ１００へ、また宛て先オペランドをＡレジスタ１０
２へ送ることによって実行される。次いで、Ａレジスタ
１０２におけるオペランドＡの内容は、Ａレジスタ１０
２のＭＳＢ位置を一定に保持しながら、Ｂレジスタ１０
０に保持されたオペランドＢにより与えられるビット位
置数だけビット単位に右方に桁送りされる。各右方桁送
りは、Ａレジスタ１０２の内容を２で除し、その結果こ
の演算を用いて符号つき数の２の冪乗による除算をエミ
ュレートする。桁送り操作が完了した後、制御装置１６
の動作シーケンスが宛て先オペランド（フィールド６６
により示される）をＡレジスタ１０２の内容で置換す
る。
【００８９】ＡＳＲ命令の実行中に、従来の慣例は、Ｖ
−ビットがクリヤされＮ−ビットがＡレジスタ１０２の
ＭＳＢの値にセットされる間、Ａレジスタ１０２から伝
統的なＣ−ビットの値として繰出された最も後のＬＳＢ
の値（即ち、これもこの命令に対する結果の理論的符号
であるオペランドＡの符号）を保持することである。Ａ
ＳＲ命令の実行中は符号なしあるいは符号つき桁溢れが
いずれも生じ得ないため、Ｖ−ビットおよびＮ−ビット
の条件コードの伝統的なセッティングが符号つき桁溢れ
が生じなかったことを正しく表示するが、ちょうどＬＳ
Ｒ命令（図１１参照）における如く、Ａレジスタ１０２
から繰出された最後のＬＳＢが論理値１であり得るた
め、伝統的なＣ−ビットは符号なし桁溢れの起生を不当
に表示し得る。
【００９０】再び、この矛盾は、ＡＳＲ命令の実行中に
この桁送り操作が一旦完了すると、伝統的なＣ−ビット
を論理値０へ自動的にクリヤするように制御装置１６の
動作シーケンスを実現することにより解決することが可
能である。その結果、Ｃ−ビットはＡレジスタ１０２か
ら繰出されたＬＳＢの値にセットすることができ、論理
値０にセットすることも、あるいは更に以降の図１３の
記述において詳細に述べる如くラッチ１９０の出力値に
基いてセットすることさえできる。ＬＳＲ命令の記述に
際して先に述べたものと同様な理由により、本例におけ
る条件コードのＣ′−ビット・フラッグ７２、Ｖ′−ビ
ット・フラッグ７４およびＮ′−ビット・フラッグ７６
は、ＡＳＲ命令に対する伝統的な条件コード・ビットの
セッティングと一致するようにセットされる。ＬＳＲ命
令におけるように、ＡＳＲ命令が範囲検査および制限動
作を受けることになる２の冪乗での除算を行うため使用
される時は常に、Ｚ′−ビット・フラッグ７０、Ｖ′−
ビット・フラッグ７４およびＮ′−ビット・フラッグ７
６の値を変更することなく、Ｃ′−ビット・フラッグ７
２をクリヤする機械命令が後続し得る。
【００９１】ＡＳＲ命令を用いて負のオペランドＡにつ
いて２の冪乗で除算を行う時、論理値１を持つビットが
Ａレジスタ１０２のＬＳＢ位置から繰出されるならば、
生じる結果はＤＩＶＳ命令を用いることにより生じた商
とは値−１だけ異なることになる。これは、右方の桁送
り操作を介して２の冪乗による除算を行う時、２の補数
形態における負の数が間違った方向に丸められる故であ
る。
【００９２】このような矛盾を正すため、右方の桁送り
演算を介して２の冪乗による負の値の除算を行う時に符
号つき除算命令（ＤＩＶＳ）と一致する数値が生成され
得るように、マイクロプロセッサの命令セットがゼロへ
の丸めによる右桁送り（ＡＳＲ０）を行うための別の命
令で増補された。
【００９３】図１３は、ＡＳＲ０命令の実行中ゼロへ丸
めことにより２の冪乗での符号つき除算を行う時、条件
コード・ビットをセットするための条件コード・アーキ
テクチャの該当部分を機能的に示している。
【００９４】ちょうどＡＳＲ命令におけるように、ＡＳ
Ｒ０命令は、ソース・オペランド（フィールド６４によ
り示される）により与えられる桁送りカウントとして指
定される２の冪乗により、宛て先オペランド（フィール
ド６６により示される）を除算する。このＡＳＲ０命令
は、最初にソース・オペランドをＢレジスタ１００へ、
また宛て先オペランドをＡレジスタ１０２へ送ることに
よって実行される。次いで、Ａレジスタ１０２のＭＳＢ
位置を一定に保持しながら、Ａレジスタ１０２における
オペランドＡの内容がＢレジスタ１００に保持されたオ
ペランドＢにより与えられるビット位置数だけ右方へビ
ット単位に桁送りされる。
【００９５】このプロセスを用いて２の冪乗で負の数を
除す時に生じ得る不当な丸めを補償するため、論理値１
を持つビットが桁送りプロセスの間Ａレジスタ１０２の
ＬＳＢ位置から繰出されるならば、結果が値１だけ増や
される。これは、ＡＬＵ２０における標準加算ユニット
１０４と関連して、ラッチ１９０、ＯＲゲート１９２お
よびＡＮＤゲート１９４の動作により行われる。
【００９６】ラッチ１９０は最初クリヤされて、Ａレジ
スタ１０２におけるオペランドＡの各右桁送り毎にＯＲ
ゲート１９２からの出力をラッチする。Ａレジスタ１０
２におけるＬＳＢの値およびラッチ１９０により保持さ
れるラッチされた値は共に、ＯＲゲート１９２に対する
入力として働く。その結果、論理値１を持つビットがＡ
レジスタ１０２のＬＳＢから繰出されるならば、ラッチ
１９０の出力が桁送り操作の残りにおいて論理値１へセ
ットされる。
【００９７】ラッチ１９０の出力は、２つの入力のＡＮ
Ｄゲート１９４の一方の入力へ与えられ、オペランドＡ
のＭＳＢの値が他方の入力へ与えられる。これは、オペ
ランドＡが負の数を表わす（即ち、ＭＳＢが論理値１に
セットされる）時にのみ、また論理値１を持つビットが
オペランドＡの右桁送りの１つにおいてＡレジスタ１０
２におけるＬＳＢ位置から繰出されるならば、ＡＮＤゲ
ート１９４の出力が論理値１を持つことが認識されよ
う。
【００９８】桁送りプロセスの完了時に、ＡＮＤゲート
１９４の出力は標準加算ユニット１０４の加数入力へ与
えられ、桁送り操作後にオペランドＡが被加数入力へ与
えられる。加算ユニット１０４からの結果として得る和
はＣレジスタ１０６に格納される。この加算が完了した
後、制御装置１６の動作シーケンスが宛て先オペランド
（フィールド６６により示される）をＣレジスタ１０６
の内容、即ち数値結果Ｃで置換する。その結果、オペラ
ンドＡが負の数を表わし、また論理値１を持つビットが
右桁送り操作中Ａレジスタ１０２のＬＳＢ位置から繰出
される特別な場合には、Ａレジスタ１０２で生じる結果
（負の状態を維持する）は１だけ増やされてゼロへの正
しい丸めを達成する。
【００９９】ＡＳＲ０命令が２の冪乗による符号つき除
算を行うため、符号なし桁溢れが生じ得ないためにＣ′
−ビット・フラッグ７２のセッティングはいかなる結果
でもなく、このため、そのセッティングは図１３に示さ
れる如く割当て可能な命令セット（ＩＳＡ）（即ち、プ
ログラミングの観点から受入れ得る如何なる方法におい
て定義される）と見做すことができる。例えば、Ｃ′−
ビット・フラッグ７２は符号なし桁溢れの無発生を正し
く表示するように論理値０に設定することができ、これ
はＡレジスタ１０２から繰出されるＬＳＢの値に基いて
セットすることができ、また論理値１を持つビットがＡ
レジスタ１０２から繰出されたことを表示するりょうに
ラッチ１９０の出力値に基いてセットすることができ、
あるいはマイクロプロセッサのアーキテクチャまたはそ
の実現された命令セットに関して有利であり得る他の方
法でセットすることもできる。
【０１００】ＡＳＲ０命令に対しては、符号つき桁溢れ
が２の冪乗による除算の間は生じないため、Ｖ′−ビッ
ト・フラッグ７４が自動的にクリヤされる（結果は常に
除算されるオペランドより小さいかこれと等しい）。
【０１０１】Ｎ′−ビット・フラッグ７６はＣレジスタ
１０６に格納された結果ＣのＭＳＢに等しくセットさ
れ、これはまた結果の理論的符号をも表わす。
【０１０２】ＡＳＲおよびＡＳＲ０命令（図１２および
図１３参照）における如くＶ′−ビットが自動的に論理
値０にセットされる時、Ｎ′−ビット・フラッグ７６は
単に、Ｖ′−ビットの論理値０で理論的符号値をＥＯＲ
することにより得られる値と等価である、算術演算によ
り生じる結果の理論的符号の値にセットすることができ
ることが理解されよう。
【０１０３】上記の演算命令が先に述べたように用いら
れる時、実現される条件コード・アーキテクチャは、演
算命令のどれかの実行中溢流の起生の表示を行うように
数学的に一貫した方法で取扱されることを保証し、符号
つき演算命令の場合は、符号つき桁溢れの方向（正また
は負のいずれか）の表示もまた行われる。
【０１０４】条件コードのＺ′−ビット・フラッグ７０
は、算術演算の結果がゼロの数値を持つことを表示する
ため論理値１にセットされる。Ｚ′−ビットは先に述べ
たように桁溢れまたは桁溢れの方向を表示するためには
用いられないが、その値は、ゼロによる乗算または除算
（図７および図９参照）の際に結果に対する正しい符号
を表示するようにＮ′−ビット・フラッグ７６をセット
する時に用いられる。
【０１０５】符号なし算術演算を実施する命令の実行
中、即ち、符号なし算術演算により生じる結果がこの結
果を保持するレジスタに対して割付けられたデータ幅に
おける符号なし数値として正しく表わすことができない
時は常に、条件コードのＣ′−ビット・フラッグ７２は
論理値１にセットされて、符号なし桁溢れの起生を表示
する。
【０１０６】符号つき算術演算を実施する命令の実行
中、即ち、符号つき算術演算により生じる結果がこの結
果を保持するレジスタに対して割付けられたデータ幅に
おける符号つき数値により正しく表わすことができない
時は常に、条件コードＶ′−ビット・フラッグ７４は論
理値１にセットされて、符号つき桁溢れの起生を表示す
る。
【０１０７】符号つき算術演算の場合は、条件コード
Ｎ′−ビット・フラッグ７６の値がＶ′−ビット・フラ
ッグ７４の値のＥＯＲからの結果および算術演算により
生じる結果の理論的符号を表わす。
【０１０８】以下に述べるように、Ｖ′−ビット・フラ
ッグ７４はまた、符号つき算術演算により生じるソフト
ウエアの変数の値が１つの範囲検査および制限命令の実
行中は制限されたことを表示するために用いられる。同
様に、Ｖ′−ビット・フラッグ７４は、符号なし算術演
算により生じるソフトウエアの変数の値が範囲検査およ
び制限命令の実行中は制限されたことを表示するために
用いられる。
【０１０９】Ｃ′−ビット・フラッグ７２、Ｖ′−ビッ
ト・フラッグ７４およびＮ′−ビット・フラッグ７６に
対する値がこのように決定される時、先に述べた条件コ
ード・アーキテクチャが、結果として得る条件コードが
数学的に一貫したものであることを保証する。符号なし
桁溢れ（および下位桁溢れ）の起生は、Ｃ′−ビット・
フラッグ７２が論理値１を持つ時に表示される。Ｖ′−
ビット・フラッグ７４およびＮ′−ビット・フラッグ７
６が共に論理値１にセットされる時は、符号つき算術演
算に対する正の方向における桁溢れの起生が表示される
が、Ｖ′−ビット・フラッグ７４が論理値１を持ちかつ
Ｎ′−ビット・フラッグ７６が論理値０を持つ時は、負
の保持における符号つき桁溢れの起生が表示される。
【０１１０】次に図１４乃至図１７において、第１の実
施例に従って決定された条件コードの値を用いる１つの
命令の範囲検査および制限動作を実行する時、制御装置
１６の動作シーケンスにより行われるステップ即ち動作
シーケンスを表わすフロー図が示される。各範囲検査お
よび制限命令に対して要求されるステップのシーケンス
を実施するように制御装置１６の動作シーケンスをマイ
クロプログラミングすることは、マイクロプロセッサ技
術の範囲内に充分に含まれ、従ってこのようなマイクロ
プログラミング（即ち、ハードワイヤリング）について
は本明細書において記述しない。
【０１１１】前記範囲検査および制限命令は、種々の算
術演算により計算されるソフトウエアの変数の数値が予
め定めた受入れ得る値から外れるかかどうかを判定する
ため、また範囲外であることが判るソフトウエアの変数
の数値を予め定めた範囲の適当な上限または下限に制限
するために用いられる。
【０１１２】符号なし算術演算により計算された値を持
つソフトウエアの変数の場合は、上限に対する範囲の検
査および制限のためＬＩＭＨＵ命令が提供され、下限に
対する範囲検査および制限のためＬＩＭＨＵ命令が提供
される。同様に、符号つき算術演算により計算される値
を持つソフトウエアの変数に対しては、それぞれ上限お
よび下限に対する範囲の検査および制限のためＬＩＭＨ
ＳおよびＬＩＭＬＳ命令が提供される。
【０１１３】以降の記述を簡単にするため、上記範囲検
査および制限命令は、符号なしまたは符号つき算術演算
のいずれか一方により生じるその数値ＶＡＲとして示さ
れる汎用ソフトウエア変数へ与えられ、それぞれＵＳお
よびＬＢとして示されるその受入れ得る範囲に対する予
め定めた上下の限度をもつことになる。ソフトウエアの
変数ＶＡＲの数値は、上限値ＵＢおよび下限値ＬＢに対
する予め定めた数値と同じように、マイクロプロセッサ
１０の汎用レジスタ・ファイル２２内のレジスタ内に保
持されるか、あるいはメモリー装置２６の指定されたア
ドレス指定な記憶場所に保持されることが理解されよ
う。
【０１１４】図１４は、命令レジスタ１２に格納された
ＬＩＭＬＵ命令の復号に応答して制御装置１６の動作シ
ーケンスにより行われるステップのシーケンスを示して
いる。このＬＩＭＬＵ命令は、ソフトウエアの変数に割
当てられるアドレス指定可能な記憶場所に格納されるＶ
ＡＲの如きソフトウエアの変数に対する符号なし数値を
計算するため用いられる前記の演算命令の１つの後にソ
フトウエア・プログラムに挿入される。
【０１１５】ＬＩＭＬＵ動作シーケンスは、命令デコー
ダ１４により与えられる復号された命令ｏｐコードに基
いて制御装置１６の動作シーケンスがＬＩＭＬＵ命令が
命令レジスタ１２へロードされたことを判定する時、ス
テップ２００において入る。
【０１１６】ステップ２００から、動作シーケンスは制
御ステップ２０２へ進み、ここでＬＩＭＬＵ命令のフィ
ールド６４の内容により示されるソース・オペランドが
ＡＬＵ２０のＢレジスタ１００へ送られ、フィールド６
６の内容により示される宛て先オペランドがＡＬＵ２０
のＡレジスタ１０２へ送られる。ＬＩＭＬＵ命令に対し
て、宛て先オペランド・フィールド６６は、ソフトウエ
アの変数ＶＡＲに対して計算された数値を含む汎用レジ
スタ・ファイル２２におけるレジスタを指定する。ＬＩ
ＭＬＵ命令により用いられるアドレス指定モードに従っ
て、そのソース・オペランド・フィールド６４が、ＶＡ
Ｒに対して予め定めた下限値ＬＢを含むメモリー装置２
６におけるアドレスを指定し、あるいはまた、ソース・
フィールドが、下限値ＬＢ即ち、下限値ＬＢを表わす即
時データを含む汎用レジスタ・ファイル２２内のレジス
タを指定することができる。その結果、数値ＶＡＲがＡ
レジスタ１０２にオペランドＡとして格納され、数値Ｌ
ＢはＢレジスタ１００にオペランドＢとして格納され
る。
【０１１７】制御ステップ２０２から、動作シーケンス
は判断制御ステップ２０４へ進み、ここで条件コード
Ｃ′−ビットの値（線４８を介して与えられる）がテス
トされてＣ′−ビット・フラッグ７２が論理値１にセッ
トされたかどうかを判定する。Ｃ′−ビットが論理値１
を持つならば、これは、数値ＶＡＲを計算するため用い
られる符号なし算術演算の実行中に符号なし桁溢れが生
じたことを表わす。その結果、オペランドＡとしてその
時格納された数値ＶＡＲは数学的に定義されず、動作シ
ーケンスは制御ステップ２０６へ送られる。反対に、
Ｃ′−ビットが論理値０を持つならば、これは、数値Ｖ
ＡＲの計算のため用いられる符号なし算術演算中に符号
なし桁溢れが生じなかったことを示す。従って、オペラ
ンドＡはＶＡＲに対する有効数値を表わし、動作シーケ
ンスは判断制御ステップ２０８へ進む。
【０１１８】判断ステップ２０８において、オペランド
Ａとして格納されたＶＡＲに対する有効数値が、符号な
し比較演算によりオペランドＢとして格納された下限値
ＬＢに対してテストされる。オペランドＡがオペランド
Ｂより小さければ、ＶＡＲに対する数値は下限値ＬＢよ
り小さく、ソフトウエアの変数ＶＡＲが負の方向に範囲
外にある。その結果、制御シーケンスは制御ステップ２
０６へ送られる。オペランドＡがオペランドＢより小さ
くなければ、ＶＡＲに対する数値はＬＢより小さくな
く、ＶＡＲは負の方向に範囲から外れない。その結果、
動作シーケンスは制御ステップ２１０へ送られる。
【０１１９】制御ステップ２１０において、オペランド
Ａとして格納されるＶＡＲに対する数値は、結果Ｃとし
て格納されるべくＣレジスタ１０６へ送られる。その
時、動作シーケンスは制御ステップ２１８へ進む。
【０１２０】次に、制御ステップ２０６へ戻り、このス
テップは、Ｃ′−ビットが論理値１を持つ時制御ステッ
プ２０４から達するか、あるいはＶＡＲに対する有効値
がその受入れ得る下限値ＬＢより小さい時制御ステップ
２０８から達する。この制御ステップにおいて、ＶＡＲ
に対する下限値ＬＢを含むオペランドＢがＣレジスタ１
０６へ送られて結果Ｃとして格納される。更に、条件コ
ードＣ′−ビット・フラッグ７２がクリヤされ、Ｖ′−
ビット・フラッグ７４が論理値１にセットされ、Ｎ′−
ビット・フラッグ７６は、結果Ｃを含むＣレジスタ１０
６のＭＳＢ位置の値に等しくセットされる。これらの特
定動作を実施するための論理的根拠については、相手の
ＬＩＭＨＵ命令の論議が終った後に、以下において述べ
ることにする。
【０１２１】制御ステップ２０６から、ＬＩＭＬＵ動作
シーケンスは制御ステップ２１２へ進み、ここでＣレジ
スタ１０６に格納された結果Ｃがテストされてこれが２
進値ゼロを持つかどうかを判定する。結果Ｃが２進値ゼ
ロと等しければ、動作シーケンスは制御ステップ２１４
へ送られて、ここでＺ′−ビット・フラッグ７０が論理
値１にセットされる。しかし、結果Ｃが制御ステップ２
１２において２進値ゼロに等しくなければ、動作シーケ
ンスは制御ステップ２１６へ進み、ここでＺ′−ビット
・フラッグ７０は論理値０にセットされる。当業者に
は、制御ステップ２１２、２１４、２１６のシーケンス
により表わされるＺ′−ビット・フラッグ７０のセッテ
ィングが伝統的な慣例に従い、また図４に示されるよう
に、Ｃレジスタ１０６に接続されるＮＯＲゲート１０８
により実際に実施されることが理解されよう。
【０１２２】制御ステップ２１０、２１４、または２１
６から、ＬＩＭＬＵ動作シーケンスは制御ステップ２１
８へ送られる。ここで、Ｃレジスタ１０６における結果
Ｃは、ＬＩＭＬＵ命令の宛て先オペランド・フィールド
６６により指定されるレジスタに格納される。このレジ
スタがソフトウエアの変数ＶＡＲの数値を含むことを想
起されたい。
【０１２３】ステップ２１８から、ＬＩＭＬＵ動作シー
ケンスはステップ２２０へ進み、ここでこのシーケンス
は励起され、制御装置１６の動作シーケンスはこの時、
命令レジスタ１２に格納された次の機械命令に対する必
要な制御ステップを実行する用意がある。
【０１２４】ＬＩＭＬＵ動作シーケンスが制御ステップ
２１０から制御ステップ２１８へ進む時、制御ステップ
２０４および２０８において、ＶＡＲの数値を計算する
時符号なし桁溢れが生じず数値が受入れ得る下限値ＬＢ
より小さくなかったことが判定されたため、ソフトウエ
アの変数ＶＡＲに対する元の数値は単に汎用レジスタ・
ファイル２２におけるＶＡＲへ再び割当てられることが
認識されよう。
【０１２５】ＬＩＭＬＵ動作シーケンスが制御ステップ
２０６により制御ステップ２１８へ進むと、オペランド
Ｂは結果Ｃとして格納され、これが次にＬＩＭＬＵ命令
の宛て先オペランド・フィールド６６により指定される
レジスタに格納される。この動作シーケンスは、汎用レ
ジスタ・ファイル２２におけるソフトウエアの変数ＶＡ
Ｒの元の数値をＶＡＲに対する下限値で置換する。この
ため、ソフトウエアの変数ＶＡＲはその下限値ＬＢに限
定されるが、これはその数値が符号なし桁溢れの起生に
より最初に計算されたか、あるいはＶＡＲの数値がその
受入れ得る下限値ＬＢより小さかったためである。
【０１２６】図１５は、命令レジスタ１２に格納された
ＬＩＭＨＵ命令の復号に応答して、制御装置１６の動作
シーケンスにより行われるステップのシーケンスを示
す。ＬＩＭＬＵ命令と同様に、ＬＩＭＨＵ命令は、ＶＡ
Ｒに割当てられたアドレス指定可能な記憶場所に格納さ
れるソフトウエアの変数ＶＡＲに対する符号なし数値を
計算するため用いられる演算命令後に、ソフトウエア・
プログラムに挿入される。
【０１２７】ＬＩＭＨＵ動作シーケンスにはステップ２
３０において入り、制御ステップ２３２へ進み、ここで
ＬＩＭＨＵ命令のフィールド６４の内容により示される
ソース・オペランドがＡＬＵ２０のＢレジスタ１００へ
送られ、ＬＩＭＨＵ命令のフィールド６６の内容により
示される宛て先オペランドがＡＬＵ２０のＡレジスタ１
０２へ送られる。ＬＩＭＨＵ命令の場合は、宛て先オペ
ランド・フィールド６６が、ソフトウエアの変数ＶＡＲ
に対して計算された数値を含む汎用レジスタ・ファイル
２２におけるレジスタを指定する。ＬＩＭＨＵ命令によ
り用いられるアドレス指定モードに従って、そのソース
・フィールド６４がＶＡＲに対する予め定めた上限値Ｕ
Ｂを含むメモリー装置２６におけるアドレスを指定し、
あるいはソース・フィールドは、上限値ＵＢまたは上限
値ＵＢを表わす即時データを含む汎用レジスタ・ファイ
ル２２内部のレジスタを指定することができる。その結
果、数値ＶＡＲはＡレジスタ１０２にオペランドＡとし
て格納され、ＵＢに対する数値がＢレジスタ１００にオ
ペランドＢとして格納される。
【０１２８】制御ステップ２３２から、動作シーケンス
は判断制御ステップ２３４へ進み、ここで条件コード
Ｃ′−ビットの値がテストされてＣ′−ビット・フラッ
グ７２が論理値１にセットされたかどうかを判定する。
Ｃ′−ビットが論理値１を持つならば、これはＶＡＲに
対する数値の計算のため用いられた符号なし算術演算の
実行中に符号なし桁溢れが生じたことを示す。その結
果、オペランドＡとしてその時格納されたＶＡＲに対す
る数値は数学的には定まらず、動作シーケンスが制御ス
テップ２３６へ送られる。その結果、Ｃ′−ビットが論
理値０を持つならば、これは、ＶＡＲに対する数値の計
算のため用いられた符号なし算術演算中は符号なし桁溢
れが生じなかったことを示す。この場合、オペランドＡ
はＶＡＲに対する有効値を表わし、動作シーケンスは判
断制御ステップ２３８へ送られる。
【０１２９】判断制御ステップ２３８において、オペラ
ンドＡとして格納されたＶＡＲに対する有効値が、符号
なし比較操作によりオペランドＢとして格納された上限
値ＵＢに対する値に対してテストされる。オペランドＡ
がオペランドＢより大きければ、ＶＡＲに対する数値が
正の方向に範囲から外れており、動作シーケンスは制御
ステップ２３６へ送られる。オペランドＡがオペランド
Ｂより大きくなければ、ＶＡＲに対する数値はその受入
れ得る上限値ＵＢより大きくなく、動作シーケンスは制
御ステップ２４０へ送られる。
【０１３０】制御ステップ２４０において、オペランド
Ａとして格納されたＶＡＲに対する数値は、結果Ｃとし
て格納されるようにＣレジスタ１０６へ送られる。次い
で、動作シーケンスは制御ステップ２４８へ送られる。
【０１３１】次に制御ステップ２３６へ戻り、このステ
ップへは、Ｃ′−ビットが論理値１を持つ時判断制御ス
テップ２３４から達し、あるいはＶＡＲに対する数値が
その受入れ得る上限値ＵＢより大きい時に判断制御ステ
ップ２３８から達する。この制御ステップにおいて、Ｖ
ＡＲに対する上限値ＵＢを含むオペランドＢはＣレジス
タ１０６へ送られて、結果Ｃとして格納される。更に、
条件コードＣ′−ビット・フラッグ７２がクリヤされ、
Ｖ′−ビット・フラッグ７４が論理値１にセットされ、
Ｎ′−ビット・フラッグ７６は、結果Ｃを含むＣレジス
タ１０６のＭＳＢ位置の値に等しくセットされる。これ
らの特定操作を行う論理的根拠については、ＬＩＭＨＵ
命令における残りの制御ステップの論議が終るまで遅ら
せることにする。
【０１３２】制御ステップ２３６から、ＬＩＭＨＵ動作
シーケンスは制御ステップ２４２へ進み、ここでＣレジ
スタ１０６に格納された結果Ｃがテストされてこれが２
進値ゼロを持つかどうかを判定する。結果Ｃが２進値ゼ
ロに等しければ、動作シーケンスは制御ステップ２４４
へ進み、ここでＺ′−ビット・フラッグ７０が論理値１
にセットされる。しかし、結果Ｃが２進値ゼロに等しく
なければ、動作シーケンスは制御ステップ２４６へ進
み、ここでＺ′−ビット・フラッグ７０が論理値０にセ
ットされる。ＬＩＭＬＵ命令について先に述べたよう
に、制御ステップのこのシーケンスによるＺ′−ビット
・フラッグ７０のセッティングは、伝統的な慣例による
ものであり、図４に示されるように、Ｃレジスタ１０６
に接続されるＮＯＲゲート１０８によって実際に実施さ
れる。
【０１３３】制御ステップ２４０、２４４または２４６
から、ＬＩＭＨＵ動作シーケンスは制御ステップ２４８
へ送られる。ここで、Ｃレジスタ１０６における結果Ｃ
は、ＬＩＭＨＵ命令の宛て先オペランド・フィールド６
６により指定されるレジスタに格納される。このレジス
タがソフトウエアの変数ＶＡＲの数値を保有することを
想起されたい。
【０１３４】制御ステップ２４８から、ＬＩＭＨＵ動作
シーケンスはステップ２５０へ進み、ここでこのシーケ
ンスが励起され、その時制御装置１６の動作シーケンス
は、命令レジスタ１２に格納された次の機械命令に対す
る必要な制御ステップを実行する用意がある。
【０１３５】ＬＩＭＨＵ動作シーケンスが制御ステップ
２４０から制御ステップ２４８へ進み、制御ステップ２
３４、２３８においてＶＡＲに対する数値の計算時に符
号なし桁溢れが生じず、またこの数値が受入れ得る上限
値ＵＢより大きくなかったことが判定されたため、ソフ
トウエアの変数ＶＡＲに対する元の数値が単に汎用レジ
スタ・ファイル２２においてＶＡＲへ再び割当てられる
ことが認識されよう。
【０１３６】ＬＩＭＨＵ動作シーケンスが制御ステップ
２３６により制御ステップ２４８へ進むと、オペランド
Ｂが結果Ｃとして格納され、これは次に、ＬＩＭＨＵ命
令の宛て先オペランド・フィールド６６により指定され
るレジスタに格納される。この動作シーケンスは、汎用
レジスタ・ファイル２２におけるソフトウエアの変数Ｖ
ＡＲの元の数値をＶＡＲに対する上限値ＵＢで置換す
る。このため、ソフトウエアの変数ＶＡＲはその上限値
ＵＢに限定されるが、これはその数値が符号なし桁溢れ
の起生により最初に計算されたか、あるいはＶＡＲに対
する元の数値がその受入れ得る上限値ＵＢより大きかっ
た故である。
【０１３７】両方の範囲限度を調べるため、ＬＩＭＬＵ
およびＬＩＭＨＵ機械命令がこの場合範囲が検査されお
そらくは制限されるべきソフトウエアの変数の符号なし
数値を計算する演算命令に続いて逐次ソフトウエア・プ
ログラムに入れられる。ＬＩＭＬＵおよびＬＩＭＨＵ命
令が演算命令により生じる条件コードのセッティングに
依存するため、Ｃ′−ビット・フラッグ７２をクリヤす
ることを要求する如き命令を除いて、条件コードのセッ
ティングを変更する他の機械命令を演算命令とＬＩＭＬ
ＵおよびＬＩＭＬＵ命令対の間に介挿することはできな
い（ＬＳＲ命令についての図１１に関する論議参照）。
【０１３８】ＬＩＭＬＵおよびＬＩＭＨＵ命令が１つの
プログラムにおいて用いられる順序もまた、範囲検査さ
れおそらくは制限されるべきソフトウエアの変数の数値
の計算に用いられる演算命令の種類に依存する。これ
は、この第１の実施例の条件コード・アーキテクチャが
Ｃ′−ビット・フラッグ７２をセットして符号なし桁溢
れの起生を表示するが、符号なし桁溢れの方向に関する
情報は得られないという事実によるものである。Ｃ′−
ビット・フラッグ７２がセットされて符号なし桁溢れの
起生を表示するならば、ＬＩＭＬＵ命令は検査されるソ
フトウエアの変数の値を制御ステップ２０４、２０６お
よび２１８を介してその下限値ＬＢに制限する。反対
に、Ｃ′−ビット・フラッグ７２が符号なし桁溢れの起
生を表示するようにセットされるならば、ＬＩＭＨＵ命
令はソフトウエアの変数の値をその上限値ＵＢに制限す
る。従って、範囲検査および制限動作が、減算（ＳＵ
Ｂ）および比較（ＣＭＰ）命令の如き負の方向のみにお
ける符号なし桁溢れを生じることができる演算命令によ
り計算される値を持つソフトウエアの変数について行わ
れる前に、ＬＩＭＬＵ命令が現れるはずである。あるい
はまた、正の方向のみにおける符号なし桁溢れを生じ得
る演算命令、即ち、加算（ＡＤＤ）、符号なし乗算（Ｍ
ＵＬＵ）、符号なし除算（ＤＩＶＵ）および算術的左桁
送り（ＡＳＬ）命令により計算される値を持つソフトウ
エアの変数について範囲検査および制限動作が行われる
時、プログラムにおけるＬＩＭＬＵ命令の前にＬＩＭＨ
Ｕ命令が現れるはずである。
【０１３９】ＬＩＭＬＵおよびＬＩＭＨＵ命令のこのよ
うな順序は、符号なし桁溢れが負の方向において生じる
時にはソフトウエアの変数値が正しくその下限値に限定
され、符号なし桁溢れが負の方向に生じる時はその上限
値に限定されることを保証する。当業者は、ＬＩＭＬＵ
およびＬＩＭＨＵ命令の実行により行われる上下の限度
値と関連する動作が２つの修正された命令にマージする
ことができ、この場合修正命令の一方におけるＬＩＭＨ
Ｕの命令前に、また修正命令の他方においてはその逆に
ＬＩＭＬＵと関連する動作が行われることが認識されよ
う。
【０１４０】ＬＩＭＨＵ動作シーケンスにおける制御ス
テップ２０６において、またＬＩＭＨＵ動作シーケンス
における制御ステップ２３６においては、Ｃ′−ビット
・フラッグ７２が論理値０にセットされることが認識さ
れよう。これは、１つのプログラムにおける前記命令の
最初のものの実行中に検出される符号なし桁溢れが２番
目のものの実行中には検出されないように行われ、これ
により不正な限度値に対してソフトウエアの変数が２回
目に制限されることを阻止する。
【０１４１】また、ＬＩＭＬＵおよびＬＩＭＨＵ動作シ
ーケンスにおける制御ステップ２０６、２３６におい
て、Ｖ′−ビット・フラッグ７４が論理値１にセットさ
れることも認識されよう。Ｖ′−ビット・フラッグ７４
のこのようなセッティングは、検査されるソフトウエア
の変数値が範囲制限されたことの表示を行う。この表示
は、例えば、マイクロプロセッサ１０が制御システム・
アプリケーションにおいて使用される時に制御パラメー
タが範囲外にあるという警報を提供し、あるいは後で検
索するためメモリー装置２６に格納することができるソ
フトウエアの変数についての診断情報を提供するために
使用することもできる。Ｖ′−ビット・フラッグ７４の
このような使用が、Ｖ′−ビットのセッティングが非論
理的である符号なし算術演算と関連させられるため、Ｌ
ＩＭＬＵおよびＬＩＭＨＵ命令により行われる範囲検査
および制限動作と干渉しないことに注目されたい。
【０１４２】また、先に述べたように、Ｎ′−ビット・
フラッグ７６はＬＩＭＬＵおよびＬＩＭＨＵの各動作シ
ーケンスの制御ステップ２０６および２３６における結
果Ｃを含むＣレジスタ１０６のＭＳＢ位置の値と等しい
はずである。このことは、符号なし数値に関わる演算の
ためＮ′−ビット・フラッグ７６の伝統的セッティング
と一致している。
【０１４３】図１６は、命令レジスタ１２に格納される
ＬＩＭＬＳ命令の復号に応答して制御装置１６の動作シ
ーケンスにより行われるステップのシーケンスを示して
いる。このＬＩＭＬＳ命令は、ＶＡＲに割当てられるア
ドレス指定可能な記憶場所に格納されるソフトウエアの
変数ＶＡＲに対する符号つき数値の計算のため用いられ
る演算命令後にソフトウエア・プログラムに挿入され
る。
【０１４４】ＬＩＭＬＳ動作シーケンスにはステップ２
６０において入り、制御ステップ２６２へ進み、ここで
ＬＩＭＬＳ命令のフィールド６４の内容により示される
ソース・オペランドがＡＬＵ２０のＢレジスタ１００へ
送られ、ＬＩＭＬＳ命令のフィールド６６の内容により
示される宛て先オペランドはＡＬＵ２０のＡレジスタ１
０２へ送られる。ＬＩＭＬＳ命令に対しては、宛て先オ
ペランド・フィールド６６が、ソフトウエアの変数ＶＡ
Ｒに対して計算された数値を含む汎用レジスタ・ファイ
ル２２におけるレジスタを指定する。ＬＩＭＬＳ命令に
より用いられるアドレス指定モードに従って、そのソー
ス・オペランド・フィールド６４が、ＶＡＲに対して予
め定めた下限値ＬＢを含むメモリー装置２６におけるア
ドレスを指定し、あるいはまた、このソース・フィール
ドは、下限値ＬＢまたは下限値ＬＢを表わす即時データ
を含む汎用レジスタ・ファイル２２内部のレジスタを指
定することができる。その結果、ＶＡＲの数値はＡレジ
スタ１０２にオペランドＡとして格納され、ＬＢの数値
はＢレジスタ１００にオペランドＢとして格納される。
【０１４５】制御ステップ２６２から、動作シーケンス
は判断制御ステップ２６４へ進み、ここで条件コードの
Ｖ′−ビットおよびＮ′−ビットの値がテストされて、
Ｖ′−ビット・フラッグ７４が論理値１にセットされか
Ｎ′−ビット・フラッグ７６が論理値０にセットされた
かを判定する。Ｖ′−ビットが論理値１を持ちＮ′−ビ
ットが論理値０を持つならば、前の論議から、このこと
がＶＡＲに対する数値の計算のため用いられた符号つき
算術演算の実行中に負の方向における符号つき桁溢れが
生じたことを示すことを想起されたい。その結果、オペ
ランドＡとしてその時格納されているＶＡＲに対する数
値は数学的に定まらず、動作シーケンスは制御ステップ
２６６へ送られる。条件コードのＶ′−ビットおよび
Ｎ′−ビットがこれらの値にセットされなければ、ＶＡ
Ｒに対する数値が計算された時には負の方向における符
号つき桁溢れは生じず、動作シーケンスは判断制御ステ
ップ２６８へ送られる。
【０１４６】判断制御ステップ２６８において、Ｖ′−
ビットの値がテストされて、Ｖ′−ビット・フラッグ７
４が論理値０にセットされたかどうかを判定し、オペラ
ンドＡとして格納されたＶＡＲに対する数値は、符号つ
き比較操作によりオペランドＢとして格納された下限値
ＬＢに対してテストされる。Ｖ′−ビットが論理値０を
持ち、オペランドＡがオペランドＢより小さければ、こ
れは、ＶＡＲに対する数値が計算された時には符号つき
桁溢れが生じなかったが、ＶＡＲが負の方向においては
範囲外にあることを示す。その結果、動作シーケンスは
制御ステップ２６６へ送られる。Ｖ′−ビットが論理値
０に等しくないかあるいはオペランドＡがオペランドＢ
より小さくなければ、動作シーケンスは制御ステップ２
７０へ送られる。
【０１４７】制御ステップ２７０において、オペランド
Ａとして格納されたＶＡＲに対する数値は結果Ｃとして
格納されるべくＣレジスタ１０６へ送られる。次いで、
動作シーケンスは制御ステップ２７８へ送られる。
【０１４８】次に制御ステップ２６６へ戻り、このステ
ップには、負の方向における符号つき桁溢れの起生が検
出された判断制御ステップ２６４から達し、あるいはＶ
ＡＲの数値が（符号つき桁溢れの起生により計算されな
い）有効であるが負の方向では範囲外であることが判っ
た判断制御ステップ２６８から達する。いずれの場合
も、ＶＡＲに対する数値はその受入れ得る下限値ＬＢへ
の制限を必要とし、そのためＶＡＲに対するＬＢ値を含
むオペランドＢがＣレジスタ１０６へ送られて結果Ｃと
して格納される。更に、条件コードＣ′−ビット・フラ
ッグ７２は論理値１にセットされ、Ｖ′−ビット・フラ
ッグ７４は論理値０にクリヤされ、Ｎ′−ビット・フラ
ッグ７６は結果Ｃを含むＣレジスタ１０６のＭＳＢ位置
の値と等しくセットされる。これらの特定動作を実施す
るための論理的根拠については、相手のＬＩＭＨＳ命令
に対する論議の終了後に述べることにする。
【０１４９】制御ステップ２６６から、ＬＩＭＬＳ動作
シーケンスは制御ステップ２７２へ進み、ここでＣレジ
スタ１０６に格納されていた結果Ｃがテストされてこれ
が２進値ゼロを持つかどうか判定する。結果Ｃが２進値
ゼロに等しければ、動作シーケンスは制御ステップ２７
４へ進み、ここでＺ′−ビット・フラッグ７０が論理値
１にセットされる。しかし、結果Ｃが２進値ゼロに等し
くなければ、動作シーケンスは制御ステップ２７６へ進
み、ここでＺ′−ビット・フラッグ７０が論理値０にセ
ットされる。先にＬＩＭＬＵ命令について述べたよう
に、この制御ステップ・シーケンスによるＺ′−ビット
・フラッグ７０のセッティングは、伝統的手法に従うも
のであり、図４に示されるように、Ｃレジスタ１０６と
接続されるＮＯＲゲート１０８によって実際に実行され
る。
【０１５０】制御ステップ２７０、２７４、または２７
６から、ＬＩＭＬＳ動作シーケンスは制御ステップ２７
８へ送られる。ここで、Ｃレジスタ１０６における結果
ＣはＬＩＭＬＳ命令の宛て先オペランド・フィールド６
６により指定されるレジスタに格納される。このレジス
タがソフトウエアの変数ＶＡＲに対する数値を保持する
ことを想起されたい。
【０１５１】制御ステップ２７８から、ＬＩＭＬＳ動作
シーケンスはステップ２８０へ進んでここで励起され、
その時制御装置１６の動作シーケンスの動作シーケンス
は、命令レジスタ１２に格納される次の機械命令に対し
て必要な制御ステップを実行する用意がある。
【０１５２】ＬＩＭＬＳ動作シーケンスが制御ステップ
２７０から制御ステップ２７８へ進むと、制御ステップ
２６４、２６８においてＶＡＲに対する数値の計算中に
符号つき桁溢れが生じなかったこと、およびこの数値が
受入れ得る下限値ＬＢより小さくなかったことが判定さ
れたため、ソフトウエアの変数ＶＡＲに対する元の数値
が単に汎用レジスタ・ファイル２２におけるＶＡＲに再
び割当てされることが認識されよう。
【０１５３】ＬＩＭＬＳ動作シーケンスが制御ステップ
２６６により制御ステップ２７８へ進むと、オペランド
Ｂが結果Ｃとして格納され、これは次にＬＩＭＬＳ命令
の宛て先オペランド・フィールド６６により指定される
レジスタに格納される。この動作シーケンスは、汎用レ
ジスタ・ファイル２２におけるソフトウエアの変数ＶＡ
Ｒの元の数値をＶＡＲに対する下限値ＬＢで置換する。
このため、ソフトウエアの変数ＶＡＲはその下限値ＬＢ
に制限されるが、これはその数値が最初に負の方向にお
ける符号つき桁溢れの起生により計算されたため、ある
いはＶＡＲに対する元の数値が有効であることが判った
がその受入れ得る下限値ＬＢよりも小さくなかった故で
ある。
【０１５４】図１７は、命令レジスタ１２に格納された
ＬＩＭＨＳ命令の復号に応答して、制御装置１６の動作
シーケンスの動作シーケンスにより行われるステップの
シーケンスを示す。ＬＩＭＬＳ命令における如く、ＬＩ
ＭＨＳ命令は、ＶＡＲに割当てられたアドレス指定可能
な記憶場所に格納されるソフトウエアの変数ＶＡＲに対
する符号つき数値の計算に用いられる演算命令後にソフ
トウエア・プログラムに挿入される。
【０１５５】ＬＩＭＨＳ動作シーケンスにはステップ２
９０で入って制御ステップ２９２へ進み、ここでＬＩＭ
ＨＳ命令のフィールド６４の内容により示されるソース
・オペランドがＡＬＵ２０のＢレジスタ１００へ送ら
れ、ＬＩＭＨＳ命令のフィールド６６の内容により示さ
れる宛て先オペランドがＡＬＵ２０のＡレジスタ１０２
へ送られる。ＬＩＭＨＳ命令に対しては、宛て先オペラ
ンド・フィールド６６が、ソフトウエアの変数ＶＡＲに
対して計算された数値を保持する汎用レジスタ・ファイ
ル２２におけるレジスタを指定する。ＬＩＭＨＳ命令に
より用いられるアドレス指定モードに従って、そのソー
ス・フィールド６４がメモリー装置２６におけるアドレ
スかあるいはＶＡＲに対して予め定めた上限値ＵＢを保
持する汎用レジスタ・ファイル２２内部のレジスタのい
ずれか一方を指定することができ、あるいはソース・フ
ィールド６４は、ＶＡＲに対して予め定めた上限値ＵＢ
に対する値を表わす即時データを指定することができ
る。その結果、ＶＡＲの数値はＡレジスタ１０２にオペ
ランドＢとして格納され、ＵＢの数値はＢレジスタ１０
０にオペランドＢとして格納される。
【０１５６】制御ステップ２９２から、動作シーケンス
は判断制御ステップ２９４へ進み、ここで条件コード
Ｖ′−ビットおよびＮ′−ビットの値がテストされて、
Ｖ′−ビット・フラッグ７４が論理値１にセットされた
か、Ｎ′−ビット・フラッグ７６が論理値１にセットさ
れたかを判定する。Ｖ′−ビットが論理値１を持ち、
Ｎ′−ビットが論理値１を持つならば、前の論議から、
このことが、正の方向における符号つき桁溢れがＶＡＲ
に対する数値の計算に用いられた符号つき算術演算の実
行中に生じたことを示すことを想起されたい。その結
果、その時オペランドＡとして格納されていたＶＡＲに
対する数値は数学的に定義されず、動作シーケンスが制
御ステップ２９６へ送られる。条件コードＶ′−ビット
およびＮ′−ビットがこれらの値にセットされなけれ
ば、正の方向における符号つき桁溢れは、ＶＡＲに対す
る数値が計算された時は生じず、動作シーケンスが判断
制御ステップ２９８へ送られる。
【０１５７】判断制御ステップ２９８において、Ｖ′−
ビットの値がテストされてＶ′−ビット・フラッグ７４
が論理値０にセットされたかどうかを判定し、オペラン
ドＡとして格納されたＶＡＲに対する数値は、符号つき
比較桁溢れによりオペランドＢとして格納された上限値
ＵＢに対する値に対してテストされる。Ｖ′−ビットが
論理値０を持ちオペランドＡがオペランドＢより大きけ
れば、これは、ＶＡＲに対する数値が計算された時には
符号つき桁溢れが生じなかったがＶＡＲが正の方向にお
いて範囲外であることを示す。その結果、動作シーケン
スは制御ステップ２９６へ送られる。Ｖ′−ビットが論
理値０に等しくないか、あるいはオペランドＡがオペラ
ンドＢより大きくなければ、動作シーケンスは制御ステ
ップ３００へ送られる。
【０１５８】制御ステップ３００において、オペランド
Ａとして格納されたＶＡＲに対する数値は結果Ｃとして
格納されるべくＣレジスタ１０６へ送られる。次いで、
動作シーケンスは制御ステップ３０８へ送られる。
【０１５９】次に制御ステップ２９６へ戻り、このステ
ップには、正の方向における符号つき桁溢れの起生が検
出された制御ステップ２９４から達するか、あるいはＶ
ＡＲに対する数値が有効であり（符号つき桁溢れの起生
により計算されない）が正の方向には範囲外である（上
限値ＵＢより大きい）ことが判った判断制御ステップ２
９８から達する。いずれの場合も、ＶＡＲに対する数値
はその受入れ得る上限値ＵＢに対する制限を必要とし、
そのためＶＡＲに対する値ＵＢを含むオペランドＢがＣ
レジスタ１０６へ転送されて結果Ｃとして格納される。
更に、条件コードＣ′−ビット・フラッグ７２は論理値
１にセットされ、Ｖ′−ビット・フラッグ７４は論理値
０にクリヤされ、Ｎ′−ビット・フラッグ７６は結果Ｃ
を含むＣレジスタ１０６のＭＳＢ位置の値に等しくセッ
トされる。これらの特定動作を実施するための論理的根
拠については、ＬＩＭＨＳ動作シーケンスにおける残り
の制御ステップの論議が終了するまで延ばすことにす
る。
【０１６０】制御ステップ３０２から、動作シーケンス
は制御ステップ３０２へ進み、ここでＣレジスタ１０６
に格納された結果Ｃがテストされて２進値ゼロを持つか
どうか判定する。結果Ｃが２進値ゼロに等しければ、動
作シーケンスは制御ステップ３０４へ進み、ここでＺ′
−ビット・フラッグ７０が論理値１にセットされる。し
かし、結果Ｃが２進値ゼロに等しくなければ、動作シー
ケンスは制御ステップ３０６へ進み、ここで７０９が論
理値０にセットされる。ＬＩＭＬＵ命令について先に述
べたように、この制御ステップ・シーケンスによるＺ′
−ビット・フラッグ７０のセッティングは伝統的手法に
従うものであり、図４に示されるように、Ｃレジスタ１
０６と接続されるＮＯＲゲート１０８により実際に実行
される。
【０１６１】制御シーケンス３００、３０４または３０
６から、ＬＩＭＨＳ動作シーケンスは制御ステップ３０
８へ送られる。ここで、Ｃレジスタ１０６における結果
Ｃは、ＬＩＭＨＳ命令の宛て先オペランド・フィールド
６６により指定されるレジスタに格納される。このレジ
スタがソフトウエアの変数ＶＡＲに対する数値を保持す
ることを想起されたい。
【０１６２】制御ステップ３０８から、ＬＩＭＨＳ動作
シーケンスはステップ３１０へ進んでここで励起され、
その時制御装置１６の動作シーケンスの動作シーケンス
は、命令レジスタ１２に格納される次の機械命令に対す
る必要な制御ステップを実行する用意がある。
【０１６３】ＬＩＭＨＳ動作シーケンスが制御ステップ
３００から制御ステップ３０８へ進むと、ソフトウエア
の変数ＶＡＲに対する元の数値が単に汎用レジスタ・フ
ァイル２２におけるＶＡＲに再び割当てられるが、これ
は制御ステップ２９４、２９８において、ＶＡＲに対す
る数値を計算中には符号つき桁溢れが生じなかったこ
と、およびこの数値が受入れ得る上限値ＵＢより大きく
なかったことが判定されたためであることが認識されよ
う。
【０１６４】ＬＩＭＨＳ動作シーケンスが制御ステップ
２９６により制御ステップ３０８へ進むと、オペランド
Ｂは結果Ｃとして格納され、このステップはこの時、Ｌ
ＩＭＨＳ命令の宛て先オペランド・フィールド６６によ
り指定されるレジスタに格納される。この動作シーケン
スは、汎用レジスタ・ファイル２２におけるソフトウエ
アの変数ＶＡＲの元の数値をＶＡＲに対する上限値ＵＢ
で置換する。このため、ソフトウエアの変数ＶＡＲはそ
の上限値ＵＢに制限されるが、これはその数値が最初に
正の方向における符号つき桁溢れの起生により計算され
たか、あるいはＶＡＲに対する元の数値が有効であるが
その受入れ得る上限値ＵＢより大きいことが判ったため
である。
【０１６５】範囲の両方の限度を調べるため、この場合
ＬＩＭＬＳおよびＬＩＭＨＳ機械命令は、範囲検査さ
れ、おそらくは制限される範囲であるべきソフトウエア
の変数の符号つき値を計算する演算命令の後に逐次ソフ
トウエア・プログラムに入れられる。ＬＩＭＬＳおよび
ＬＩＭＨＳ命令が演算命令により生じる条件コードのセ
ッティングに依存するため、条件コードのセッティング
を変更する他の機械命令は、演算命令とＬＩＭＬＳおよ
びＬＩＭＨＳ命令の対との間には介挿することはできな
い。
【０１６６】ＬＩＭＬＳおよびＬＩＭＨＳ命令が１つの
プログラムにおいて用いられる順序は、範囲が検査され
おそらくは制限されるべきソフトウエアの変数の数値の
計算に用いられる演算命令の種類には依存しない。これ
は、この第１の実施例の条件コード・アーキテクチャが
符号つき桁溢れの起生を示すようにＶ′−ビット・フラ
ッグ７４をセットし、Ｎ′−ビット・フラッグ７６が符
号なし桁溢れの方向を表示するようにセットされる、即
ち、Ｎ′−ビットが、符号つき桁溢れが正の方向に生じ
る時は論理値１を持ち、また符号つき桁溢れが負の方向
に生じる時は論理値０を持つという事実による。その結
果、ＬＩＭＬＳおよびＬＩＭＨＳ命令がソフトウエア・
プログラムに現れる順序の如何に拘わらず、符号つき桁
溢れが正の方向に生じる時は範囲外の符号つき数値を持
つソフトウエアの変数が正しくその上限値ＵＢに制限さ
れ、また符号つき桁溢れが負の方向に生じる時はその下
限値に制限されることになる。当業者には、動作が行わ
れる順序は重要ではないため、ＬＩＭＬＳおよびＬＩＭ
ＨＳ命令の実行により行われる上下の限度と関連する動
作が１つの命令に組合わされ得ることが認識されよう。
【０１６７】ＬＩＭＬＳ動作シーケンスにおける制御ス
テップ２６６およびＬＩＭＨＳ動作シーケンスにおける
ステップ２９６においては、Ｖ′−ビット・フラッグ７
４が論理値０にセットされることが認識されよう。これ
は、オペランドＢ（上限または下限の）が制御ステップ
２６６または制御ステップ２９６のいずれかにおいて一
旦Ｃレジスタ１０６へ転送されると、制限の動作（オペ
ランドＢをＣレジスタ１０６へ転送する）がその値を受
入れ得る範囲内に置くため、ソフトウエアの変数ＶＡＲ
の数値はもはや桁溢れの状態にはないことを示すために
行われる。
【０１６８】また、ＬＩＭＬＳおよびＬＩＭＨＳ動作シ
ーケンスにおける制御ステップ２６６および２９６にお
いて、Ｃ′−ビット・フラッグ７２が論理値１にセット
されることも認識されよう。Ｃ′−ビット・フラッグ７
２のこのセッティングは、調べられるソフトウエアの変
数の符号つき値が範囲制限されたことの表示を行う。先
に述べたように、この種の表示は、例えば、マイクロプ
ロセッサが制御システム用途において用いられる時は制
御パラメータが範囲外にあることの警報を提供し、ある
いは後の検索のためメモリー装置２６に格納することが
できるソフトウエア変数に関する診断情報を提供するた
めに使用することができる。Ｃ′−ビット・フラッグ７
２のこのような使用は、Ｃ′−ビットのセッティングが
非論理的である符号つき算術演算と関連させらるため、
ＬＩＭＬＳおよびＬＩＭＨＳ命令により行われる範囲検
査および制限動作と干渉しないことに注目されたい。
【０１６９】Ｎ′−ビット・フラッグ７６の値は、ＬＩ
ＭＬＳおよびＬＩＭＨＳ動作シーケンスの各々の制御ス
テップ２６６および２９６における結果Ｃを保有するＣ
レジスタ１０６のＭＳＢ位置の値に等しくセットされ
る。このことは、符号つき数値に関わる演算に対する
Ｎ′−ビット・フラッグ７６の伝統的なセッティングと
一致し、理論的符号および論理値０のＶ′−ビットのＥ
ＯＲとちょうど同じになる。
【０１７０】上記の実施例は、マイクロプロセッサ１０
に対する演算命令の定義されたセットにより行われる全
ての算術演算に対する符号なしおよび符号つき桁溢れの
起生に関する一貫した条件コードのセッティングを提供
する。実現された条件コード・アーキテクチャは、符号
なし桁溢れの起生、および符号つき桁溢れの起生をその
方向と共に表示するように条件コード・フラッグをセッ
トする。条件コードなるのセッティングは、符号なしお
よび符号つきの加算および減算に対する伝統的な手法と
一致させられたが、このため、符号なし桁溢れの方向の
表示は提供されないない。その結果、符号なし算術演算
により生じるその数値を持つソフトウエアの変数につい
て範囲検査および制限動作を行うため用いられる命令の
順序は、実施される符号なし算術演算の種類に依存して
いる。
【０１７１】次に、算術演算の実施中の符号なしおよび
符号つき桁溢れの起生の表示を行うと共に、符号なしお
よび符号つきの両方の桁溢れの方向の表示を行うよう
に、条件コード・フラッグをセットする一貫した条件コ
ード・アーキテクチャを実現する第２の実施例について
記述する。その結果、ソフトウエアの変数について範囲
検査および制限動作を行うため用いられる命令は、第１
の実施例のＬＩＭＬＵおよびＬＩＭＨＵ命令に対して必
要とされた如くソフトウエアの変数の数値を生じるため
用いられる算術演算と関連する特定の順序で実行される
必要がない。
【０１７２】次に図１８には、図１のＡＬＵ２０および
状態レジスタ１８のブロック図が示され、これらは第２
の実施例による数学的に一貫した条件コード・アーキテ
クチャを提供するよう構成されている。この特定のアー
キテクチャは、条件コードが、第１の実施例（図４乃至
図１３に関する論議参照）に対して先に述べた全ての算
術演算に対する符号なしおよび符号つき桁溢れ、および
符号なしおよび符号つき桁溢れの両方の方向表示を行う
ことを保証する。
【０１７３】第１の実施例に対する図３に関する論議は
また、状態レジスタ１８が、Ｚ″−ビット・フラッグ５
００、Ｃ″−ビット・フラッグ５０２、Ｂ″−ビット・
フラッグ５０４、ｐＶ″−ビット・フラッグ５０６、ｎ
Ｖ″−ビット・フラッグ５０８、Ｎ″−ビット・フラッ
グ５１０およびＬ″−ビット・フラッグ５１２として示
される条件コード・フラッグの新しいセットを含むよう
に拡張されることを除いて、図１８に示される第２の実
施例にも適用する。再び、図３における如く、条件コー
ド・ビットに対する値がＡＬＵ２０から始まる如くに示
されるが、先に述べたように、これらの値は、ＡＬＵ２
０に対して外部に配置された回路により、ハードワイヤ
ド・ロジックまたは制御装置１６の動作シーケンス内の
マイクロ命令の実行により、あるいはこれらの技法のど
れかの組合わせによってＡＬＵ２０内部に生成すること
ができる。
【０１７４】この第２の実施例においては、条件コード
・ビットは、ＡＬＵ２０における算術演算の実行中の符
号なしおよび符号つき桁溢れの起生、およびこのような
桁溢れの（正または負の）方向の表示を行うように構成
される。
【０１７５】第１の実施例の伝統的な条件コードＺ−ビ
ットおよびＺ′−ビットにおける如く、２進値ゼロの結
果ＣがＡＬＵ２０における算術演算により生じる時、
Ｚ″−ビットの値は論理値１にセットされ、さもなけれ
ば、Ｚ″−ビットは論理値０にクリヤされる（図４に関
する論議参照）。以下においては、Ｚ″−ビットの値は
Ｚ′−ビットに対して先に述べたと同じように生成さ
れ、従って、その生成のため用いられる特定の回路につ
いては繰返さない。
【０１７６】Ｃ″−ビットは、符号なし算術演算中の正
の方向における符号なし桁溢れの起生の標識である。
Ｃ″−ビットは、ＡＬＵ２０における算術演算が結果を
格納すべきＡＬＵ２０における記憶レジスタのデータ幅
における符号なし数として表わすことができない結果を
生じる時は常に、論理値１にセットされる。前の実施例
における如く、ＡＬＵ２０におけるＡレジスタ１０２、
Ｂレジスタ１００およびＣレジスタ１０６は、そうでな
い旨の記述がない限り、それぞれｍビットのデータ幅を
持つものとする。従って、正の方向における符号なし桁
溢れは、符号なし算術演算により生じる結果の理論的数
値が２m-1の値を越えるならば生じることになる。
【０１７７】Ｂ″−ビットは、符号なし算術演算中の負
の方向における符号なし桁溢れ（時に、下位桁溢れと呼
ばれる）の起生の標識である。このＢ″−ビットは、Ａ
ＬＵ２０における算術演算がその値がゼロより小さい
（即ち、負である）ゆえに符号なし数として表わすこと
ができない結果を生じる時は常に、論理値１にセットさ
れる。例えば、結果が０から１を差引くことにより生成
されたものとすれば、結果は値−１を持つことになり、
これは符号なし数として表わすことができず、従って
Ｂ″−ビットは論理値１にセットされることになる。
【０１７８】ｐＶ″−ビットは、符号つき算術演算中の
正の方向における符号つき桁溢れの起生の標識である。
ｐＶ″−ビットは、ＡＬＵ２０における算術演算が結果
を保持する格納レジスタに対して割付けられたデータ幅
内の正の符号の数として表わすことができない結果を生
じる時は常に論理値１に設定される。ｍビットのデータ
幅を持つ記憶レジスタの場合は、正の符号の桁溢れｐ
Ｖ″−ビットをセットすることなく表わすことができる
最も大きな正の値は２(m-1)−１である（２の補数フォ
ーマットが第１の実施例における如く負の数を表わすた
めに用いられるものと仮定して）。
【０１７９】ｎＶ″−ビットは、符号つき算術演算中の
負の方向における符号つき桁溢れの起生の標識である。
このｎＶ″−ビットは、ＡＬＵ２０における算術演算
が、結果を保持する記憶レジスタに対して割付けられた
データ幅における負の符号つき数として表わすことがで
きない結果を生じる時は常に論理値１にセットされる。
ｍビットのデータ幅を持つ記憶レジスタの場合は、負の
符号つき桁溢れｎＶ″−ビットをセットすることなく表
わすことができる最も大きな負の値はー２(m-1)であ
る。
【０１８０】第２の実施例の場合は、Ｎ″−ビットは、
符号つき算術演算により生じる数値結果の理論的符号の
標識である。このＮ″−ビットは、例え結果の明らかな
符号（ＭＳＢ位置）が結果を保持する記憶レジスタの不
充分なデータ幅により不当に表わされることがある場合
でも、理論的に負の符号を持つはずである結果を生じる
時は常に、論理値１にセットされる。
【０１８１】Ｌ″−ビットは、範囲検査および制限命令
の宛て先オペランド・フィールド６６により示されるソ
フトウエアの変数値が各限度の方向における桁溢れの起
生により、あるいはソフトウエアの変数値がそれぞれ上
限値より大きいか下限値より小さい故に、その予め定め
られた上下の限度に制限されたことの表示である。
【０１８２】次に図１９乃至図２８において、第１の実
施例（図４乃至図１３参照）の記述において用いられた
同じセットの演算命令に対する本発明の第２の実施例の
数学的に一貫した条件コード・アーキテクチャを実現す
るための機能的論理図が示される。以下においては、図
１９乃至図２８に関する論議は、これら演算命令の実行
中のＡＬＵ２０の動作について図４乃至図１３に関する
記述において前に述べたため、種々の演算命令に対する
条件コードのセッティングに限定される。また、図４乃
至図１３および図１９乃至図２８の両セットに共通であ
りかつ同じ機能を行う論理構成要素は同じ番号で示さ
れ、かかる構成要素については図４乃至図１３の前のセ
ットに関して既に論述した場合は、記述は図１９乃至図
２８の論議においては繰返されない。
【０１８３】図１９は、ＡＬＵ２０がＡＤＤ命令の実行
中に符号なしおよび符号つき加算を行う時、条件コード
・ビットをセットするための第２の実施例の条件コード
・アーキテクチャの該当部分を機能的に示している。
Ｚ″−ビット・フラッグ５００は、前の実施例のＺ′−
ビット・フラッグ７０と同じようにセットされ、このた
め、第２の実施例の構成を述べる時ごく簡単に述べるこ
とにする。
【０１８４】符号なし桁溢れの起生を示すため第１の実
施例（図４参照）におけるＣ′−ビット・フラッグ７２
の値をセットするため使用されたＯＲゲート１１４、お
よびＡＮＤゲート１１６、１１８および１２０の組合わ
せはまた、正の方向における符号なし桁溢れのみが符号
なし加算に対して生じ得るため、Ｃ″−ビット・フラッ
グ５０２をセットするため第２の実施例においても用い
られる。
【０１８５】Ｂ″−ビット・フラッグ５０４は、符号な
し加算中には負の方向における符号なし桁溢れ（下位桁
溢れ）が生じ得ないため、論理値０にクリヤされる。第
１の実施例では、ＡＮＤゲート１２６からの出力が論理
値１であったかあるいはＡＮＤゲート１２８からの出力
が論理値１であった時（図４参照）、（正または負のい
ずれかの方向に）符号つき桁溢れの起生を表示するよう
に論理値１にセットされた。本例では、ＡＮＤゲート１
２６からの出力はｎＶ″−ビット・フラッグ５０８をセ
ットするため用いられ、ＡＮＤゲート１２８からの出力
はｐＶ″−ビット・フラッグ５０６をセットするため用
いられる。ｎＶ″−ビットは、オペランドＡおよびオペ
ランドＢの符号（ＭＳＢ）が共に負であり、かつ結果Ｃ
の明らかな符号（ＭＳＢ）が正である時に、負の方向に
おける符号つき桁溢れの起生を示すように論理値１にセ
ットされる。ここで、結果Ｃの符号もまた負であるはず
であるが、符号つき桁溢れの起生により正に変更される
ことが認識されよう。ｐＶ″−ビットは、オペランドＡ
およびオペランドＢの符号（ＭＳＢ）が共に正であり、
かつ結果Ｃの明らかな符号（ＭＳＢ）が負である時、正
の方向における符号つき桁溢れの起生を表わすように論
理値１にセットされる。ここで、結果Ｃの符号もまた正
であるはずであるが、符号つき桁溢れの起生により負に
変更されることが認識されよう。
【０１８６】ＯＲゲート５２６およびＡＮＤゲート５２
０、５２２、５２４の組合わせを用いて、Ｎ″−ビット
・フラッグ５１０の値をセットする。このＮ″−ビット
は、結果の理論的符号が負である時のみ論理値１にセッ
トされ、さもなければ、論理値０へクリヤされる。結果
の理論的符号が、（１）オペランドＡおよび結果Ｃが共
に負である、（２）オペランドＢおよび結果Ｃが共に負
である、あるいは（３）オペランドＡおよびオペランド
Ｂが共に負である時にのみ負になり得るという用途が発
見された。
【０１８７】図２０は、ＳＵＢ命令の実行中にＡＬＵ２
０が符号なしおよび符号つき減算を行う時、条件コード
・ビットをセットするための第２の実施例の条件コード
・アーキテクチャの該当部分を機能的に示している。
【０１８８】符号なし桁溢れの起生を表示する第１の実
施例（図５参照）におけるＣ′−ビット・フラッグ７２
の値をセットするため用いられたＯＲゲート１３２およ
びＡＮＤゲート１３４、１３６、１３８の組合わせはま
た、負の方向における符号なし桁溢れ（下位桁溢れ）の
みが符号なし減算に対して生じ得るため、Ｂ″−ビット
・フラッグ５０４をセットするため第２の実施例におい
ても用いられる。
【０１８９】Ｃ″−ビット・フラッグ５０２は、正の方
向における符号なし桁溢れが符号なし減算中は生じ得な
いため、論理値０にクリヤされる。
【０１９０】第１の実施例においては、ＡＮＤゲート１
４２からの出力が論理値１であるかあるいはＯＲゲート
１４４の出力が論理値１であった時（図５参照）、（正
または負のいずれかの方向における）符号つき桁溢れの
起生を示すため符号つき桁溢れＶ′−ビットが論理値１
にセットされた。本例では、ＡＮＤゲート１４２からの
出力はｎＶ″−ビット・フラッグ５０８のセットのため
用いられ、ＯＲゲート１４４からの出力はｐＶ″−ビッ
ト・フラッグ５０６のセットのために用いられる。ｎ
Ｖ″−ビットは、オペランドＡの符号が負、オペランド
Ｂの符号が正、および結果Ｃが正として現れる時、負の
方向における符号つき桁溢れの起生を示すため論理値１
にセットされる。ここで、結果Ｃの符号もまた負である
はずであるが、符号つき桁溢れの起生により正に変更さ
れることが認識されよう。ｐＶ″−ビットは、オペラン
ドＡの符号が正、オペランドＢの符号が負および結果Ｃ
の符号が負として現れる時、正の方向における符号つき
桁溢れの起生を示すため論理値１にセットされる。ここ
で、結果Ｃの符号は正であるはずであるが、符号つき桁
溢れの起生により負に変更されることが認識されよう。
【０１９１】ＯＲゲート５３６およびＡＮＤゲート５３
０、５３２、５３４の組合わせが、Ｎ″−ビット・フラ
ッグ５１０の値をセットするため用いられる。Ｎ″−ビ
ットは、結果の理論的符号が負である時のみ論理値１に
セットされ、さもなければ、論理値０にクリヤされる。
結果の理論的符号は、（１）オペランドＡおよび結果Ｃ
が共に負である、（２）オペランドＢが正であり結果Ｃ
が負である、または（３）オペランドＡが負でありオペ
ランドＢが正である時にのみ、負であり得るという用途
が発見された。
【０１９２】図２１は、ＡＬＵ２０がＭＵＬＵ命令の実
行中に符号なし乗算を行う時、条件コード・ビットをセ
ットする第２の実施例の条件コード・アーキテクチャの
該当部分を機能的に示している。
【０１９３】ＡＬＵ２０における符号なし乗算ユニット
１５０からの桁溢れ出力は、第２の実施例においては
Ｃ″−ビット・フラッグ５０２のセットのために用いら
れるが、これは正の方向における符号なし桁溢れのみが
符号なし乗算に対して生じ得るためである。再び、第１
の実施例における如く、ＡＬＵ２０におけるＡレジスタ
１０２、Ｂレジスタ１００およびＣレジスタ１０６がそ
れぞれｍビットのデータ幅を持つものと仮定する。
【０１９４】Ｂ″−ビット・フラッグ５０４は、負の方
向における符号なし桁溢れ（下位桁溢れ）が符号なし乗
算中は生じ得ないため、論理値０にクリヤされる。ま
た、符号なし算術演算中は符号つき桁溢れが生じ得ない
ため、正および負の符号つき桁溢れ標識、ｐＶ″−ビッ
ト・フラッグ５０６およびｎＶ″−ビット・フラッグ５
０８は共に論理値０にセットされる。
【０１９５】先に述べたように、ＭＵＬＵ命令が符号な
し算術演算を行うため、Ｎ″−ビット・フラッグ５１０
の値は割当て可能命令セット（ＩＳＡ）であり、このた
め、Ｎ″−ビットのセッティングは非論理的である。例
えば、Ｎ″−ビットは、Ｃレジスタ１０６のＭＳＢの値
に等しくセットすることができ、これは伝統的手法であ
り、全ての符号なし値が定義により正であるため、Ｎ″
−ビットは論理値０にセットされ得、また符号情報は符
号なし算術演算中は生成されず、あるいはＮ″−ビット
はマイクロプロセッサの実現された命令セットに関して
有利である他の方法でセットすることもできる。
【０１９６】図２２は、ＡＬＵ２０がＭＵＬＳ命令の実
行中に符号つき乗算を行う時に、条件コード・ビットを
セットする第２の実施例の条件コード・アーキテクチャ
の該当部分を機能的に示している。
【０１９７】実施中の算術演算が符号つきであるため、
符号なし桁溢れは生じ得ない。その結果、Ｃ″−ビット
・フラッグ５０２およびＢ″−ビット・フラッグ５０４
は共に論理値０にセットされる。
【０１９８】第１の実施例の図７に関する論述から、符
号つき乗算により生じる結果Ｃに対する理論的符号に対
する値が線１５６におけるＡＮＤゲート１６８の出力に
与えられたことを想起されたい。図７において結果Ｃの
理論的符号に対する値を生成するため用いられたＥＯＲ
ゲート１５８、ラッチ１６０またはＯＲゲート１６４お
よびＡＮＤゲート１６８を含む同じ回路は図２２におい
て反復され、ここでは（Ｚ′−ビット・フラッグ７０の
値の代わりに）Ｚ″−ビット・フラッグ５００の値がＯ
Ｒゲート１６４に対する入力（反転）として働く。この
ため、符号つき乗算では、Ｎ″−ビット・フラッグ５１
０の理論的符号がＡＮＤゲート１６８から線１５６に現
れる論理値によりセットされる。
【０１９９】Ｎ″−ビット・フラッグ５１０のセッティ
ングおよび符号つき乗算ユニット１５２からの符号つき
桁溢れ出力は、それぞれ負および正の符号つき桁溢れ標
識であるｎＶ″−ビット・フラッグ５０８およびｐＶ″
−ビット・フラッグ５０６の値をセットするためＡＮＤ
ゲート５５０、５５２により用いられる。ｎＶ″−ビッ
ト・フラッグ５０８は、符号つき桁溢れが生じる時にＡ
ＮＤゲート５５０の出力により論理値１にセットされ、
Ｎ″−ビット・フラッグ５１０は、符号つき桁溢れが負
の方向である（即ち、結果Ｃが負の理論値であった）こ
とを示す論理値１にセットされる。ｐＶ″−ビット・フ
ラッグ５０６は、符号つき桁溢れが生じる時ＡＮＤゲー
ト５５２の出力により論理値１にセットされ、Ｎ″−ビ
ット・フラッグ５１０は、符号つき桁溢れが正の方向で
ある（即ち、結果Ｃの理論値が正であった）ことを示す
論理値０にクリヤされる。
【０２００】図２３は、ＡＬＵ２０がＤＩＶＵ命令の実
行中符号なし除算を行う時、条件コード・ビットをセッ
トする第２の実施例の条件コード・アーキテクチャの該
当部分を機能的に示している。ＡＬＵ２０における符号
なし除算ユニット１７０からの桁溢れ出力は、正の方向
における符号なし桁溢れのみが符号なし除算に対して生
じ得るため、Ｃ″−ビット・フラッグ５０２をセットす
る第２の実施例において用いられる。
【０２０１】Ｂ″−ビット・フラッグ５０４は、負の方
向における符号なし桁溢れ（下位桁溢れ）が符号なし除
算中は生じ得ないため、論理値０にクリヤされる。ま
た、正および負の符号つき桁溢れ標識であるｐＶ″−ビ
ット・フラッグ５０６およびｎＶ″−ビット・フラッグ
５０８は、符号つき桁溢れが符号なし算術演算中は生じ
得ない故に、共に論理値０にセットされる。
【０２０２】先に述べたように、Ｎ″−ビット・フラッ
グ５１０の値は、ＤＩＶＵ命令が符号なし算術演算を行
うため割当て可能な命令セット（ＩＳＡ）であり、この
ため、Ｎ″−ビットのセッティングは非論理的である。
例えば、Ｎ″−ビットはＣレジスタ１０６のＭＳＢの値
に等しくセットすることができ、これは伝統的手法であ
り、Ｎ″−ビットは、全ての符号なし値が定義により正
であり符号情報が符号なし算術演算中は生成されないた
め、論理値０にセットすることができ、あるいはＮ″−
ビットはマイクロプロセッサの実現された命令セットに
関して有利である他の方法でセットすることもできる。
【０２０３】図２４は、ＡＬＵ２０がＤＩＶＳ命令の実
行中に符号つき除算を行う時、条件コード・ビットをセ
ットするための第２の実施例の条件コード・アーキテク
チャの該当部分を機能的に示している。
【０２０４】実施中の算術演算が符号つきであるため、
符号なし桁溢れは起り得ない。その結果、Ｃ″−ビット
・フラッグ５０２およびＢ″−ビット・フラッグ５０４
が共に論理値０にセットされる。
【０２０５】第１の実施例の図９に関する論議から、符
号つき除算により生じる結果Ｃに対する理論的符号に対
する値が線１５６におけるＡＮＤゲート１６８の出力に
与えられたことを想起されたい。結果Ｃに対する理論的
符号に対する値を生成するため図９において使用された
ＥＯＲゲート１５８、ラッチ１６０、ＯＲゲート１６４
およびＡＮＤゲート１６８を含む同じ回路が図２４にお
いても反復され、この時Ｚ″−ビット・フラッグ５００
の値が（Ｚ′−ビット・フラッグ７０の値の代わりに）
ＯＲゲート１６４に対する入力（反転）として働く。こ
のため、符号つき除算では、Ｎ″−ビット・フラッグ５
１０の理論的符号がＡＮＤゲート１６８から線１５６に
現れる論理値によりセットされる。
【０２０６】ｐＶ″−ビット・フラッグ５０６およびｎ
Ｖ″−ビット・フラッグ５０８の値は、符号つき乗算命
令に対して図２２において前に示された同じＡＮＤゲー
ト５５０およびＡＮＤゲート５５２を用いて、Ｎ″−ビ
ット・フラッグ５１０のセッティング、および符号つき
除算ユニット１７２からの符号つき桁溢れ出力により決
定される。ｎＶ″−ビット・フラッグ５０８は、符号つ
き桁溢れが生じる時ＡＮＤゲート５５０の出力により論
理値１にセットされ、Ｎ″−ビット・フラッグ５１０
は、符号つき桁溢れが負の方向にある（即ち、結果Ｃの
理論値が負である）ことを示す論理値１にセットされ
る。ｐＶ″−ビット・フラッグ５０６は、符号つき桁溢
れが生じる時ＡＮＤゲート５５２の出力により論理値１
にセットされ、Ｎ″−ビット・フラッグ５１０は論理値
０にクリヤされ、このことは符号つき桁溢れが正の方向
にある（即ち、結果Ｃの理論値が正であった）ことを示
す。
【０２０７】図２５は、ＡＳＬ命令の実行中、ＡＬＵ２
０が２の冪乗による符号なしおよび符号つき乗算を行う
時、条件コード・ビットをセットする第２の実施例の条
件コード・アーキテクチャの該当部分を機能的に示して
いる。
【０２０８】第１の実施例（図１０参照）における如
く、ラッチ１７４およびＯＲゲート１７６は、論理値１
がＡレジスタ１０２のＭＳＢ位置から繰出されるなら
ば、Ｃ″−ビット・フラッグ５０２をセットするため用
いられ、これにより正の方向における符号なし桁溢れの
起生を表示する。
【０２０９】Ｂ″−ビット・フラッグ５０４は論理値０
にセットされるが、これは算術的左桁送り演算が正の方
向における符号なし桁溢れを生じ得るに過ぎない故であ
る。
【０２１０】Ｎ″−ビット・フラッグ５１０は、桁送り
操作の開始に先立ちＣレジスタ１０６におけるオペラン
ドＡのＭＳＢの値にセットされる。このＭＳＢの値は、
桁送り操作により生じることになる結果の理論的符号を
表わす。
【０２１１】また、ＥＯＲゲート１７８、ＯＲゲート１
８２およびラッチ１８４は、Ａレジスタ１０２のＭＳＢ
が桁送り操作中に値を変更するならば、符号つき桁溢れ
の起生を表示するラッチ１８４からの出力値を生じる第
１の実施例（図１０参照）におけると同じように接続さ
れる。第２の実施例においては、１４８の出力が論理値
１でありかつＮ″−ビット・フラッグ５１０が論理値１
にセットされる時、ＡＮＤゲート５７０がｎＶ″−ビッ
ト・フラッグ５０８フラッグを論理値１にセットして、
負の方向における符号つき桁溢れの起生を表示する。ラ
ッチ１８４の出力が論理値１を持ち、Ｎ″−ビット・フ
ラッグ５１０が論理値０にセットされる時、ｐＶ″−ビ
ット・フラッグ５０６は論理値１にセットされて正の方
向における符号つき桁溢れの起生を表示する。
【０２１２】図２６は、ＡＬＵ２０がＬＳＲ命令の実行
中、２の冪乗による符号なし除算を行う時、条件コード
・ビットをセットする第２の実施例の条件コード・アー
キテクチャの該当部分を機能的に示している。
【０２１３】符号なし桁溢れは、２の冪乗による符号な
し除算中は生じ得ない。その結果、Ｃ″−ビット・フラ
ッグ５０２およびＢ″−ビット・フラッグ５０４の双方
が論理値０にセットされる。同様に、符号つき桁溢れは
符号なし操作中は生じ得ないため、ｐＶ″−ビット・フ
ラッグ５０６およびｎＶ″−ビット・フラッグ５０８は
共に論理値０にセットされる。
【０２１４】図２６に示されるように、符号なし操作か
ら生じる結果が符号ビットを持たないため、Ｎ″−ビッ
ト・フラッグ５１０は割当て可能な命令セットである値
にセットすることができる。例えば、全ての符号なし値
は定義により正であり符号情報は符号なし算術演算中は
生じないため、Ｎ″−ビット・フラッグ５１０は論理値
０にセットされ、これは伝統的手法における如く桁送り
操作が完了した後にＡレジスタ１０２のＭＳＢ位置の値
にセットすることができ、あるいはマイクロプロセッサ
の実現された命令セットに関して有利である他の方法で
セットすることもできる。
【０２１５】図２７は、ＡＬＵ２０がＡＳＲ命令の実行
中に２の冪乗による符号つき除算を行う時、条件コード
・ビットをセットする第２の実施例の条件コード・アー
キテクチャの該当部分を機能的に示している。
【０２１６】符号なしおよび符号つき桁溢れがＡＳＲ命
令の実行中に行われる２の冪乗による符号つき除算中は
生じ得ないため、Ｃ″−ビット・フラッグ５０２、Ｂ″
−ビット・フラッグ５０４、ｐＶ″−ビット・フラッグ
５０６およびｎＶ″−ビット・フラッグ５０８は全て論
理値０にセットされる。これは符号つき演算であるた
め、Ｎ″−ビット・フラッグ５１０は結果の理論的符号
を表わし、これはこの場合Ａレジスタ１０２に格納され
たオペランドＡのＭＳＢの値である。
【０２１７】図２８は、ＡＳＲ０命令の実行中、ＡＬＵ
２０がゼロになるよう丸めにより２の冪乗での符号つき
除算を行う時、条件コード・ビットをセットする第２の
実施例の条件コード・アーキテクチャの該当部分を機能
的に示している（図１３に関する前の論議を参照）。
Ｃ″−ビット・フラッグ５０２、Ｂ″−ビット・フラッ
グ５０４、ｐＶ″−ビット・フラッグ５０６、およびｎ
Ｖ″−ビット・フラッグ５０８は全て論理値０にセット
されるが、これは算術的右桁送り演算での２の冪乗によ
る除算を実施する時ＮＩＨＡ符号なしおよび符号つき桁
溢れが生じ得ない故である。
【０２１８】Ｎ″−ビット・フラッグ５１０はＣレジス
タ１０６のＭＳＢの値にセットされ、これはＡＳＲ０命
令を実行することにより生じる結果Ｃの理論的符号を表
わすＣレジスタ１０６のＭＳＢの値にセットされる。
【０２１９】次に図２９乃至図３２において、第２の実
施例に従って決定される条件コードの値を利用した単一
命令の範囲検査および制限動作を実行する時、制御装置
１６の動作シーケンスの動作シーケンスにより実施され
る制御ステップのシーケンスを示すフロー図が示され
る。
【０２２０】第１の実施例における如く、符号なし算術
演算により計算される値を持つソフトウエアの変数の場
合は、ＬＩＭＨＵ命令が上限値に対して範囲検査および
制限を行い（図１４参照）、ＬＩＭＬＵ命令は下限値に
対して範囲検査および制限を行う（図１５参照）。同様
に、符号つき算術演算により計算される値を持つソフト
ウエアの変数の場合は、ＬＩＭＨＵおよびＬＩＭＬＳ命
令は、ちょうど第１の実施例（図１６および図１７参
照）における如くそれぞれ上限値および下限値に対して
範囲検査および制限を行う。
【０２２１】以降の記述を簡単にするため、第２の実施
例と関連するフロー図における制御ステップ（図２９乃
至図３２に示される）は、プライムを付した番号で示さ
れ、これは第１の実施例（前に図１４乃至図１７に示さ
れる）と関連するフロー図において対比し得る制御ステ
ップの表示に用いたプライムを付さない番号と対応す
る。明細書におけるスペースを残すため、図１４乃至図
１７における対応するプライムを付さない番号で示した
制御ステップにより行われるものと同じ動作を行う図２
９乃至図３２にプライム付き番号を付した制御ステップ
について更に詳細に記述する。
【０２２２】図２９は、第２の実施例に対するＬＩＭＬ
Ｕ命令の復号に応答して制御装置１６の動作シーケンス
の動作シーケンスにより行われるステップ・シーケンス
を示している。ＬＩＭＬＵ動作シーケンスには、命令デ
コーダ１４により与えられる復号された命令ｏｐコード
に基いて、制御装置１６の動作シーケンスがＬＩＭＬＵ
命令が命令レジスタ１２に対してロードされたと判定す
る時、ステップ２００′で入る。
【０２２３】ステップ２００′から、動作シーケンスは
ステップ２０２′へ進み、ここでソフトウエアの変数Ｖ
ＡＲの数値がオペランドＡとしてＡレジスタ１０２に格
納され、ＶＡＲに対する下限値ＬＢの数値はオペランド
ＢとしてＢレジスタ１００に格納される。
【０２２４】ステップ２０２′から、動作シーケンスは
判断制御ステップ２０４′へ進み、ここで条件コードの
Ｂ″−ビットの値がテストされてＢ″−ビット・フラッ
グ５０４が論理値１にセットされたかどうかを判定す
る。Ｂ″−ビットが論理値１を持つならば、これは負の
方向における符号なし桁溢れが、ＶＡＲに対する数値の
計算に用いられた符号なし算術演算の実行中に生じたこ
とを示す。その結果、オペランドＡとしてその時格納さ
れていた数値ＶＡＲは数学的に定義されず、動作シーケ
ンスは制御ステップ２０６′へ送られる。反対に、Ｂ″
−ビットが論理値０を持つならば、これはＶＡＲに対す
る数値の計算に用いられた符号なし算術演算中には負の
符号なし桁溢れが生じなかったことを示し、動作シーケ
ンスは判断制御ステップ２０８′へ送られる。
【０２２５】判断ステップ２０８′において、Ｃ″−ビ
ットの値がテストされて、Ｃ″−ビット・フラッグ５０
２が論理値０にセットされたかどうか判定し、オペラン
ドＡとして格納されたＶＡＲに対する数値は、符号なし
比較操作によりオペランドＢとして格納された下限値Ｌ
Ｂの値に対してテストされる。Ｃ″−ビットが論理値０
を持ち、オペランドＡがオペランドＢより小さければ、
これはＶＡＲに対する数値が計算された時に正の符号な
し桁溢れが生じなかったが、ＶＡＲが負の方向において
範囲外にあることを示す。その結果、動作シーケンスは
制御ステップ２０６′へ送られる。Ｃ″−ビットが論理
値０に等しいか、あるいはオペランドＡがオペランドＢ
より小さくなければ、動作シーケンスは制御ステップ２
１０′へ送られる。
【０２２６】制御ステップ２１０′においては、オペラ
ンドＡとして格納されたＶＡＲに対する数値は結果Ｃと
して格納されるべくＣレジスタ１０６へ送られる。次
に、動作シーケンスは制御ステップ２１８′へ送られ
る。
【０２２７】次に制御ステップ２０６′に戻り、このス
テップには、Ｂ″−ビットが論理値１を持つ時は制御ス
テップ２０４′から達し、あるいはＶＡＲに対する有効
数値がその受入れ得る下限値ＬＢより小さい時は制御ス
テップ２０８′から達する。この制御ステップにおいて
は、オペランドＢはＣレジスタ１０６へ転送され、結果
Ｃとして格納される。条件コードのＣ″−ビット・フラ
ッグ５０２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−
ビット・フラッグ５０６およびｎＶ″−ビット・フラッ
グ５０８は全て論理値０にクリヤされる。更に、条件コ
ードＬ″−ビット・フラッグ５１２は論理値１にセット
され、Ｎ″−ビット・フラッグ５１０は割当て可能な命
令セット（ＩＳＡ）である値にセットされる。第１の実
施例の論議における如く、これら特定の動作を実施する
ための論理的根拠については、相手のＬＩＭＨＵ命令の
論議が終了した後に述べることにする。
【０２２８】Ｃレジスタ１０６に格納された結果Ｃが２
進値ゼロと等しければ、制御ステップ２０６′から、Ｌ
ＩＭＬＵ動作シーケンスは、制御ステップ２１２′、２
１４′および２１６′のセットを経てＺ″−ビット・フ
ラッグ５００の値を論理値１にセットし、さもなけれ
ば、Ｚ″−ビット・フラッグ５００は論理値０にセット
される。Ｚ″−ビット・フラッグ５００のこのセッティ
ングは、図１４に示される対応する制御ステップ２１
２、２１４、２１６により行われるＺ′−ビット・フラ
ッグ７０のセッティングと正確に対比する。
【０２２９】制御ステップ２１０′、２１４′または２
１６′から、ＬＩＭＬＵ動作シーケンスは制御ステップ
２１８′へ送られる。ここで、Ｃレジスタ１０６に格納
された結果Ｃは、ＬＩＭＬＵ命令の宛て先オペランド・
フィールド６６により指定されるレジスタに格納され
る。このレジスタがソフトウエアの変数ＶＡＲに対する
数値を保持することを想起されたい。ステップ２１８′
から、ＬＩＭＬＵ動作シーケンスはステップ２２０′へ
進んでここで励起され、この時制御装置１６の動作シー
ケンスは、命令レジスタ１２に格納された次の機械命令
に対する必要な制御ステップを実行する用意がある。
【０２３０】図３０は、第２の実施例に対するＬＩＭＨ
Ｕ命令の復号に応答して制御装置１６の動作シーケンス
により行われるステップ・シーケンスを示している。こ
のＬＩＭＨＵ動作シーケンスには、命令デコーダ１４に
より与えられる復号された命令ｏｐコードに基いて、制
御装置１６の動作シーケンスがＬＩＭＨＵ命令が命令レ
ジスタ１２にロードされたと判定する時にステップ２３
０′で入る。
【０２３１】ステップ２３０′から、動作シーケンスは
制御ステップ２３２′へ進み、ここでソフトウエアの変
数ＶＡＲの数値がオペランドＡとしてＡレジスタ１０２
に格納され、ＶＡＲに対する上限値ＵＢの数値はオペラ
ンドＢとしてＢレジスタ１００に格納される。
【０２３２】制御ステップ２３２′から、動作シーケン
スは判断制御ステップ２３４′へ進み、ここで条件コー
ドのＣ″−ビットの値がテストされてＣ″−ビット・フ
ラッグ５０２が論理値１にセットされたかどうかを判定
する。Ｃ″−ビットが論理値１を持つならば、これは、
正の方向における符号なし桁溢れがＶＡＲに対する数値
の計算に用いられた符号なし算術演算の実行中に生じた
ことを示す。その結果、オペランドＡとしてその時格納
されていた数値ＶＡＲは数学的に定義されず、動作シー
ケンスは制御ステップ２３６′へ送られる。反対に、
Ｃ″−ビットが論理値０を持つならば、これは、ＶＡＲ
に対する数値の計算に用いられた符号なし算術演算中に
は正の符号なし桁溢れが生じなかったことを示し、動作
シーケンスは判断制御ステップ２３８′へ送られる。
【０２３３】判断ステップ２３８′において、Ｂ″−ビ
ットの値がテストされてＢ″−ビット・フラッグ５０４
が論理値０にセットされたかどうか判定し、オペランド
Ａとして格納されたＶＡＲに対する数値は、符号なし比
較動作によりオペランドＢとして格納された上限値ＵＢ
の値に対してテストされる。Ｂ″−ビットが論理値０を
持ち、オペランドＡがオペランドＢより大きければ、こ
れは、ＶＡＲに対する数値が計算された時には負の符号
なし桁溢れが生じなかったが、ＶＡＲが正の方向におい
て範囲外であることを示す。その結果、動作シーケンス
は制御ステップ２３６′へ送られる。Ｂ″−ビットが論
理値０と等しくないか、あるいはオペランドＡがオペラ
ンドＢより大きくなければ、動作シーケンスは制御ステ
ップ２４０′へ送られる。
【０２３４】制御ステップ２４０′において、オペラン
ドＡとして格納されたＶＡＲに対するＶＬは結果Ｃとし
て格納されるべくＣレジスタ１０６へ送られる。次に、
動作シーケンスは制御ステップ２４８′へ送られる。
【０２３５】この時制御ステップ２３６′に戻り、この
ステップには、Ｃ″−ビットが論理値１を持つ時制御ス
テップ２３４′から達し、あるいはＶＡＲに対する有効
数値がその受入れ得る上限値ＵＢより大きい時は制御ス
テップ２３８′から達する。この制御ステップにおい
て、オペランドＢはＣレジスタ１０６へ転送されて結果
Ｃとして格納される。条件コードのＣ″−ビット・フラ
ッグ５０２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−
ビット・フラッグ５０６、およびｎＶ″−ビット・フラ
ッグ５０８は全て論理値０にクリヤされる。更に、条件
コードＬ″−ビット・フラッグ５１２は論理値１にセッ
トされ、Ｎ″−ビット・フラッグ５１０は割当て可能な
命令セット（ＩＳＡ）である値にセットされる。第１の
実施例の論議における如く、これらの特定動作の実施の
ための論理的根拠については、ＬＩＭＨＵ命令における
残りの制御ステップの論議が終った後に延ばすことにす
る。
【０２３６】制御ステップ２３６′から、Ｃレジスタ１
０６に格納された結果Ｃが２進値ゼロに等しければ、Ｌ
ＩＭＨＵ動作シーケンスは、制御ステップ２４２′、２
４４′および２４６′のセットを経て、Ｚ″−ビット・
フラッグ５００値を論理値１にセットし、さもなけれ
ば、Ｚ″−ビット・フラッグ５００は論理値０にセット
される。Ｚ″−ビット・フラッグ５００のこのセッティ
ングは、図１５に示された対応する制御ステップ２４
２、２４４、２４６により行われるＺ′−ビット・フラ
ッグ７０のセッティングと正確に対比する。
【０２３７】対応する２４０′、２４４′または２４６
から、ＬＩＭＨＵ動作シーケンスは制御ステップ２４
８′へ送られる。ここで、Ｃレジスタ１０６に格納され
た結果Ｃが、ＬＩＭＨＵ命令の宛て先オペランド・フィ
ールド６６により指定されるレジスタに格納される。こ
のレジスタがソフトウエアの変数ＶＡＲに対する数値を
保持することを想起されたい。ステップ２４８′から、
ＬＩＭＨＵ動作シーケンスはステップ２５０′へ進んで
ここで励起され、次いで制御装置１６の動作シーケンス
は、命令レジスタ１２に格納された次の機械命令に対す
る必要な制御ステップを実行する用意がある。
【０２３８】第１の実施例における如く、符号なしソフ
トウエアの変数の範囲の両限度を調べるため、この場合
ＬＩＭＬＵおよびＬＩＭＨＵ機械命令は、範囲が検査さ
れおそらくは制限されるべきソフトウエアの変数の符号
なし数値を計算する演算命令に続いて逐次ソフトウエア
・プログラムに入れられる。しかし、第２の実施例にお
いては、ＬＩＭＬＵおよびＬＩＭＨＵ命令が１つのプロ
グラムで用いられる順序は、ソフトウエアの変数の数値
の計算に用いられた演算命令の種類には依存しない。こ
れは、第２の実施例の条件コード・アーキテクチャが、
正の符号なし桁溢れの起生を示すためＣ″−ビット・フ
ラッグ５０２をセットすることにより負および正の方向
における符号なし桁溢れを弁別し、負の符号なし桁溢れ
（下位桁溢れとしても知られる）の起生を示すためＢ″
−ビット・フラッグ５０４をセットするという事実によ
る。第２の実施例のＬＩＭＬＵおよびＬＩＭＨＵ命令
は、ＬＩＭＬＵおよびＬＩＭＨＵ命令がソフトウエア・
プログラムに現れる順序の如何に拘わらず、この情報を
利して、符号なし桁溢れの起生により生成されたソフト
ウエアの変数の数値を正しい限度に制限する。
【０２３９】当業者は、演算が行われる順序は重要でな
いため、ＬＩＭＬＵおよびＬＩＭＨＵ命令の実行により
行われる上下の両限度と関連する演算が１つの命令にマ
ージすることが可能であることを認識されよう。
【０２４０】図２９および図３０におけるＬＩＭＬＵお
よびＬＩＭＨＵ動作シーケンスの制御ステップ２０６′
および２３６′において、結果ＣとしてオペランドＢを
Ｃレジスタ１０６に格納した後、Ｃ″−ビット・フラッ
グ５０２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−ビ
ット・フラッグ５０６およびｎＶ″−ビット・フラッグ
５０８が全て論理値０にセットされた。オペランドＢの
Ｃレジスタ１０６への転送がＶＡＲの値をその受入れ得
る範囲に制限するよう働く故に、これらのフラッグは全
て論理値０にクリヤされて、ソフトウエアの変数ＶＡＲ
がもはや符号なしまたは符号つき桁溢れにより範囲外に
ないことを示す。
【０２４１】また、ＬＩＭＬＵおよびＬＩＭＨＵ動作シ
ーケンスにおける制御ステップ２０６′および２３６′
において、Ｌ″−ビット・フラッグ５１２が論理値１に
セットされることが認識されよう。このＬ″−ビットの
セッティングは、検査されるソフトウエアの変数値が範
囲制限されたことを示す。先に述べたように、この表示
は、例えば、マイクロプロセッサ１０が制御システム用
途において用いられる時制御パラメータが範囲外にある
ことの警告を与え、あるいは後の検索のためメモリー装
置２６に格納することができるソフトウエアの変数に関
する診断情報を与えるために使用することもできる。
【０２４２】また示されるように、Ｎ″−ビット・フラ
ッグ５１０は、ＬＩＭＬＵおよびＬＩＭＨＵ動作シーケ
ンスの各々の制御ステップ２０６′および２３６におい
て、割当て可能な命令セット（ＩＳＡ）と等しくセット
される。通常は、範囲検査されつつあるソフトウエアの
変数値が符号なし操作により生成されたため、Ｎ″−ビ
ット・フラッグ５１０は論理値０にセットされることに
なるが、Ｃレジスタ１０６に格納された結果ＣのＭＳＢ
の値に、あるいはマイクロプロセッサの実現された命令
セットに関して有効な他の方法でセットすることもでき
る。
【０２４３】図３１は、第２の実施例に対するＬＩＭＬ
Ｓ命令の復号に応答して制御装置１６の動作シーケンス
の動作シーケンスにより行われる一連のステップを示し
ている。制御装置１６の動作シーケンスが、命令デコー
ダ１４により提供される復号命令ｏｐコードにに基いて
ＬＩＭＬＳ命令が命令レジスタ１２へロードされたと判
定する時、このＬＩＭＬＳ動作シーケンスにはステップ
２６０′で入る。
【０２４４】ステップ２６０′から、動作シーケンスは
制御ステップ２６２′へ進み、ここでソフトウエアの変
数値ＶＡＲがオペランドＡとしてＡレジスタ１０２に格
納され、ＶＡＲに対する下限値ＬＢの数値はオペランド
ＢとしてＢレジスタ１００に格納される。
【０２４５】制御ステップ２６２′から、動作シーケン
スは判断制御ステップ２６４′へ進んでここで条件コー
ドｎＶ″−ビットがテストされて、ｎＶ″−ビット・フ
ラッグ５０８が論理値１にセットされたかどうかを判定
する。ｎＶ″−ビットが論理値１であれば、これは、Ｖ
ＡＲに対する数値の計算に用いられた符号つき算術演算
の実行中に符号つき桁溢れが負の方向で生じたことを示
す。その結果、その時オペランドＡとして格納されてい
た数値は数学的に定義されず、動作シーケンスは制御ス
テップ２６６′へ送られる。反対に、ｎＶ″−ビットが
論理値０であれば、これは、ＶＡＲに対する数値の計算
に用いられた符号つき算術演算中に、負の符号つき桁溢
れは生じなかったことを示し、動作シーケンスは判断制
御ステップ２６８′へ送られる。
【０２４６】判断ステップ２６８′において、ｐＶ″−
ビットの値がテストされて、ｐＶ″−ビット・フラッグ
５０６が論理値０にセットされたかどうかを判定し、オ
ペランドＡとして格納されたＶＡＲに対する数値は、符
号つき比較操作によりオペランドＢとして格納された下
限値ＬＢの値に対してテストされる。ｐＶ″−ビットが
論理値０を持ち、オペランドＡがオペランドＢより小さ
ければ、これは、ＶＡＲに対する数値が計算された時は
正の符号つき桁溢れが生じなかったが、ＶＡＲが負の方
向に範囲外にあることを示す。その結果、動作シーケン
スは制御ステップ２６６′へ送られる。ｐＶ″−ビット
が論理値０に等しくないか、あるいはオペランドＡがオ
ペランドＢより小さくなければ、動作シーケンスは制御
ステップ２７０′へ送られる。
【０２４７】制御ステップ２７０′において、オペラン
ドＡとして格納されたＶＡＲに対する数値は、結果Ｃと
して格納されるべくＣレジスタ１０６へ送られる。次い
で、動作シーケンスは制御ステップ２７８′へ送られ
る。次に制御ステップ２６６′へ戻り、このステップに
は、ｎＶ″−ビットが論理値１を持つ時には制御ステッ
プ２６４′から達するか、あるいはＶＡＲに対する数値
がその受入れ得る下限値ＬＢより小さい時は制御ステッ
プ２６８′から達する。この制御ステップにおいて、オ
ペランドＢがＣレジスタ１０６へ転送され、結果Ｃとし
て格納される。条件コードＣ″−ビット・フラッグ５０
２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−ビット・
フラッグ５０６およびｎＶ″−ビット・フラッグ５０８
は全て、論理値０にクリヤされる。更に、条件コード
Ｌ″−ビット・フラッグ５１２は論理値１にセットさ
れ、Ｎ″−ビット・フラッグ５１０はＣレジスタ１０６
に格納された結果ＣのＭＳＢの値に等しくセットされ
る。第１の実施例の論議におけるように、これらの特定
操作を実施するための論理的根拠については、相手のＬ
ＩＭＨＳ命令の論議が終った後に述べることにする。
【０２４８】制御ステップ２６６′から、ＬＩＭＬＳ動
作シーケンスは、Ｃレジスタ１０６に格納された結果Ｃ
が２進値ゼロに等しければ、制御ステップ２７２′、２
７４′および２７６′のセットを経てＺ″−ビット・フ
ラッグ５００の値を論理値１にセットし、さもなけれ
ば、Ｚ″−ビット・フラッグ５００は論理値０にセット
される。Ｚ″−ビット・フラッグ５００のこのようなセ
ッティングは、図１６に示した対応する制御ステップ２
７２、２７４、２７６により行われるＺ′−ビット・フ
ラッグ７０のセッティングと正確に対比する。
【０２４９】制御ステップ２７０′、２７４′または２
７６′からは、ＬＩＭＬＳ動作シーケンスが制御ステッ
プ２７８′へ送られる。ここで、Ｃレジスタ１０６に格
納された結果Ｃは、ＬＩＭＬＵ命令の宛て先オペランド
・フィールド６６により指定されるレジスタに格納され
る。このレジスタがソフトウエアの変数ＶＡＲに対する
数値を保持することを想起されたい。ステップ２７８′
から、ＬＩＭＬＳ動作シーケンスはステップ２８０′へ
進んでここで励起され、その時制御装置１６の動作シー
ケンスは、命令レジスタ１２に格納された次の機械命令
に対して必要な制御ステップを実行する用意がある。
【０２５０】図３２は、第２の実施例に対するＬＩＭＨ
Ｓ命令の復号に応答して、制御装置１６の動作シーケン
スにより行われる一連のステップを示している。ＬＩＭ
ＨＳ動作シーケンスにはステップ２９０′で入り、この
時制御装置１６の動作シーケンスは、命令デコーダ１４
により与えられる復号された命令ｏｐコードに基いて、
ＬＩＭＨＳ命令が命令レジスタ１２にロードされたこと
を判定する。
【０２５１】ステップ２９０′から、動作シーケンスは
制御ステップ２９２′へ進み、ここでソフトウエアの変
数ＶＡＲの数値がオペランドＡとしてＡレジスタ１０２
に格納され、ＶＡＲに対する上限値ＵＢの数値はオペラ
ンドＢとしてＢレジスタ１００に格納される。
【０２５２】制御ステップ２９２′から、動作シーケン
スは判断制御ステップ２９４′へ進み、ここで条件コー
ドｐＶ″−ビットの値がテストされてｐＶ″−ビット・
フラッグ５０６が論理値１にセットされたかどうかを判
定する。ｐＶ″−ビットが論理値１であれば、これは、
ＶＡＲに対する数値の計算にも地いられた符号つき算術
演算の実行中に正の方向における符号つき桁溢れが生じ
たことを示す。その結果、その時オペランドＡとして格
納されていた数値ＶＡＲは数学的には定義されず、動作
シーケンスは制御ステップ２９６′へ送られる。反対
に、ｐＶ″−ビットが論理値０であれば、これは、ＶＡ
Ｒに対する数値の計算に用いられた符号つき算術演算中
には正の符号つき桁溢れが生じなかったことを示す、動
作シーケンスは判断制御ステップ２９８′へ送られる。
【０２５３】判断ステップ２９８′において、ｎＶ″−
ビットの値がテストされてｎＶ″−ビット・フラッグ５
０８が論理値０にセットされたかどうか判定し、オペラ
ンドＡとして格納されたＶＡＲに対する数値は、符号つ
き比較操作によりオペランドＢとして格納された上限値
ＵＢの値に対するテストされる。ｎＶ″−ビットが論理
値０であり、オペランドＡがオペランドＢより大きけれ
ば、これは、ＶＡＲに対する数値が計算された時には負
の符号つき桁溢れが生じなかったが、ＶＡＲが正の方向
において範囲外であることを示す。その結果、動作シー
ケンスは制御ステップ２９６′へ送られる。ｎＶ″−ビ
ットが論理値０に等しくないか、あるいはオペランドＡ
がオペランドＢより大きくなければ、動作シーケンスは
制御ステップ３００′へ送られる。制御ステップ３０
０′において、オペランドＡとして格納されたＶＡＲに
対する数値が結果Ｃとして格納されるべくＣレジスタ１
０６へ送られる。次いで、動作シーケンスは制御ステッ
プ３０８′へ送られる。
【０２５４】次に制御ステップ２９６′へ戻り、このス
テップには、ｐＶ″−ビットが論理値１を持つ時には制
御ステップ２９４′から達するか、あるいはＶＡＲに対
する数値がその受入れ得る上限値ＵＢより大きい時は制
御ステップ２９８′から達する。この制御ステップにお
いて、オペランドＢはＣレジスタ１０６へ転送されて結
果Ｃとして格納される。条件コードＣ″−ビット・フラ
ッグ５０２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−
ビット・フラッグ５０６およびｎＶ″−ビット・フラッ
グ５０８は全て論理値０にクリヤされる。更に、条件コ
ードＬ″−ビット・フラッグ５１２は論理値１にセット
され、Ｎ″−ビット・フラッグ５１０はＣレジスタ１０
６における結果ＣのＭＳＢの値と等しくセットされる。
第１の実施例の論議におけるように、これらの特定操作
の実施のための論理的根拠については、ＬＩＭＨＳ命令
における残りの制御ステップの論議が終った後まで送
る。
【０２５５】制御ステップ２９６′から、ＬＩＭＨＳ動
作シーケンスは、Ｃレジスタ１０６に格納された結果Ｃ
が２進値ゼロに等しくなければ、制御ステップ３０
２′、３０４′および３０６′のセットを経て進み、
Ｚ″−ビット・フラッグ５００の値を論理値１にセット
し、さもなければ、Ｚ″−ビット・フラッグ５００は論
理値０にセットされる。Ｚ″−ビット・フラッグ５００
のこのようなセッティングは、図１７に示した対応する
制御ステップ３０２、３０４、３０６により行われた
Ｚ′−ビット・フラッグ７０のセッティングと正確に対
比する。
【０２５６】制御ステップ３００′、３０４′または３
０６′から、ＬＩＭＨＳ動作シーケンスは制御ステップ
３０８′へ送られる。ここで、Ｃレジスタ１０６に格納
された結果Ｃは、ＬＩＭＨＳ命令の宛て先オペランド・
フィールド６６により指定されるレジスタに格納され
る。このレジスタがソフトウエアの変数ＶＡＲに対する
数値を保持することを想起されたい。ステップ３０８′
から、ＬＩＭＨＳ動作シーケンスはステップ３１０′へ
進んでここで励起され、次いで制御装置１６の動作シー
ケンスの動作シーケンスは、命令レジスタ１２に格納さ
れた次の機械命令に対して必要な制御ステップを実行す
る用意がある。
【０２５７】範囲の両限度を調べるため、ＬＩＭＬＳお
よびＬＩＭＨＳ機械命令はこの場合、範囲が検査されお
そらくは制限されるべきソフトウエアの変数の符号つき
数値を計算する演算命令に続いて逐次ソフトウエア・プ
ログラムに入れられる。第１の実施例における如く、Ｌ
ＩＭＬＳおよびＬＩＭＨＳ命令がプログラムにおいて用
いられる順序は、範囲が検査されおそらくは制限される
べきソフトウエアの変数に対する値の計算のため用いら
れる演算命令の種類には依存しない。当業者は、ＬＩＭ
ＬＳおよびＬＩＭＨＳ命令の実行により行われる上下の
限度と関連する操作は、この操作が行われる順序は重要
ではないため、１つの命令に組合わせできることを認識
しよう。
【０２５８】ｎＶ″−ビット・フラッグ５０８およびｐ
Ｖ″−ビット・フラッグ５０６をそれぞれ介して負また
は正の符号つき桁溢れの起生に対するここの標識を提供
することにより、第２の実施例の条件コード・アーキテ
クチャが符号つき桁溢れの方向の決定を簡素化すること
が認識されよう。その結果、符号つき桁溢れの起生およ
び方向は、第１の実施例により必要とされる如き２つの
フラッグのセッティングを設定する（図６および図７の
ＬＩＭＬＳおよびＬＩＭＨＳの各動作シーケンスにおけ
るステップ２６４および２９４参照）のではなく、１つ
の条件コード・フラッグのセッティングのテストにより
決定することができる（図３１および図３２のＬＩＭＬ
ＳおよびＬＩＭＨＳの各動作シーケンにおけるステップ
２６４′および２９４′参照）。
【０２５９】図３１および図３２におけるＬＩＭＬＳお
よびＬＩＭＨＳ動作シーケンの制御ステップ２６６′お
よび２９６′において、結果ＣとしてＣレジスタ１０６
にオペランドＢを格納した後、Ｃ″−ビット・フラッグ
５０２、Ｂ″−ビット・フラッグ５０４、ｐＶ″−ビッ
ト・フラッグ５０６およびｎＶ″−ビット・フラッグ５
０８が全て論理値０にセットされた。これらのフラッグ
は全て論理値０にクリヤされて、Ｃレジスタ１０６に対
するオペランドＢの転送がＶＡＲの値をその受入れ得る
範囲に制限するよう働く故に、ソフトウエアの変数ＶＡ
Ｒはもはや符号なしおよび符号つき桁溢れにより範囲外
にないことを示す。
【０２６０】ＬＩＭＬＳおよびＬＩＭＨＳの各動作シー
ケンスにおける制御ステップ２６６′および２９６′に
おいて、Ｌ″−ビット・フラッグ５１２が論理値１にセ
ットされることが認識されよう。第２の実施例が別個の
条件コードＬ″−ビット・フラッグ５１２を提供して、
ソフトウエアの変数値が制限された時を示すことが認識
されよう。これは、第１の実施例において必要とされた
如き限度を示す機能をＣ′−ビット・フラッグ７２と
Ｖ′−ビット・フラッグ７４間に共有することよりもは
るかに簡単である。
【０２６１】当業者には、第２の実施例において記述し
た条件コード・フラッグおよび関連するアーキテクチャ
の全てが同時に実現される必要はないことが理解されよ
う。例えば、第１の実施例に述べたＣ′−ビット・フラ
ッグ７２は、正および負の符号なし桁溢れの表示を行う
ため、（関連する条件コード・アーキテクチャを含む）
第２の実施例のＣ″−ビット・フラッグ５０２および
Ｂ″−ビット・フラッグ５０４で置き換えることができ
る。あるいはまた、第１の実施例のＶ′−ビット・フラ
ッグ７４は、正および負の符号つき桁溢れの起生の表示
を簡単にするため、（関連する条件コード・アーキテク
チャを含む）第２の実施例のｐＶ″−ビット・フラッグ
５０６およびｎＶ″−ビット・フラッグ５０８で置き換
えることもできる。また、第１の実施例のＮ′−ビット
・フラッグ７６は、符号つき算術演算の理論的符号を更
に簡単に示すため、かつマイクロプロセッサの命令セッ
トにおける慣例的な分岐命令数を減少するため、（関連
する条件コード・アーキテクチャを含む）第２の実施例
のＮ″−ビット・フラッグ５１０により置き換えること
もできる。
【０２６２】更に、制御装置１６の動作シーケンスは、
マイクロプロセッサの命令セットにおける全ての演算命
令に対する数学的に一貫した方法で条件コード・フラッ
グがセットされる限り、本文に述べた全ての演算命令を
実行するように構成する必要はない。実際には、第１お
よび第２の実施例の条件コード・アーキテクチャの符号
なしおよび符号つき部分は、符号なし算術演算のみ、あ
るいは符号つき算術演算のみをマイクロプロセッサが実
行するように個々に構成することもできる。
【０２６３】ソフトウエアの変数の数値が桁溢れの起生
なく生成されたものについて演算されつつある時、ＬＩ
ＭＬＵおよびＬＩＭＬＳ命令は、それぞれ符号なしおよ
び符号つきＭＡＸ関数として働き、ＬＩＭＨＵおよびＬ
ＩＭＨＳ命令は、それぞれ符号なしおよび符号つきＭＩ
Ｎ関数として働く。
【０２６４】符号つき桁溢れの表示から切離された符号
つき算術演算によ生じる結果の理論的符号の表示の提供
は、条件コードのセッティングを用いるマイクロプロセ
ッサの命令セット内の伝統的な分岐命令の数および複雑
さを低減することができる。
【０２６５】本願の優先権の基礎となる米国特許出願第
９６４，１３８号、および本願に付随する要約書におけ
る開示内容が参考のため本文に援用される。
【図面の簡単な説明】
【図１】単一命令の範囲検査および制限動作を実行する
ための数学的に一貫した条件コード・アーキテクチャの
一実施例を含むマイクロプロセッサ構成を示すブロック
図である。
【図２】図１のマイクロプロセッサにより使用される機
械命令に対するフォーマットを示す概略図である。
【図３】数学的に一貫した条件コード・アーキテクチャ
を提供するよう構成された図１のＡＬＵおよび状態レジ
スタに対する更に詳細なブロック図である。
【図４】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図５】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図６】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図７】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図８】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図９】種々の数学的機械命令の第１の実施例の数学的
に一貫した条件コード・アーキテクチャを実現するため
の機能的論理図である。
【図１０】種々の数学的機械命令の第１の実施例の数学
的に一貫した条件コード・アーキテクチャを実現するた
めの機能的論理図である。
【図１１】種々の数学的機械命令の第１の実施例の数学
的に一貫した条件コード・アーキテクチャを実現するた
めの機能的論理図である。
【図１２】種々の数学的機械命令の第１の実施例の数学
的に一貫した条件コード・アーキテクチャを実現するた
めの機能的論理図である。
【図１３】種々の数学的機械命令の第１の実施例の数学
的に一貫した条件コード・アーキテクチャを実現するた
めの機能的論理図である。
【図１４】第１の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを示すフローチャートである。
【図１５】第１の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを示すフローチャートである。
【図１６】第１の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを示すフローチャートである。
【図１７】第１の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを示すフローチャートである。
【図１８】第２の実施例による数学的に一貫した条件コ
ード・アーキテクチャを提供するように構成される図１
のＡＬＵおよび状態レジスタに対する更に詳細なブロッ
ク図である。
【図１９】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２０】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２１】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２２】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２３】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２４】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２５】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２６】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２７】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２８】種々の数学的機械命令に対する第２の実施例
の数学的に一貫した条件コード・アーキテクチャを構成
する機能的論理図である。
【図２９】第２の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを表わすフローチャートである。
【図３０】第２の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを表わすフローチャートである。
【図３１】第２の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを表わすフローチャートである。
【図３２】第２の実施例により用いられる単一命令の範
囲検査および制限動作を実行する際、図１の制御装置の
動作シーケンスにより実施される制御ステップのシーケ
ンスを表わすフローチャートである。
【符号の説明】
１０ マイクロプロセッサ １２ 命令レジスタ １４ 命令デコーダ １６ 制御装置 １８ 状態レジスタ ２０ 算術論理演算装置（ＡＬＵ） ２２ 汎用レジスタ・ファイル ２４ バス制御論理回路 ２６ メモリー装置 ３０ 内部データ・バス ６０ 命令コード・フィールド ６２ オペランド・フィールド ６４ ソース・オペランド・フィールド ６６ 宛て先オペランド・フィールド ７０ 条件コードＺ′−ビット・フラッグ ７２ 条件コードＣ′−ビット・フラッグ ７４ 条件コードＶ′−ビット・フラッグ ７６ 条件コードＮ′−ビット・フラッグ １００ Ｂレジスタ １０２ Ａレジスタ １０４ 標準加算ユニット １０６ Ｃレジスタ １４０ 標準減算ユニット １５０ 符号なし乗算ユニット １５２ 符号つき乗算ユニット １５４ ＥＯＲゲート １５８ ＥＯＲゲート １６０ ラッチ １７０ 符号なし除算ユニット １７２ 符号つき除算ユニット １７４ ラッチ １７８ ＥＯＲゲート １８４ ラッチ １８６ ラッチ １９０ ラッチ ５００ Ｚ″−ビット・フラッグ ５０２ Ｃ″−ビット・フラッグ ５０４ Ｂ″−ビット・フラッグ ５０６ ｐＶ″−ビット・フラッグ ５０８ ｎＶ″−ビット・フラッグ ５１０ Ｎ″−ビット・フラッグ ５１２ Ｌ″−ビット・フラッグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スコット・リー・リンク アメリカ合衆国インディアナ州46929，フ ローラ，アールアール ナンバー １ ボ ックス 117

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 変数が上限と下限との間の範囲内にある
    かどうか判定するデータ処理装置において、該データ処
    理装置に対する１組の演算命令から選択された演算命令
    の実行に応答して変数を生成する算術論理演算装置（２
    ０）と、条件コード・フラッグを含むレジスタ（１８）
    と、実行された演算命令の状態を表示するよう前記条件
    コード・フラッグをセットするセット手段（２０）と、
    前記変数が実行された演算命令の表示された状態に基い
    て範囲外にあるかどうかを判定し、かつ該実行された演
    算命令の表示された状態に基いて前記変数を上限と下限
    の一方にセットする制限手段とを設けてなるデータ処理
    装置。
  2. 【請求項２】 前記セット手段は、演算桁溢れの起生と
    該演算桁溢れの方向とを表示するよう前記条件コード・
    フラッグをセットするためのものであり、前記制限手段
    は、演算桁溢れが正の方向に生じる時または演算桁溢れ
    が生じない時に前記変数を上限に制限し、かつ演算桁溢
    れが負の方向に生じる時または演算桁溢れが生じずかつ
    前記変数が前記下限より小さい時に変数を下限に制限す
    るためのものである請求項１記載のデータ処理装置。
  3. 【請求項３】 符号なし算術演算を行うことにより前記
    算術論理演算装置により生じる変数に対して、前記セッ
    ト手段は符号なし演算桁溢れの起生と符号なし演算桁溢
    れの方向とを表示するよう前記下限時に条件コード・フ
    ラッグをセットするためのものである請求項２記載のデ
    ータ処理装置。
  4. 【請求項４】 前記レジスタが、負の方向における符号
    なし桁溢れの起生を表示する負の符号なし桁溢れフラッ
    グと、正の方向における符号なし桁溢れの起生を表示す
    る正の符号なし桁溢れフラッグとを含む請求項３記載の
    データ処理装置。
  5. 【請求項５】 前記制限手段は、正の方向における符号
    なし演算桁溢れのみを生じる符号なし桁溢れ演算命令の
    実行に応答して符号なし演算桁溢れが生じる時、または
    符号なし演算桁溢れが生じずかつ前記変数が上限より大
    きい時に、変数を上限に制限し、かつ符号なし演算桁溢
    れが負の方向における符号なし演算桁溢れのみを生じる
    符号なし演算命令の実行に応答して符号なし演算桁溢れ
    が生じる時、または符号なし演算桁溢れが生じずかつ前
    記変数が前記下限より小さい時に、変数を下限に制限す
    るためのものである請求項３または４に記載のデータ処
    理装置。
  6. 【請求項６】 符号つき演算桁溢れを実施することによ
    り生じる変数に対して、前記セット手段は、符号つき演
    算桁溢れの起生と符号つき演算桁溢れの方向とを表示す
    るよう前記条件コード・フラッグをセットするためのも
    のである請求項２記載のデータ処理装置。
  7. 【請求項７】 前記レジスタが、符号つき桁溢れの起生
    を表示するための負の符号つき桁溢れフラッグと、正の
    方向における符号つき桁溢れの起生を表示するための正
    の符号つき桁溢れフラッグとを含む請求項６記載のデー
    タ処理装置。
  8. 【請求項８】 前記制限手段が、前記変数の上限への制
    限を行う第１の命令と、前記変数の下限への制限を行う
    第２の命令とを生じる生成手段を含む請求項１乃至７の
    いずれかに記載のデータ処理装置。
  9. 【請求項９】 数学的に一貫した条件コード・アーキテ
    クチャを有するデータ処理装置において、該データ処理
    装置に対する１組の演算命令から選択された命令を実行
    する処理手段（１４、１６、１８）と、前記１組の演算
    命令から選択された命令の実行に応答して算術演算を実
    施する算術論理演算装置（２０）と、条件コード・フラ
    ッグを含むレジスタ（１８）と、（Ａ）前記算術論理演
    算装置が符号なし算術演算を実施する時に符号なし桁溢
    れの起生と、（Ｂ）前記算術論理演算装置が符号つき算
    術演算を実施する時に符号つき桁溢れの起生と該符号つ
    き桁溢れの方向とを表示するよう前記１組の演算命令に
    おける各命令毎に条件コード・フラッグをセットするセ
    ット手段（２０）とを設けてなるデータ処理装置。
  10. 【請求項１０】 前記データ処理装置に対する１組の演
    算命令が、前記算術論理演算装置における乗算および除
    算を行う演算命令グループから選択された少なくとも１
    つの命令を含む請求項９記載のデータ処理装置。
  11. 【請求項１１】 前記データ処理装置に対する前記１組
    の演算命令が、前記算術論理演算装置における符号なし
    加算を行う少なくとも１つの命令と、符号なし減算を行
    う少なくとも１つの命令とを含む請求項９または１０に
    記載のデータ処理装置。
  12. 【請求項１２】 前記セット手段が、前記算術論理演算
    装置が符号なし算術演算を実施する時、符号なし桁溢れ
    の起生と符号なし桁溢れの方向とを表示するよう前記１
    組の演算命令における各命令毎に条件コード・フラッグ
    をセットするためのものである請求項９乃至１１のいず
    れかに記載のデータ処理装置。
  13. 【請求項１３】 前記レジスタが、負の方向における符
    号なし桁溢れの起生を表示するための負の符号なし桁溢
    れフラッグと、正の方向における符号なし桁溢れの起生
    を表示するための正の符号なし桁溢れフラッグとを含む
    請求項１２記載のデータ処理装置。
  14. 【請求項１４】 前記レジスタが、負の方向における符
    号つき桁溢れの起生を表示するための負の符号つき桁溢
    れフラッグと、正の方向における符号つき桁溢れの起生
    を表示するための正の符号つき桁溢れフラッグとを含む
    請求項９乃至１３のいずれかに記載のデータ処理装置。
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