JPH01311320A - オーバーフロー補正回路 - Google Patents
オーバーフロー補正回路Info
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- JPH01311320A JPH01311320A JP63144065A JP14406588A JPH01311320A JP H01311320 A JPH01311320 A JP H01311320A JP 63144065 A JP63144065 A JP 63144065A JP 14406588 A JP14406588 A JP 14406588A JP H01311320 A JPH01311320 A JP H01311320A
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- 230000001174 ascending effect Effects 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算回路に関し、特にオーバーフロー補正回路
に関する。
に関する。
従来オーディオ分野において、オーディオ信号をディジ
タル処理する場合、オーディオ信号に対し算術的な演算
が行われるが、この演算の結果が、オーバーフローした
場合には、最大値あるいは最小値を内部バスに設定する
必要があった。
タル処理する場合、オーディオ信号に対し算術的な演算
が行われるが、この演算の結果が、オーバーフローした
場合には、最大値あるいは最小値を内部バスに設定する
必要があった。
このオーディオ信号に対しディジタル処理を行う場合に
内部データバスに対し、アキュムレータ（以下ｒＡＣＣ
Ｊと略す）内にオーバーフローマージン（以下ｒＯＶＦ
マージン」と略す）を持つ事により演算の途中過程にお
いて、データがオーバーフローしても演算終了時にはオ
ーバーフローしない演算を行なわせる場合、演算の途中
過程におけるオーバーフローしたデータを内部バスを介
さずに演算ユニット内で保持することにより、演算精度
として、演算ユニット内のバス幅（＝ＡＣＣ＋ＯＶＦ’
マージンのビット幅、〉内部データバス幅）の精度がと
れ、演算精度゛を高くする事ができる。例えば内部バス
幅２０ビツトに対し、演算ユニット内に４ビツトのＯＶ
Ｆ’マージンを持たせ、２４ビツト幅とする事により、
演算精度として２４ビツトの精度がとれ、内部バス内の
データ精度も２０ビツトいっばいにとれる。ところが演
算ユニット内のビット幅が２０ビツトであった場合には
演算過程において、オーバーフローしないように、演算
ユニットへの入力段で、ビットを１６ビツトに下げる必
要があり、これにより内部バス２０ビツト内のデータ精
度も１６ビツト以下になってしまう。また以上の構成の
演算回路において演算プログラムを作成する場合には ■ 演算結果のデータが絶対にオーバーフローしないよ
うにプログラムを作成するか、オーバーフローマージン
内にオーバーフローしたデータを内部バスに出力する際
に最大値データ（２０ビツト幅のときこの補数表現で“
７ Ｆ Ｆ Ｆ ＰＭ”注ｒＨＪは１６進数である事を
示す。以下同じ）あるいは最小値データ（２０ビツト幅
のときこの補数表現で“８００００Ｆｒ”）を、内部バ
スにセットする。
内部データバスに対し、アキュムレータ（以下ｒＡＣＣ
Ｊと略す）内にオーバーフローマージン（以下ｒＯＶＦ
マージン」と略す）を持つ事により演算の途中過程にお
いて、データがオーバーフローしても演算終了時にはオ
ーバーフローしない演算を行なわせる場合、演算の途中
過程におけるオーバーフローしたデータを内部バスを介
さずに演算ユニット内で保持することにより、演算精度
として、演算ユニット内のバス幅（＝ＡＣＣ＋ＯＶＦ’
マージンのビット幅、〉内部データバス幅）の精度がと
れ、演算精度゛を高くする事ができる。例えば内部バス
幅２０ビツトに対し、演算ユニット内に４ビツトのＯＶ
Ｆ’マージンを持たせ、２４ビツト幅とする事により、
演算精度として２４ビツトの精度がとれ、内部バス内の
データ精度も２０ビツトいっばいにとれる。ところが演
算ユニット内のビット幅が２０ビツトであった場合には
演算過程において、オーバーフローしないように、演算
ユニットへの入力段で、ビットを１６ビツトに下げる必
要があり、これにより内部バス２０ビツト内のデータ精
度も１６ビツト以下になってしまう。また以上の構成の
演算回路において演算プログラムを作成する場合には ■ 演算結果のデータが絶対にオーバーフローしないよ
うにプログラムを作成するか、オーバーフローマージン
内にオーバーフローしたデータを内部バスに出力する際
に最大値データ（２０ビツト幅のときこの補数表現で“
７ Ｆ Ｆ Ｆ ＰＭ”注ｒＨＪは１６進数である事を
示す。以下同じ）あるいは最小値データ（２０ビツト幅
のときこの補数表現で“８００００Ｆｒ”）を、内部バ
スにセットする。
■ オーバーフローマージンを越えてオーバーフローし
ないようプログラムを作成するか、あるいはオーバーフ
ローマージンを越えてオーバーフローした場合には、ア
キュムレータに演算ユニット内の最大値（オーバーフロ
ーマージン（４）十内部バス器＝２４ビット幅のとき“
７ Ｆ Ｆ Ｆ Ｆ ＦＰＦ” ）あるいは最小値（“
８００００（ｈ”）をセットする。
ないようプログラムを作成するか、あるいはオーバーフ
ローマージンを越えてオーバーフローした場合には、ア
キュムレータに演算ユニット内の最大値（オーバーフロ
ーマージン（４）十内部バス器＝２４ビット幅のとき“
７ Ｆ Ｆ Ｆ Ｆ ＦＰＦ” ）あるいは最小値（“
８００００（ｈ”）をセットする。
という操作を行う必要がある。
従来、この種のオーバーフロー補正は内部バスに対しア
キュムレータ内にオーバーフローマージンを有し、その
オーバーフローマージン内にデータがオーバーフローし
ている事を示す穿−バーフローフラグをプログラムでチ
エツクし内部バスにデータを出力する際に、オーバーフ
ローした場合にはプログラムで内部バスに最大値あるい
は最小値を設定する処理を行なう必要がありまた、演算
結果がオーバーフローマージンを越えてオーバーフロー
した場合はオーディオデータとして適切な値を出力する
ことが不可能となるため、オーバーフローマージンを絶
対に越えないようにプログラムを作成する必要があった
。
キュムレータ内にオーバーフローマージンを有し、その
オーバーフローマージン内にデータがオーバーフローし
ている事を示す穿−バーフローフラグをプログラムでチ
エツクし内部バスにデータを出力する際に、オーバーフ
ローした場合にはプログラムで内部バスに最大値あるい
は最小値を設定する処理を行なう必要がありまた、演算
結果がオーバーフローマージンを越えてオーバーフロー
した場合はオーディオデータとして適切な値を出力する
ことが不可能となるため、オーバーフローマージンを絶
対に越えないようにプログラムを作成する必要があった
。
上述した従来のオーバーフロー補正回路はアキュムレー
タ内のオーバーフローマージン内にオーバーフローして
いることを示すオーバーフローフラグをプログラムで判
断し、オーバーフローしている場合、アキュムレータ内
のデータを内部バスに出力する際に、最大値あるいは最
小値をプログラムでデータバスに設定するという処理を
行なわなければならず、演算後のデータがオーバーフロ
ーしているかどうかを判断する命令とさらにオーバーフ
ローしている際に補正データを設定する命令とによりプ
ログラム全体の処理速度が遅くなるという欠点がある。
タ内のオーバーフローマージン内にオーバーフローして
いることを示すオーバーフローフラグをプログラムで判
断し、オーバーフローしている場合、アキュムレータ内
のデータを内部バスに出力する際に、最大値あるいは最
小値をプログラムでデータバスに設定するという処理を
行なわなければならず、演算後のデータがオーバーフロ
ーしているかどうかを判断する命令とさらにオーバーフ
ローしている際に補正データを設定する命令とによりプ
ログラム全体の処理速度が遅くなるという欠点がある。
更に、もしオーバーフローマージンを越えてオーバーフ
ローした場合にはオーディオ信号として適切な値を出力
する事ができないため、絶対に、オーバーフローマージ
ンを越えてオーバーフローしないように、プログラムを
作成しなければならないという欠点があった。
ローした場合にはオーディオ信号として適切な値を出力
する事ができないため、絶対に、オーバーフローマージ
ンを越えてオーバーフローしないように、プログラムを
作成しなければならないという欠点があった。
本発明では、ＡＬＵによる演算がオーバーフローマージ
ンを越えてオーバーフローしたかどうかを検出するＯＶ
Ｆ検出回路により判定し、プログラムでデータを設定す
る等の処理を行うことなしに、オーバーフローした場合
には補正データ出力回路の出力を、オーバーフローして
いない場合にはＡＬＵの出力を選択して、アキュムレー
タに入力する。更にアキュムレータのオーバーフローマ
ージン内でオーバーフローしているかどうかを検出する
ＯＶＦ検出回路により判定しオーバーフローをしている
データを内部バスに出力しようとした場合には補正デー
タ出力回路の出力を選択し、オーバーフローしていない
データを内部バスに出力しようとした場合にはアキュム
レータ内のデータを選択して内部バスに出力している。
ンを越えてオーバーフローしたかどうかを検出するＯＶ
Ｆ検出回路により判定し、プログラムでデータを設定す
る等の処理を行うことなしに、オーバーフローした場合
には補正データ出力回路の出力を、オーバーフローして
いない場合にはＡＬＵの出力を選択して、アキュムレー
タに入力する。更にアキュムレータのオーバーフローマ
ージン内でオーバーフローしているかどうかを検出する
ＯＶＦ検出回路により判定しオーバーフローをしている
データを内部バスに出力しようとした場合には補正デー
タ出力回路の出力を選択し、オーバーフローしていない
データを内部バスに出力しようとした場合にはアキュム
レータ内のデータを選択して内部バスに出力している。
このように、本発明のオーバーフロー補正回路は、算術
演算回路、第１のオーバーフロー検出回路、第２のオー
バーフロー検出回路、第１の選択回路、第２の選択回路
、補正データ出力回路、及びアキュムレータを有してい
る。
演算回路、第１のオーバーフロー検出回路、第２のオー
バーフロー検出回路、第１の選択回路、第２の選択回路
、補正データ出力回路、及びアキュムレータを有してい
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は加算器１０１、ＯＶＦ検出回路１０２、最大
値出力回路１０３、最小値出力回路１０４、選択回路１
０５、アキュムレータ１０６、選択回路１０７、ＯＶＦ
検出回路１０８、論理演算信号１０９、ＯＰ信号１１０
、補正モード信号１１１、補正信号１１２、＋／−指示
信号１１３、補正信号１１４、内部バスデータ１１５を
有する。１２０゜１２３．１２４，１２７，１２８は２
４ビツト幅のデータバスでありそれぞれ上位ビットより
Ｄ２３゜Ｄ２２．Ｄ２１．・・・、ＤＯとする。１２１
は２ビツト幅のデータバスで、上位よりデータバス１２
０のＤ２３及びＤ２２に接続される。１２５は２０ビツ
ト幅のデータバスで、上位よりデータバス１２３のＤ２
３〜Ｄ４に接続される。１２６は２０ビツト幅のデータ
バスで、上位よりデータバス１２４のＤ２３〜Ｄ４に接
続される。１２９は２０ビツト幅のデータバスで、上位
よりデータバス１２８のＤ１９〜ＤＯに接続される。１
３０は１ビツトのデータバスであり、１３０のデータバ
スＤ２３に接続される。１３１は５ビツト幅のデータバ
スであり上位よりデータバス１３０のＤ２３〜Ｄ１９に
接続される。
値出力回路１０３、最小値出力回路１０４、選択回路１
０５、アキュムレータ１０６、選択回路１０７、ＯＶＦ
検出回路１０８、論理演算信号１０９、ＯＰ信号１１０
、補正モード信号１１１、補正信号１１２、＋／−指示
信号１１３、補正信号１１４、内部バスデータ１１５を
有する。１２０゜１２３．１２４，１２７，１２８は２
４ビツト幅のデータバスでありそれぞれ上位ビットより
Ｄ２３゜Ｄ２２．Ｄ２１．・・・、ＤＯとする。１２１
は２ビツト幅のデータバスで、上位よりデータバス１２
０のＤ２３及びＤ２２に接続される。１２５は２０ビツ
ト幅のデータバスで、上位よりデータバス１２３のＤ２
３〜Ｄ４に接続される。１２６は２０ビツト幅のデータ
バスで、上位よりデータバス１２４のＤ２３〜Ｄ４に接
続される。１２９は２０ビツト幅のデータバスで、上位
よりデータバス１２８のＤ１９〜ＤＯに接続される。１
３０は１ビツトのデータバスであり、１３０のデータバ
スＤ２３に接続される。１３１は５ビツト幅のデータバ
スであり上位よりデータバス１３０のＤ２３〜Ｄ１９に
接続される。
また本実施例では内部バスはこの補数表現された２０ビ
ツトのデータを持ち、アキュムレータは４ビツトのオー
バーフローマージンを持つ。論理演算信号１０９は論理
演算を行なうかどうかを示す信号であり、補正モード信
号１１１はオーバーフロー補正を行なうかどうかを示す
信号である。
ツトのデータを持ち、アキュムレータは４ビツトのオー
バーフローマージンを持つ。論理演算信号１０９は論理
演算を行なうかどうかを示す信号であり、補正モード信
号１１１はオーバーフロー補正を行なうかどうかを示す
信号である。
加ｚＷ器１０１はこの補数で表されたデータの２人力加
算器であり、第１の入力には、内部バス２０ビツトのデ
ータと２０ビツトの最上位ビットであり正の数であるか
負の数であるか（０＝正、１＝負）を示すサインビット
を拡張した４ビツトとの２４ビツトのデータが入力され
、第２の入力にはアキュムレータ１０６に保持されるデ
ータが入力され、出力は２４ビツトバス１２０を介し選
択回路１０５に入力される。また加算器１０１には動作
制御信号として、論理演算信号１０９とＯＰ倍信号この
信号の立上りエツジで加算器の演算動作が起動される。
算器であり、第１の入力には、内部バス２０ビツトのデ
ータと２０ビツトの最上位ビットであり正の数であるか
負の数であるか（０＝正、１＝負）を示すサインビット
を拡張した４ビツトとの２４ビツトのデータが入力され
、第２の入力にはアキュムレータ１０６に保持されるデ
ータが入力され、出力は２４ビツトバス１２０を介し選
択回路１０５に入力される。また加算器１０１には動作
制御信号として、論理演算信号１０９とＯＰ倍信号この
信号の立上りエツジで加算器の演算動作が起動される。
）１１０が入力される。ＯＶＦ検出回路１０２は加算器
１０１の出力が２４ビツトのデータ長を超えてオーバー
フローした事を検出する回路であり、データバス１２１
、論理演算信号１０９、ＯＰ信号１１０及び補正モード
信号１１１を入力とし、補正信号１１２及び正側にオー
バーフローしたのか負側にオーバーフローしたのかを示
す＋／−指示信号１１３を出力する。
１０１の出力が２４ビツトのデータ長を超えてオーバー
フローした事を検出する回路であり、データバス１２１
、論理演算信号１０９、ＯＰ信号１１０及び補正モード
信号１１１を入力とし、補正信号１１２及び正側にオー
バーフローしたのか負側にオーバーフローしたのかを示
す＋／−指示信号１１３を出力する。
最大値出力回路１０３はこの補数表現された２４ビツト
のデータの最大値データ“７ＦＦＦＦＦ、”を出力する
回路であり出力は選択回路１０５にまた上位２０ビツト
は選択回路１０７に入力される。
のデータの最大値データ“７ＦＦＦＦＦ、”を出力する
回路であり出力は選択回路１０５にまた上位２０ビツト
は選択回路１０７に入力される。
最小値出力回路１０４はこの補数表現された２４ヒツト
のデータの最小値デーダ“８０００００Ｍ”を出力する
回路であり、出力は選択回路１０５に入力される。Ｄ２
３〜Ｄ４は選択回路１０７に入力される。選択回路１０
５は３人力のうち１つの入力を選択して出力する回路で
あり、補正信号１１２及び＋／−指示信号１１３の示す
データにより最大値出力回路１０３の出力、最小値出力
回路１０４の出力、または加算器１０１の出力のうち１
つを選択し圧力１２７はアキュムレータ１０６に入力さ
れる。
のデータの最小値デーダ“８０００００Ｍ”を出力する
回路であり、出力は選択回路１０５に入力される。Ｄ２
３〜Ｄ４は選択回路１０７に入力される。選択回路１０
５は３人力のうち１つの入力を選択して出力する回路で
あり、補正信号１１２及び＋／−指示信号１１３の示す
データにより最大値出力回路１０３の出力、最小値出力
回路１０４の出力、または加算器１０１の出力のうち１
つを選択し圧力１２７はアキュムレータ１０６に入力さ
れる。
アキュムレータ１０６は２４ビツトのデータを保持する
回路である。ＯＶＦ検出回路１０８はアキュムレータ１
０６に保持されるデータが内部バスのデータ長２０ビツ
トをオーバーフローしているかどうかを検出する回路で
ありアキュムレータ１０６に保持されるデータ中Ｄ２３
〜Ｄ１９と補正モード信号１１１を入力とし、補正信号
１１４を出力する。
回路である。ＯＶＦ検出回路１０８はアキュムレータ１
０６に保持されるデータが内部バスのデータ長２０ビツ
トをオーバーフローしているかどうかを検出する回路で
ありアキュムレータ１０６に保持されるデータ中Ｄ２３
〜Ｄ１９と補正モード信号１１１を入力とし、補正信号
１１４を出力する。
選択回路１０７は３人力のうち１つの入力を選択して出
力する回路であり補正信号１１４及びアキュムレータ１
０６に保持されるデータの最上位ビットにより最大値出
力回路１０３の圧力のＤ２３〜Ｄ４．最小値出力回路１
０４の出力のＤ２３〜Ｄ４またはアキュムレータ１０６
に保持される ゛データのＤ１９〜ＤＯを選択し、内部
バスに出力する。
力する回路であり補正信号１１４及びアキュムレータ１
０６に保持されるデータの最上位ビットにより最大値出
力回路１０３の圧力のＤ２３〜Ｄ４．最小値出力回路１
０４の出力のＤ２３〜Ｄ４またはアキュムレータ１０６
に保持される ゛データのＤ１９〜ＤＯを選択し、内部
バスに出力する。
第２図はＯＶＦ検出回路１０２の構成図である。
ＯＶＦ検出回路１０２はデータラッチ２０１．２人力Ｅ
ＸＯＲゲート２０２．２人力ＥＸＯＲゲート２０３．４
人力ＡＮＤゲート２０４．２４ビットデータの最上位ピ
ッ）２０５．上位から第２ビツト２０６、補正モード信
号１１１．論理演算信号１０９、ＯＰ信号１１０．補正
信号１１２．＋／−指示信号１１３より構成される。２
４ビツトデータの最上位ビット２０５はデータラッチ２
０１の入力、２人力ＥＸＯＲゲート２０２及び２０３の
入力に接続される。上位から第２ビツト２０６は２人力
ＥＸＯＲ２０３の入力に接続される。ＯＰ信号１１０は
データラッチ２０１のクロック入力に接続さｈ、データ
ラッチ２０１の出力は２人力ＥＸＯＲゲート２０２の入
力に接続されるとともに＋／−指示信号１１３となる。
ＸＯＲゲート２０２．２人力ＥＸＯＲゲート２０３．４
人力ＡＮＤゲート２０４．２４ビットデータの最上位ピ
ッ）２０５．上位から第２ビツト２０６、補正モード信
号１１１．論理演算信号１０９、ＯＰ信号１１０．補正
信号１１２．＋／−指示信号１１３より構成される。２
４ビツトデータの最上位ビット２０５はデータラッチ２
０１の入力、２人力ＥＸＯＲゲート２０２及び２０３の
入力に接続される。上位から第２ビツト２０６は２人力
ＥＸＯＲ２０３の入力に接続される。ＯＰ信号１１０は
データラッチ２０１のクロック入力に接続さｈ、データ
ラッチ２０１の出力は２人力ＥＸＯＲゲート２０２の入
力に接続されるとともに＋／−指示信号１１３となる。
２人力ＥＸＯＲゲート２０２の出力、２人力ＥＸＯＲゲ
ート２０３の圧力、補正モード信号１１１及び論理演算
信号１０９は４人力ＡＮＤゲート２０４に接続され、補
正信号１１２を出力する。
ート２０３の圧力、補正モード信号１１１及び論理演算
信号１０９は４人力ＡＮＤゲート２０４に接続され、補
正信号１１２を出力する。
第３図はＯＶＦ検出回路１０８の構成図である。
ＯＶ’Ｆ検出回路１０８は５人力ＯＲゲート３０１゜５
人力ＮＡＮＤゲー）３０２．３人力ＡＮＤゲー）３０３
．により構成される。５人力ＯＲゲート３０１及び５人
力ＮＡＮＤゲート３０２には２４ビツトデータのうち上
位５ビツトが入力され５人力ＯＲゲート３０１の出力、
５人力ＮＡＮＤゲート３０２の出力及び補正モード信号
１１１は３人力ＡＮＤゲート３０３に入力され３人力Ａ
ＮＤゲート３０３は補正信号１１４を出力する。
人力ＮＡＮＤゲー）３０２．３人力ＡＮＤゲー）３０３
．により構成される。５人力ＯＲゲート３０１及び５人
力ＮＡＮＤゲート３０２には２４ビツトデータのうち上
位５ビツトが入力され５人力ＯＲゲート３０１の出力、
５人力ＮＡＮＤゲート３０２の出力及び補正モード信号
１１１は３人力ＡＮＤゲート３０３に入力され３人力Ａ
ＮＤゲート３０３は補正信号１１４を出力する。
次に本実施例の動作について説明する。
本実施例では加算器１０１の出力がオーバーフローした
かどうかをＯＶＦ検出回路１０２により判断し選択回路
１０５によりアキュムレータ１０６ヘデータを転送する
際に加算器１０１の出力が最大値出力回路１０３の出力
かあるいは最小値出力回路１０４の出力かを選択する。
かどうかをＯＶＦ検出回路１０２により判断し選択回路
１０５によりアキュムレータ１０６ヘデータを転送する
際に加算器１０１の出力が最大値出力回路１０３の出力
かあるいは最小値出力回路１０４の出力かを選択する。
また、アキュムレータ１０６内のデータを内部データバ
スに出力する際にアキュムレータ１０６内のデータが２
０ビツトのデータ長を越えて４ビツトのオーバーフロー
マージン内にオーバーフローしているかトウかをＯＶＦ
’検出回路１０８により判断し選択回路１０７によりア
キュムレータ１０６の出力と最大値、あるいは最小値を
選択し内部バスに出力する。
スに出力する際にアキュムレータ１０６内のデータが２
０ビツトのデータ長を越えて４ビツトのオーバーフロー
マージン内にオーバーフローしているかトウかをＯＶＦ
’検出回路１０８により判断し選択回路１０７によりア
キュムレータ１０６の出力と最大値、あるいは最小値を
選択し内部バスに出力する。
補正動作を行うかどうかは補正モード信号１１１により
設定し、１１１がインアクティブの場合は選択回路１０
５は常に加算器１０１の出力を選択し、また選択回路１
０７は常にアキュムレータ１０６のデータを選択する。
設定し、１１１がインアクティブの場合は選択回路１０
５は常に加算器１０１の出力を選択し、また選択回路１
０７は常にアキュムレータ１０６のデータを選択する。
また補正モードであっても論理演算を行う場合について
は論理演算信号１０９により、加算器１０１の出力がア
キュムレータ１０６に入力される。
は論理演算信号１０９により、加算器１０１の出力がア
キュムレータ１０６に入力される。
いまアキュムレータ１０６内にデータ“７Ｆ６５Ａ Ｂ
Ｍ ”が保持されているとする。このデータを内部バ
スに出力しようとした場合、上位５ビツトは“０１１１
１″となるため、ＯＶＦ検出回路１０８により補正信号
１１４がアクティブとなり、さらに２４ビツトのデータ
のＭＳＢが“０′より選択回路１０７は最大値出力回路
１０３を選択しデータ“７ＦＦＦＦ、”を内部データバ
スに出力する。また、アキュムレータ１０６内のデータ
“７Ｆ６５ＡＢＨ”に加算器１０１により内部バス上の
データ“４８Ｃ２０□′を加算すると加算器１０１の出
力は“７Ｆ ６５ＡＢ）！＋ ４８ Ｃ２０ヨ＝８３Ｆ
ＩＣＢＨ”となる。コノとき、ＯＶＦ検出回路１０２に
おいて２４ビツトのうちのＭＳＢ２０５は“１″、Ｄ２
２，２０６は“０”となり２人力ＥＸＯＲ２０３の出力
はアクティブとなる。またデータラッチ２０１の出力は
“０”であるので、２人力ＥＸＯＲ２０２の出力もアク
ティブとなり補正モード信号１１１および論理演算信号
１０９がアクティブ（論理演算のときインアクティブ）
の時４人力ＡＮＤ ２０４の出力、補正信号１１２はア
クティブとなる。またデータラッチ２０１の出力“０”
′より選択回路１０５は最大値出力回路１０３の出力を
選択しアキュムレータ１０６には最大値データ“７ＦＦ
ＦＦＦ、”が入力される。
Ｍ ”が保持されているとする。このデータを内部バ
スに出力しようとした場合、上位５ビツトは“０１１１
１″となるため、ＯＶＦ検出回路１０８により補正信号
１１４がアクティブとなり、さらに２４ビツトのデータ
のＭＳＢが“０′より選択回路１０７は最大値出力回路
１０３を選択しデータ“７ＦＦＦＦ、”を内部データバ
スに出力する。また、アキュムレータ１０６内のデータ
“７Ｆ６５ＡＢＨ”に加算器１０１により内部バス上の
データ“４８Ｃ２０□′を加算すると加算器１０１の出
力は“７Ｆ ６５ＡＢ）！＋ ４８ Ｃ２０ヨ＝８３Ｆ
ＩＣＢＨ”となる。コノとき、ＯＶＦ検出回路１０２に
おいて２４ビツトのうちのＭＳＢ２０５は“１″、Ｄ２
２，２０６は“０”となり２人力ＥＸＯＲ２０３の出力
はアクティブとなる。またデータラッチ２０１の出力は
“０”であるので、２人力ＥＸＯＲ２０２の出力もアク
ティブとなり補正モード信号１１１および論理演算信号
１０９がアクティブ（論理演算のときインアクティブ）
の時４人力ＡＮＤ ２０４の出力、補正信号１１２はア
クティブとなる。またデータラッチ２０１の出力“０”
′より選択回路１０５は最大値出力回路１０３の出力を
選択しアキュムレータ１０６には最大値データ“７ＦＦ
ＦＦＦ、”が入力される。
逆に負側にオーバーフローした場合にはそれぞれ選択回
路１０５及び１０７により最小値が選択され出力される
。
路１０５及び１０７により最小値が選択され出力される
。
以上のように本実施例においては、オーバーフロー補正
モードに設定する事によりプログラム上でオーバーフロ
ーしたかどうかを判断し、オーバーフローしている場合
にはプログラムにより補正データをセットするという処
理を行う事なしに、オーバーフロー自動補正を行う事が
可能となり、また、たとえオーバーフローしてもオーデ
ィオデータとしては有効となるため厳密にオーバーフロ
ーを絶対にしないプログラムを組むがために通常の動作
におけるビット精度を落としてしまう事もなくビット精
度を高く取る事が可能となる。
モードに設定する事によりプログラム上でオーバーフロ
ーしたかどうかを判断し、オーバーフローしている場合
にはプログラムにより補正データをセットするという処
理を行う事なしに、オーバーフロー自動補正を行う事が
可能となり、また、たとえオーバーフローしてもオーデ
ィオデータとしては有効となるため厳密にオーバーフロ
ーを絶対にしないプログラムを組むがために通常の動作
におけるビット精度を落としてしまう事もなくビット精
度を高く取る事が可能となる。
第４図は本発明の他の実施例２のブロック図である。本
実施例では加算器４０１．ＯＶＦ検出回路４０２、補正
値出力回路４０３１選択回路４０４゜アキュムレータ４
０５２選択回路４０６より構成される。４２０は２０ビ
ツトのビット幅を持つ内部バスである。４２４，４２３
，４２６は２４ビツト幅のデータバスであり各々上位よ
りＤ２３．Ｄ２２゜Ｄ２１．・・・、Ｄｏとする。４２
１は１９ビツト幅のデータバスで加算器４０１０２４ビ
ツトの出力（上位よりＤ２３．Ｄ２２．Ｄ２１．・・・
、ＤＯ）のうち上位よりＤ１８〜ＤＯに接続される。４
２２は５ビット幅のデータバスで、加算器４０１の出力
の上位よりＤ２３〜Ｄ１９に接続される。４２５は２０
ピツ） １１７３のデータバスで上位よりデータバス４
２４のＤ２３〜Ｄ４に接続される。４２４は２０ピツ）
ｌｌ１ｍのデータバスで上位よりデータバス４２６のＤ
Ｉ９〜ＤＯに接続される。
実施例では加算器４０１．ＯＶＦ検出回路４０２、補正
値出力回路４０３１選択回路４０４゜アキュムレータ４
０５２選択回路４０６より構成される。４２０は２０ビ
ツトのビット幅を持つ内部バスである。４２４，４２３
，４２６は２４ビツト幅のデータバスであり各々上位よ
りＤ２３．Ｄ２２゜Ｄ２１．・・・、Ｄｏとする。４２
１は１９ビツト幅のデータバスで加算器４０１０２４ビ
ツトの出力（上位よりＤ２３．Ｄ２２．Ｄ２１．・・・
、ＤＯ）のうち上位よりＤ１８〜ＤＯに接続される。４
２２は５ビット幅のデータバスで、加算器４０１の出力
の上位よりＤ２３〜Ｄ１９に接続される。４２５は２０
ピツ） １１７３のデータバスで上位よりデータバス４
２４のＤ２３〜Ｄ４に接続される。４２４は２０ピツ）
ｌｌ１ｍのデータバスで上位よりデータバス４２６のＤ
Ｉ９〜ＤＯに接続される。
第５図は補正値出力回路４０３の構成図である。
＋／−指示信号４１２の入力に対しＤ２３〜Ｄ。
までの２４ビツトのデータを出力する。
第６図はＯＶＦ検出回路４０２の構成図である。
ＯＶＦ検出回路４０２は５人力ＮＡＮＤ６０１゜５人力
０Ｒ６０２，データラッチ６０３．２人力ＥＸＯＲ６０
４，３人力ＡＮＤ６０５．５人力ＡＮＤ６０６により構
成される。５人力ＮＡＮＤ ６０１及び５人力０Ｒ６０
２の入力には加算器４０１の出力のうちＤ２３〜Ｄ１９
が入力される。データラッチ６０３０入力にはＤ２３が
入力され動作クロック入力にはＯＰ信号４０８が入力さ
れる。２人力ＥＸＯＲの入力にはＤ２３とデータラッチ
６０３の出力が入力される。さらにデータラッチ６０３
の出力は＋／−指示信号４１２として出力される。３人
力ＡＮＤ ６０５の入力には５人力ＮＡＮＤ６０１（７
）出力、５人力ＯＲ６０２（７）出力および補正モード
信号４０９が入力され、補正モード信号４１１を出力す
る。５人力ＡＮＤ６０６の入力には、５人力ＮＡＮＤ６
０１の出力、５人力０Ｒ６０２の出力、２人力ＥＸＯＲ
６０４の出力、論理演算信号４０７．及び補正モード信
号４０９が入力され、補正信号４１０を出力する。
０Ｒ６０２，データラッチ６０３．２人力ＥＸＯＲ６０
４，３人力ＡＮＤ６０５．５人力ＡＮＤ６０６により構
成される。５人力ＮＡＮＤ ６０１及び５人力０Ｒ６０
２の入力には加算器４０１の出力のうちＤ２３〜Ｄ１９
が入力される。データラッチ６０３０入力にはＤ２３が
入力され動作クロック入力にはＯＰ信号４０８が入力さ
れる。２人力ＥＸＯＲの入力にはＤ２３とデータラッチ
６０３の出力が入力される。さらにデータラッチ６０３
の出力は＋／−指示信号４１２として出力される。３人
力ＡＮＤ ６０５の入力には５人力ＮＡＮＤ６０１（７
）出力、５人力ＯＲ６０２（７）出力および補正モード
信号４０９が入力され、補正モード信号４１１を出力す
る。５人力ＡＮＤ６０６の入力には、５人力ＮＡＮＤ６
０１の出力、５人力０Ｒ６０２の出力、２人力ＥＸＯＲ
６０４の出力、論理演算信号４０７．及び補正モード信
号４０９が入力され、補正信号４１０を出力する。
固定値出力回路は＋／−指示信号４１２により補正デー
タ出力する回路である。ＯＶＦ検出回路４０２は加算器
４０１の出力がＯＶＦマージン内でオーバーフローして
いるかどうかを判断し、補正信号４１１を出力し、また
ＯｖＦマージン内でオーバーフローしている状態でＭＳ
Ｂの反転を判断し、ＭＳＢが反転した時オーバーフロー
マージンを越えてオーバーフローした事を検出して補正
信号４１０を出力する。選択回路４０４は補正信号４１
０により補正値出力回路４０３の出力かあるいは加算器
４０１の出力かを選択しアキュムレータ４０５に出力す
る。選択回路４０６は補正信号４１１により補正値出力
回路４０３の出力かあるいはアキュムレータ４０５の出
力かを選択し内部バスに出力する。以上を除き他の構成
は実施例１と同一であり、動作も実施例１と同一である
。
タ出力する回路である。ＯＶＦ検出回路４０２は加算器
４０１の出力がＯＶＦマージン内でオーバーフローして
いるかどうかを判断し、補正信号４１１を出力し、また
ＯｖＦマージン内でオーバーフローしている状態でＭＳ
Ｂの反転を判断し、ＭＳＢが反転した時オーバーフロー
マージンを越えてオーバーフローした事を検出して補正
信号４１０を出力する。選択回路４０４は補正信号４１
０により補正値出力回路４０３の出力かあるいは加算器
４０１の出力かを選択しアキュムレータ４０５に出力す
る。選択回路４０６は補正信号４１１により補正値出力
回路４０３の出力かあるいはアキュムレータ４０５の出
力かを選択し内部バスに出力する。以上を除き他の構成
は実施例１と同一であり、動作も実施例１と同一である
。
以上説明したように本発明はオーバーフローマージンを
越えてオーバーフローした場合に最大値あるいは最小値
の補正データを７キユムレータに格納しまたアキュムレ
ータ内でオーバーフローマージン内にオーバーフローし
ているブータラ内部バスに出力する場合にも内部バス内
の最大値あるいは最小値を補正回路により出力してやる
ことにより、プログラムでオーバーフローフラグヲ判断
する命令、および補正データを代入する命令が不要とな
るため演算スピードが増すという効果がある。またオー
バーフローマージンを越えてオーバーフローしても、ア
キュムレータ内での最大値あるいは最小値が代入される
ため、音声データとしては、引き続き演算可能な有効な
データを出力する事ができるという効果がある。
越えてオーバーフローした場合に最大値あるいは最小値
の補正データを７キユムレータに格納しまたアキュムレ
ータ内でオーバーフローマージン内にオーバーフローし
ているブータラ内部バスに出力する場合にも内部バス内
の最大値あるいは最小値を補正回路により出力してやる
ことにより、プログラムでオーバーフローフラグヲ判断
する命令、および補正データを代入する命令が不要とな
るため演算スピードが増すという効果がある。またオー
バーフローマージンを越えてオーバーフローしても、ア
キュムレータ内での最大値あるいは最小値が代入される
ため、音声データとしては、引き続き演算可能な有効な
データを出力する事ができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＯＶＦ検出回路１０２の構成図、第３図は第１図の
ＯｖＦ検出回路１０８の構成図、第４図は他の実施例の
ブロック図、第５図は第４図の固定値出力回路４０３の
構成図、第６図は第４図のＯＶＦ検出回路４０２の構成
図である。 １０１・・・・・・加算器、１０２・・・・・・ＯＶＦ
検出回路、１０３・・・・・・最大値出力回路、１０４
・・・・・・最小値出力回路、１０５・・・・・・選択
回路、１０６・・・・・・アキュムレータ、１０７・・
・・・・選択回路、１０８・・・・・・ＯＶＦ検出回路
、１０９・・・・・・論理演算信号、１１０・・・・・
・ＯＰ倍信号１１１・・・・・・補正モード信号、１１
２・・・・・・補正信号、１１３・・・・・・＋／−指
示信号、１１４・・・・・・補正信号、１１５・・・・
・・内部バスデータ、２０１・・・・・・データラッチ
、２０２・・・・・・２人力ＥＸＯＲゲート、２０３・
・・・・・２人力ＥＸＯＲゲート、２０４・・・・・・
４人力ＡＮＤゲート、２０５・川・・２４ビツトデータ
の最上位ビット、２０６・・・・・・上位より第２ビツ
ト、３０１・・・・・・５人力ＯＲゲート、３０２・・
・・・・５人力ＮＡＮＤゲート、３０３・・・・・・３
人力ＡＮＤゲート、４０１・・・・・・加算器、４０２
・・川・ＯＶＦ検出回路、４０３・・・・・・補正値出
力回路、４０４・・・・・・選択回路、４０５・・・・
・・アキュムレータ、４ｏ６・・・・・・選択回路、４
０７・・・・・・論理演算信号、４０８・・・・・・Ｏ
Ｐ倍信号４０９・・・・・・補正モード信号、４１０・
・・・・・補正信号、４１１・・・・・・補正信号、４
１２・・・・・・＋／−指示信号、５０１・・・・・・
インバータ、６０１・・・・・・５人力ＮＡＮＤ、６０
２・・・・・・５人力ＯＲ，６０３・・・・・・データ
ラッチ、６０４・・・・・・２人力ＥＸＯＲ。 ６０５・・・・・・３人力ＡＮＤ、６０６・・・・・・
５人力ＡＮＤ。 １２０．１２１，１２２，１２３，１２４，１２５゜１
２６．１２７，１２８，１２９，１３０，１３１゜４２
０．４２１，４２２，４２３，４２４，４２５゜４２６
．４２７・・・・・・データバス。 代理人 弁理士 内 原 音 用１図 ＯＰイま号 第２図 オ請正モート°イ濾・号ト 第３図 第４図
図のＯＶＦ検出回路１０２の構成図、第３図は第１図の
ＯｖＦ検出回路１０８の構成図、第４図は他の実施例の
ブロック図、第５図は第４図の固定値出力回路４０３の
構成図、第６図は第４図のＯＶＦ検出回路４０２の構成
図である。 １０１・・・・・・加算器、１０２・・・・・・ＯＶＦ
検出回路、１０３・・・・・・最大値出力回路、１０４
・・・・・・最小値出力回路、１０５・・・・・・選択
回路、１０６・・・・・・アキュムレータ、１０７・・
・・・・選択回路、１０８・・・・・・ＯＶＦ検出回路
、１０９・・・・・・論理演算信号、１１０・・・・・
・ＯＰ倍信号１１１・・・・・・補正モード信号、１１
２・・・・・・補正信号、１１３・・・・・・＋／−指
示信号、１１４・・・・・・補正信号、１１５・・・・
・・内部バスデータ、２０１・・・・・・データラッチ
、２０２・・・・・・２人力ＥＸＯＲゲート、２０３・
・・・・・２人力ＥＸＯＲゲート、２０４・・・・・・
４人力ＡＮＤゲート、２０５・川・・２４ビツトデータ
の最上位ビット、２０６・・・・・・上位より第２ビツ
ト、３０１・・・・・・５人力ＯＲゲート、３０２・・
・・・・５人力ＮＡＮＤゲート、３０３・・・・・・３
人力ＡＮＤゲート、４０１・・・・・・加算器、４０２
・・川・ＯＶＦ検出回路、４０３・・・・・・補正値出
力回路、４０４・・・・・・選択回路、４０５・・・・
・・アキュムレータ、４ｏ６・・・・・・選択回路、４
０７・・・・・・論理演算信号、４０８・・・・・・Ｏ
Ｐ倍信号４０９・・・・・・補正モード信号、４１０・
・・・・・補正信号、４１１・・・・・・補正信号、４
１２・・・・・・＋／−指示信号、５０１・・・・・・
インバータ、６０１・・・・・・５人力ＮＡＮＤ、６０
２・・・・・・５人力ＯＲ，６０３・・・・・・データ
ラッチ、６０４・・・・・・２人力ＥＸＯＲ。 ６０５・・・・・・３人力ＡＮＤ、６０６・・・・・・
５人力ＡＮＤ。 １２０．１２１，１２２，１２３，１２４，１２５゜１
２６．１２７，１２８，１２９，１３０，１３１゜４２
０．４２１，４２２，４２３，４２４，４２５゜４２６
．４２７・・・・・・データバス。 代理人 弁理士 内 原 音 用１図 ＯＰイま号 第２図 オ請正モート°イ濾・号ト 第３図 第４図
Claims (6)
- （１）演算回路と、該演算回路内のデータ幅に対して、
演算結果がオーバーフローしたかどうかを検出する第１
のオーバーフロー検出回路と、内部バスに対し前記演算
回路内のデータがオーバーフローしたかどうかを検出す
る第２のオーバーフロー検出回路と、第１の選択回路と
、第２の選択回路と、補正データ出力回路と、アキュム
レータとを有し、前記演算回路の入力には前記内部バス
と前記内部バスの最上位ビットを拡張して前記内部バス
のデータの上位に付加するオーバーヘッド・マージン・
ビット及び前記アキュムレータの出力が接続され、前記
演算回路の出力は前記第１のオーバーフロー検出回路及
び前記第１の選択回路に接続され、前記第１のオーバー
フロー検出回路の出力は前記第１の選択回路に接続され
、前記補正データ出力回路の出力は前記第１および第２
の選択回路に接続され、前記第１の選択回路の出力は前
記アキュムレータに接続されこの出力は前記第２の選択
回路、前記演算回路及び第２のオーバーフロー検出回路
に接続され、前記第２のオーバーフロー検出回路の出力
は前記第２の選択回路に接続され、その出力は前記内部
バスに接続される事を特徴とするオーバーフロー補正回
路。 - （２）前記第１の選択回路は前記第１のオーバーフロー
検出回路の出力の値によって前記演算回路の出力か、あ
るいは前記補正データ出力回路の出力を選択して出力す
ることを特徴とする特許請求の範囲第１項記載のオーバ
ーフロー補正回路。 - （３）前記第２の選択回路は、第２のオーバーフロー検
出回路の出力の値により、前記アキュムレータの出力か
、あるいは前記補正データ出力回路の出力かを選択して
出力することを特徴とする特許請求の範囲第１項記載の
オーバーフロー補正回路。 - （４）前記補正データ出力回路は前記演算回路の出力の
あらかじめ定められた最大値あるいは最小値及び前記内
部バスのあらかじめ定められた最大値あるいは最小値を
出力する事を特徴とする特許請求の範囲第１項記載のオ
ーバーフロー補正回路。 - （５）前記第１のオーバーフロー検出回路は前記ＡＬＵ
の演算結果がオーバーフローしたかどうかを、前記演算
回路のデータが前記内部バスのデータに対し、オーバー
フローしている際の前記演算回路の出力データの最上位
ビットの反転を検出することにより前記演算回路の出力
がオーバーフローしたかどうかを検出することを特徴と
する特許請求の範囲第１項記載のオーバーフロー補正回
路。 - （６）前記第２のオーバーフロー検出回路は前記演算回
路のデータのうち前記内部バスに対する前記オーバーヘ
ッド・マージン・ビット内の任意のビットの反転を検出
する事により前記演算回路内のデータが前記内部バスに
対しオーバーフローしているかどうかを検出することを
特徴とする特許請求の範囲第１項記載のオーバーフロー
補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144065A JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
| EP89110642A EP0345819B1 (en) | 1988-06-10 | 1989-06-12 | Overflow correction circuit |
| DE68927689T DE68927689T2 (de) | 1988-06-10 | 1989-06-12 | Überlaufkorrekturschaltung |
| US07/364,478 US4945507A (en) | 1988-06-10 | 1989-06-12 | Overflow correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144065A JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311320A true JPH01311320A (ja) | 1989-12-15 |
| JP2600293B2 JP2600293B2 (ja) | 1997-04-16 |
Family
ID=15353485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144065A Expired - Lifetime JP2600293B2 (ja) | 1988-06-10 | 1988-06-10 | オーバーフロー補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4945507A (ja) |
| EP (1) | EP0345819B1 (ja) |
| JP (1) | JP2600293B2 (ja) |
| DE (1) | DE68927689T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286023A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 演算回路 |
| JPH06202850A (ja) * | 1992-10-16 | 1994-07-22 | Delco Electron Corp | データ処理装置 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109976B2 (ja) * | 1989-02-23 | 1995-11-22 | エルエスアイ・ロジック株式会社 | ディジタルフィルタを用いた演算装置 |
| JPH0760990B2 (ja) * | 1989-02-23 | 1995-06-28 | エルエスアイ・ロジック株式会社 | ディジタルフィルタ |
| JPH0797313B2 (ja) * | 1989-08-30 | 1995-10-18 | 株式会社東芝 | 計算機及びこの計算機に用いられる演算方法 |
| US5038314A (en) * | 1989-11-17 | 1991-08-06 | Digital Equipment Corporation | Method and apparatus for correction of underflow and overflow |
| US5164914A (en) * | 1991-01-03 | 1992-11-17 | Hewlett-Packard Company | Fast overflow and underflow limiting circuit for signed adder |
| JPH04309123A (ja) * | 1991-04-08 | 1992-10-30 | Nec Corp | 冗長２進演算回路 |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| ATE180907T1 (de) * | 1991-10-29 | 1999-06-15 | Advanced Micro Devices Inc | Arithmetik-logik-einheit |
| US5493581A (en) * | 1992-08-14 | 1996-02-20 | Harris Corporation | Digital down converter and method |
| US5422805A (en) * | 1992-10-21 | 1995-06-06 | Motorola, Inc. | Method and apparatus for multiplying two numbers using signed arithmetic |
| JPH06175821A (ja) * | 1992-12-10 | 1994-06-24 | Fujitsu Ltd | 演算装置 |
| US5408670A (en) * | 1992-12-18 | 1995-04-18 | Xerox Corporation | Performing arithmetic in parallel on composite operands with packed multi-bit components |
| JP3071607B2 (ja) * | 1993-06-01 | 2000-07-31 | 日本電気株式会社 | 乗算回路 |
| JP3487903B2 (ja) * | 1993-11-12 | 2004-01-19 | 松下電器産業株式会社 | 演算装置及び演算方法 |
| US5448509A (en) * | 1993-12-08 | 1995-09-05 | Hewlett-Packard Company | Efficient hardware handling of positive and negative overflow resulting from arithmetic operations |
| JP2591463B2 (ja) * | 1993-12-27 | 1997-03-19 | 日本電気株式会社 | リミッタ装置 |
| JPH07253965A (ja) * | 1994-03-16 | 1995-10-03 | Fujitsu Ltd | 積和演算器 |
| JP3105738B2 (ja) * | 1994-06-10 | 2000-11-06 | 日本電気株式会社 | 情報処理装置 |
| EP0780759A1 (en) * | 1995-12-22 | 1997-06-25 | Lucent Technologies Inc. | Elimination of math overflow flag generation delay in an alu |
| EP0806722A1 (en) * | 1996-05-06 | 1997-11-12 | Motorola, Inc. | Method and apparatus for a multiply and accumulate circuit having a dynamic saturation range |
| CN1210647C (zh) * | 1996-11-29 | 2005-07-13 | 松下电器产业株式会社 | 适于作由正值处理及饱和运算处理组成的修整处理的处理器 |
| US5901306A (en) * | 1997-06-23 | 1999-05-04 | Sun Microsystems, Inc. | Method and apparatus for reducing a computational result to the range boundaries of a signed 8-bit integer in case of overflow |
| US5887181A (en) * | 1997-06-23 | 1999-03-23 | Sun Microsystems, Inc. | Method and apparatus for reducing a computational result to the range boundaries of an unsigned 8-bit integer in case of overflow |
| US5870320A (en) * | 1997-06-23 | 1999-02-09 | Sun Microsystems, Inc. | Method for reducing a computational result to the range boundaries of a signed 16-bit integer in case of overflow |
| GB2330226B (en) * | 1997-08-30 | 2000-12-27 | Lg Electronics Inc | Digital signal processor |
| US6282558B1 (en) * | 1997-12-19 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Data processing system and register file |
| US6748411B1 (en) | 2000-11-20 | 2004-06-08 | Agere Systems Inc. | Hierarchical carry-select multiple-input split adder |
| US6975679B2 (en) | 2001-06-01 | 2005-12-13 | Microchip Technology Incorporated | Configuration fuses for setting PWM options |
| US20020184566A1 (en) | 2001-06-01 | 2002-12-05 | Michael Catherwood | Register pointer trap |
| US6985986B2 (en) * | 2001-06-01 | 2006-01-10 | Microchip Technology Incorporated | Variable cycle interrupt disabling |
| US7020788B2 (en) | 2001-06-01 | 2006-03-28 | Microchip Technology Incorporated | Reduced power option |
| US7467178B2 (en) * | 2001-06-01 | 2008-12-16 | Microchip Technology Incorporated | Dual mode arithmetic saturation processing |
| US7003543B2 (en) * | 2001-06-01 | 2006-02-21 | Microchip Technology Incorporated | Sticky z bit |
| US6934728B2 (en) | 2001-06-01 | 2005-08-23 | Microchip Technology Incorporated | Euclidean distance instructions |
| US6952711B2 (en) | 2001-06-01 | 2005-10-04 | Microchip Technology Incorporated | Maximally negative signed fractional number multiplication |
| US7007172B2 (en) | 2001-06-01 | 2006-02-28 | Microchip Technology Incorporated | Modified Harvard architecture processor having data memory space mapped to program memory space with erroneous execution protection |
| US6937084B2 (en) | 2001-06-01 | 2005-08-30 | Microchip Technology Incorporated | Processor with dual-deadtime pulse width modulation generator |
| US7013321B2 (en) * | 2001-11-21 | 2006-03-14 | Sun Microsystems, Inc. | Methods and apparatus for performing parallel integer multiply accumulate operations |
| EP1387259B1 (en) | 2002-07-31 | 2017-09-20 | Texas Instruments Incorporated | Inter-processor control |
| EP1503280A1 (en) * | 2003-07-30 | 2005-02-02 | Texas Instruments Incorporated | Saturated arithmetic in a processing unit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4366548A (en) * | 1981-01-02 | 1982-12-28 | Sperry Corporation | Adder for exponent arithmetic |
| JPS5856032A (ja) * | 1981-09-29 | 1983-04-02 | Toshiba Corp | パイプライン演算装置 |
| US4528640A (en) * | 1982-07-13 | 1985-07-09 | Sperry Corporation | Method and a means for checking normalizing operations in a computer device |
| JPS60140422A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | 演算処理装置 |
| JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
| US4722066A (en) * | 1985-07-30 | 1988-01-26 | Rca Corporation | Digital signal overflow correction apparatus |
| JPH0644225B2 (ja) * | 1986-03-27 | 1994-06-08 | 日本電気株式会社 | 浮動小数点丸め正規化回路 |
-
1988
- 1988-06-10 JP JP63144065A patent/JP2600293B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-12 DE DE68927689T patent/DE68927689T2/de not_active Expired - Fee Related
- 1989-06-12 EP EP89110642A patent/EP0345819B1/en not_active Expired - Lifetime
- 1989-06-12 US US07/364,478 patent/US4945507A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04286023A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 演算回路 |
| JPH06202850A (ja) * | 1992-10-16 | 1994-07-22 | Delco Electron Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
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| EP0345819A2 (en) | 1989-12-13 |
| DE68927689T2 (de) | 1997-08-14 |
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