JPH04286023A - 演算回路 - Google Patents
演算回路Info
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- JPH04286023A JPH04286023A JP3051740A JP5174091A JPH04286023A JP H04286023 A JPH04286023 A JP H04286023A JP 3051740 A JP3051740 A JP 3051740A JP 5174091 A JP5174091 A JP 5174091A JP H04286023 A JPH04286023 A JP H04286023A
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- 238000000605 extraction Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 238000005520 cutting process Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は乗算回路や積和演算回路
のような演算回路に係り、特に高速にクリップ処理を行
なう演算回路に関する。昨今、乗算回路や積和演算回路
を使用するシステムにおいては、その出力ビット数に対
し、全ての出力ビットを使用することは稀であり、大半
のシステムではそのシステムで処理できるビット長に加
工して使用している。その際、乗算回路や積和演算回路
の結果を高速に処理する必要がある場合には、そのシス
テムで処理できる最適のビット長に対してオーバーフロ
ー又はアンダーフローした数を、そのシステムで処理で
きる最適のビット長で表せる最大値又は最小値にそれぞ
れ置き換えて使用することがある。
のような演算回路に係り、特に高速にクリップ処理を行
なう演算回路に関する。昨今、乗算回路や積和演算回路
を使用するシステムにおいては、その出力ビット数に対
し、全ての出力ビットを使用することは稀であり、大半
のシステムではそのシステムで処理できるビット長に加
工して使用している。その際、乗算回路や積和演算回路
の結果を高速に処理する必要がある場合には、そのシス
テムで処理できる最適のビット長に対してオーバーフロ
ー又はアンダーフローした数を、そのシステムで処理で
きる最適のビット長で表せる最大値又は最小値にそれぞ
れ置き換えて使用することがある。
【０００２】
【従来の技術】従来の乗算回路や積和演算回路等の演算
回路を使用したシステムの例を、図４の概念構成図を用
いて説明する。同図において、５１はデータＡ（ビット
長ａ）とデータＢ（ビット長ｂ）を入力して乗算又は積
和演算等の演算を行ない、データＣ（ビット長ｃ＝ビッ
ト長ａ＋ビット長ｂ）を演算結果として出力する演算回
路であり、５２は入力データＣに対してクリップ処理を
行ない、データＤ（ビット長ｄ＜ビット長ｃ）を出力す
るソフトウェアプログラムである。
回路を使用したシステムの例を、図４の概念構成図を用
いて説明する。同図において、５１はデータＡ（ビット
長ａ）とデータＢ（ビット長ｂ）を入力して乗算又は積
和演算等の演算を行ない、データＣ（ビット長ｃ＝ビッ
ト長ａ＋ビット長ｂ）を演算結果として出力する演算回
路であり、５２は入力データＣに対してクリップ処理を
行ない、データＤ（ビット長ｄ＜ビット長ｃ）を出力す
るソフトウェアプログラムである。
【０００３】ここで、クリップ処理とは、乗算又は積和
演算において、演算結果が正の値で出力レジスタ（ビッ
ト長ｄ）に対してオーバーフローした数値である場合に
該レジスタで表し得る正の最大値に置き換え、また演算
結果が負の値でオーバーフロー（即ち、アンダーフロー
）した数値である場合に負で絶対値が最大の数値に置き
換える処理をいう。
演算において、演算結果が正の値で出力レジスタ（ビッ
ト長ｄ）に対してオーバーフローした数値である場合に
該レジスタで表し得る正の最大値に置き換え、また演算
結果が負の値でオーバーフロー（即ち、アンダーフロー
）した数値である場合に負で絶対値が最大の数値に置き
換える処理をいう。
【０００４】また、図５に示すように、乗算又は積和演
算等の演算において、例えば３２ビット長のデータＣの
内、２９ビットから１４ビットまでの１６ビット長デー
タＤに切り出す時、データＣに対してデータＤの最下位
ビットのすぐ下が１であるデータを加算する丸め処理を
行なってデータＤを生成することが多いが、同図に示す
ように、データＣが負で取り出すデータＤが正となって
しまう場合に、データＤを負で絶対値が最大の数値に置
き換え、データＣが負でデータＤが正となってしまう場
合に、データＤを正の最大値に置き換える処理もクリッ
プ処理という。
算等の演算において、例えば３２ビット長のデータＣの
内、２９ビットから１４ビットまでの１６ビット長デー
タＤに切り出す時、データＣに対してデータＤの最下位
ビットのすぐ下が１であるデータを加算する丸め処理を
行なってデータＤを生成することが多いが、同図に示す
ように、データＣが負で取り出すデータＤが正となって
しまう場合に、データＤを負で絶対値が最大の数値に置
き換え、データＣが負でデータＤが正となってしまう場
合に、データＤを正の最大値に置き換える処理もクリッ
プ処理という。
【０００５】この従来の演算回路を使用したシステムで
は、通常は演算回路５１の出力データＣを所定のビット
からビットまでのビット長ｄのデータＤに単純に切り出
して出力するが、演算回路５１で、例えばオーバーフロ
ーが発生すると、割込みを発生させて、割り込み処理と
してソフトウェアプログラム５２でクリップ処理を行な
い、データＤを生成する。
は、通常は演算回路５１の出力データＣを所定のビット
からビットまでのビット長ｄのデータＤに単純に切り出
して出力するが、演算回路５１で、例えばオーバーフロ
ーが発生すると、割込みを発生させて、割り込み処理と
してソフトウェアプログラム５２でクリップ処理を行な
い、データＤを生成する。
【０００６】
【発明が解決しようとする課題】従って、乗算又は積和
演算等の演算において、高速処理が要求される分野では
、オーバーフロー等によりクリップ処理が発生する場合
には、オペレーティングシステムの割り込み処理によっ
て処理を行なうため、処理が間に合わないという問題が
あった。
演算等の演算において、高速処理が要求される分野では
、オーバーフロー等によりクリップ処理が発生する場合
には、オペレーティングシステムの割り込み処理によっ
て処理を行なうため、処理が間に合わないという問題が
あった。
【０００７】本発明は、クリップ処理をハードウェアで
実現し、乗算回路または積和演算等の演算回路の出力側
に該ハードウェアを構成することにより、高速にクリッ
プ処理を行なう演算回路を提供することを目的とする。
実現し、乗算回路または積和演算等の演算回路の出力側
に該ハードウェアを構成することにより、高速にクリッ
プ処理を行なう演算回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、図１に示す如く、加、減、乗、除、或い
はその組み合わせ演算等を行なう演算手段１１を具備す
る演算回路であって、前記演算手段１１の入力データＡ
、Ｂ及び出力データＣからオーバーフローか否かを判定
するオーバーフロー判定手段１２と、前記演算手段１１
の出力データＣを所定のビット幅分だけ切り出す切り出
し処理を行なうか否かを指定する切り出しフラグ１４と
、前記切り出しフラグ１４で切り出し処理が指定されて
いる時に、前記演算手段１１の出力データＣが正の値で
オーバーフローした場合に所定のビット幅で表しうる正
の最大値に置き換え、前記演算手段１１の出力データＣ
が負の値でオーバーフローした場合に負で絶対値が所定
のビット幅で表しうる最大の数値に置き換え、前記切り
出しフラグ１４で切り出し処理が指定されていない時に
は、前記演算手段１１の出力データＣのまま出力する第
１のクリップ手段１３とを有して構成する。
に、本発明は、図１に示す如く、加、減、乗、除、或い
はその組み合わせ演算等を行なう演算手段１１を具備す
る演算回路であって、前記演算手段１１の入力データＡ
、Ｂ及び出力データＣからオーバーフローか否かを判定
するオーバーフロー判定手段１２と、前記演算手段１１
の出力データＣを所定のビット幅分だけ切り出す切り出
し処理を行なうか否かを指定する切り出しフラグ１４と
、前記切り出しフラグ１４で切り出し処理が指定されて
いる時に、前記演算手段１１の出力データＣが正の値で
オーバーフローした場合に所定のビット幅で表しうる正
の最大値に置き換え、前記演算手段１１の出力データＣ
が負の値でオーバーフローした場合に負で絶対値が所定
のビット幅で表しうる最大の数値に置き換え、前記切り
出しフラグ１４で切り出し処理が指定されていない時に
は、前記演算手段１１の出力データＣのまま出力する第
１のクリップ手段１３とを有して構成する。
【０００９】
【作用】本発明では、図１の如く、切り出しフラグ１４
で切り出し処理が指定されている時には、演算手段１１
の出力データＣが正の値でオーバーフローした場合に所
定のビット幅で表しうる正の最大値に置き換え、また、
演算手段１１の出力データＣが負の値でオーバーフロー
した場合に負で絶対値が所定のビット幅で表しうる最大
の数値に置き換える。更に、切り出しフラグ１４で切り
出し処理が指定されていない時には、前記演算手段１１
の出力データＣのままデータＤを出力する。
で切り出し処理が指定されている時には、演算手段１１
の出力データＣが正の値でオーバーフローした場合に所
定のビット幅で表しうる正の最大値に置き換え、また、
演算手段１１の出力データＣが負の値でオーバーフロー
した場合に負で絶対値が所定のビット幅で表しうる最大
の数値に置き換える。更に、切り出しフラグ１４で切り
出し処理が指定されていない時には、前記演算手段１１
の出力データＣのままデータＤを出力する。
【００１０】このようにクリップ処理をハードウェアで
実現しており、従って、高速にクリップ処理を行なうこ
とができる。
実現しており、従って、高速にクリップ処理を行なうこ
とができる。
【００１１】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図２に本発明の第１実施例を示す。この図２は本発明の
第１実施例に係る演算回路の構成図を示したもので、積
和演算を行うものである。
説明する。 第１実施例 図２に本発明の第１実施例を示す。この図２は本発明の
第１実施例に係る演算回路の構成図を示したもので、積
和演算を行うものである。
【００１２】図２において、本実施例の演算回路は、積
和演算回路３１と、積和演算回路３１の演算の結果オー
バーフローを起こしたか否かを判定するオーバーフロー
判定回路３２と、積和演算回路３１の出力データＣ（３
７ビット長）を所定のビット幅（ここでは２９ビットか
ら１４ビットまでの１６ビット長データ）分だけ切り出
す切り出し処理を行なうか否かを指定（制御信号ＣＬＰ
＝１と）する制御フラグ３４と、制御フラグ３４で切り
出し処理が指定されている時に、積和演算回路３１の出
力データＣが正の値でオーバーフローした場合に所定の
ビット幅で表しうる正の最大値に置き換え、出力データ
Ｃが負の値でオーバーフローした場合に負で絶対値が所
定のビット幅で表しうる最大の数値に置き換え、制御フ
ラグ３４で切り出し処理が指定されていない時には、積
和演算回路３１の出力データＣのまま出力するクリップ
回路３３とから構成されている。
和演算回路３１と、積和演算回路３１の演算の結果オー
バーフローを起こしたか否かを判定するオーバーフロー
判定回路３２と、積和演算回路３１の出力データＣ（３
７ビット長）を所定のビット幅（ここでは２９ビットか
ら１４ビットまでの１６ビット長データ）分だけ切り出
す切り出し処理を行なうか否かを指定（制御信号ＣＬＰ
＝１と）する制御フラグ３４と、制御フラグ３４で切り
出し処理が指定されている時に、積和演算回路３１の出
力データＣが正の値でオーバーフローした場合に所定の
ビット幅で表しうる正の最大値に置き換え、出力データ
Ｃが負の値でオーバーフローした場合に負で絶対値が所
定のビット幅で表しうる最大の数値に置き換え、制御フ
ラグ３４で切り出し処理が指定されていない時には、積
和演算回路３１の出力データＣのまま出力するクリップ
回路３３とから構成されている。
【００１３】積和演算回路３１は、１６ビット長のデー
タＡ（ａ１、…、ａ１５）及びＢ（ｂ１、…、ｂ１５）
に対して項数５の積和演算（ａ１×ｂ１＋ａ２×ｂ２＋
…＋ａ１５×ｂ１５）を行うもので、データＡ及びＢを
入力して乗算を行ない、乗算結果として３２ビットデー
タＥを出力する乗算器３５と、３２ビット長の乗算結果
とラッチレジスタに保持されている積和の部分和（３７
ビット長）とを加算する加算器３６と、加算器３６の結
果、即ち積和の部分和を格納しておくラッチレジスタ３
７とから構成されている。
タＡ（ａ１、…、ａ１５）及びＢ（ｂ１、…、ｂ１５）
に対して項数５の積和演算（ａ１×ｂ１＋ａ２×ｂ２＋
…＋ａ１５×ｂ１５）を行うもので、データＡ及びＢを
入力して乗算を行ない、乗算結果として３２ビットデー
タＥを出力する乗算器３５と、３２ビット長の乗算結果
とラッチレジスタに保持されている積和の部分和（３７
ビット長）とを加算する加算器３６と、加算器３６の結
果、即ち積和の部分和を格納しておくラッチレジスタ３
７とから構成されている。
【００１４】オーバーフロー判定回路３２は、例えば本
実施例の場合、乗算器３５の出力データＥの符号ビット
（最上位ビット）Ｅ３６と、ラッチレジスタ３７の出力
データＦの符号ビットＦ３６と、加算器の出力データＣ
の符号ビットＣ３６を入力し、符号ビットＥ３６とＦ３
６が同値で、符号ビットＣ３６の値と異なる時、オーバ
ーフロー信号ＯＶＦ＝１とする論理を構成すればよい。 尚、このオーバーフロー判定回路３２の論理は、演算手
段１１又は１２の演算の種類に従って、その演算のオー
バーフローの定義に従って構成される。
実施例の場合、乗算器３５の出力データＥの符号ビット
（最上位ビット）Ｅ３６と、ラッチレジスタ３７の出力
データＦの符号ビットＦ３６と、加算器の出力データＣ
の符号ビットＣ３６を入力し、符号ビットＥ３６とＦ３
６が同値で、符号ビットＣ３６の値と異なる時、オーバ
ーフロー信号ＯＶＦ＝１とする論理を構成すればよい。 尚、このオーバーフロー判定回路３２の論理は、演算手
段１１又は１２の演算の種類に従って、その演算のオー
バーフローの定義に従って構成される。
【００１５】クリップ回路３３は、具体的には、図３に
示す回路で構成されている。即ち、データＣ（Ｃ３６〜
Ｃ０）を入力とし、出力データＤ（Ｄ３６〜Ｄ０）の内
、Ｄ１５〜Ｄ０の１６ビットは、オーバーフロー信号Ｏ
ＶＦ及び制御信号ＣＬＰにより制御して、３種類のデー
タに切り替えている。制御フラグ３４で切り出し処理が
指定されている（制御信号ＣＬＰ＝１）場合には、積和
演算回路３１の演算中にオーバーフローが発生しなかっ
た時（オーバーフロー信号ＯＶＦ＝０）、制御信号Ｓ１
＝１となって、ゲート回路４５−１５〜４５−０で１６
ビット長データＣ２９〜Ｃ１４が選択されてレジスタ４
７にセットされる。また、積和演算回路３１の演算中に
オーバーフローが発生した時（オーバーフロー信号ＯＶ
Ｆ＝１）、制御信号Ｓ２＝１となって、ゲート回路４５
−１５〜４５−０で、データＣが正の値（Ｃ３６＝０）
でオーバーフローした時には１６ビット幅で表しうる正
の最大値（０１１１１１１１１１１１１１１１Ｂ）が、
データＣが負の値（Ｃ３６＝１）でオーバーフローした
時には負で絶対値が１６ビット幅で表しうる最大の数値
（１０００００００００００００００Ｂ）が選択されて
レジスタ４７にセットされる。更に、制御フラグ３４で
切り出し処理が指定されていない（制御信号ＣＬＰ＝０
）場合には、積和演算回路３１の出力データＣ（Ｃ３６
〜Ｃ０）をそのままレジスタ４７にセットする。これら
の動作を表にしてまとめたものを表１に示す。
示す回路で構成されている。即ち、データＣ（Ｃ３６〜
Ｃ０）を入力とし、出力データＤ（Ｄ３６〜Ｄ０）の内
、Ｄ１５〜Ｄ０の１６ビットは、オーバーフロー信号Ｏ
ＶＦ及び制御信号ＣＬＰにより制御して、３種類のデー
タに切り替えている。制御フラグ３４で切り出し処理が
指定されている（制御信号ＣＬＰ＝１）場合には、積和
演算回路３１の演算中にオーバーフローが発生しなかっ
た時（オーバーフロー信号ＯＶＦ＝０）、制御信号Ｓ１
＝１となって、ゲート回路４５−１５〜４５−０で１６
ビット長データＣ２９〜Ｃ１４が選択されてレジスタ４
７にセットされる。また、積和演算回路３１の演算中に
オーバーフローが発生した時（オーバーフロー信号ＯＶ
Ｆ＝１）、制御信号Ｓ２＝１となって、ゲート回路４５
−１５〜４５−０で、データＣが正の値（Ｃ３６＝０）
でオーバーフローした時には１６ビット幅で表しうる正
の最大値（０１１１１１１１１１１１１１１１Ｂ）が、
データＣが負の値（Ｃ３６＝１）でオーバーフローした
時には負で絶対値が１６ビット幅で表しうる最大の数値
（１０００００００００００００００Ｂ）が選択されて
レジスタ４７にセットされる。更に、制御フラグ３４で
切り出し処理が指定されていない（制御信号ＣＬＰ＝０
）場合には、積和演算回路３１の出力データＣ（Ｃ３６
〜Ｃ０）をそのままレジスタ４７にセットする。これら
の動作を表にしてまとめたものを表１に示す。
【００１６】
【表１】
【００１７】このように本実施例の演算回路を使用した
システムでは、切り出し処理指定時には、通常、積和演
算回路３１の３７ビット長の出力データＣを２９ビット
から１４ビットまでの１６ビット長のデータＤに単純に
切り出して出力するが、積和演算回路３１でオーバーフ
ローが発生すると、データＣが正の値でオーバーフロー
した時には１６ビット幅で表しうる正の最大値に、また
データＣが負の値でオーバーフローした時には負で絶対
値が１６ビット幅で表しうる最大の数値に置き換えるク
リップ処理を行ない、データＤを生成する。従って、ハ
ードウェアにより高速にクリップ処理を行なうことがで
きる。
システムでは、切り出し処理指定時には、通常、積和演
算回路３１の３７ビット長の出力データＣを２９ビット
から１４ビットまでの１６ビット長のデータＤに単純に
切り出して出力するが、積和演算回路３１でオーバーフ
ローが発生すると、データＣが正の値でオーバーフロー
した時には１６ビット幅で表しうる正の最大値に、また
データＣが負の値でオーバーフローした時には負で絶対
値が１６ビット幅で表しうる最大の数値に置き換えるク
リップ処理を行ない、データＤを生成する。従って、ハ
ードウェアにより高速にクリップ処理を行なうことがで
きる。
【００１８】第２実施例
次に本発明の第２実施例を説明する。本実施例のクリッ
プ処理は、積和演算において、３７ビット長のデータＣ
の内、２９ビットから１４ビットまでの１６ビット長デ
ータＤに切り出す時、図５に示すように、データＣが負
で取り出すデータＤが正となってしまう場合に、データ
Ｄを負で絶対値が最大の数値に置き換え、データＣが負
でデータＤが正となる場合に、データＤを正の最大値に
置き換える処理を行うものである。
プ処理は、積和演算において、３７ビット長のデータＣ
の内、２９ビットから１４ビットまでの１６ビット長デ
ータＤに切り出す時、図５に示すように、データＣが負
で取り出すデータＤが正となってしまう場合に、データ
Ｄを負で絶対値が最大の数値に置き換え、データＣが負
でデータＤが正となる場合に、データＤを正の最大値に
置き換える処理を行うものである。
【００１９】この場合、図２に示す演算回路の構成にお
いて、オーバーフロー判定回路３２を次のようにして構
成する。即ち、オーバーフロー判定回路３２は、加算器
の出力データＣの符号ビットＣ３６〜３０と２９番目の
ビットＣ２９を入力し、符号ビットＣ３６〜３０のうち
１つでもビットＣ２９の値と異なる時、オーバーフロー
信号ＯＶＦ＝１とする論理を構成する。
いて、オーバーフロー判定回路３２を次のようにして構
成する。即ち、オーバーフロー判定回路３２は、加算器
の出力データＣの符号ビットＣ３６〜３０と２９番目の
ビットＣ２９を入力し、符号ビットＣ３６〜３０のうち
１つでもビットＣ２９の値と異なる時、オーバーフロー
信号ＯＶＦ＝１とする論理を構成する。
【００２０】このような構成の本実施例の演算回路を使
用したシステムでは、切り出し処理指定時には、通常、
積和演算回路３１の出力データＣを２９ビットから１４
ビットまでの１６ビット長のデータＤに単純に切り出し
て出力するが、データＣの符号ビットＣ３６〜３０と２
９番目のビットＣ２９の値が異なる場合には、データＣ
が正の時には１６ビット幅で表しうる正の最大値に、ま
たデータＣが負の時には負で絶対値が１６ビット幅で表
しうる最大の数値に置き換えるクリップ処理を行ない、
データＤを生成する。従って、ハードウェアにより高速
にクリップ処理を行なうことができる。
用したシステムでは、切り出し処理指定時には、通常、
積和演算回路３１の出力データＣを２９ビットから１４
ビットまでの１６ビット長のデータＤに単純に切り出し
て出力するが、データＣの符号ビットＣ３６〜３０と２
９番目のビットＣ２９の値が異なる場合には、データＣ
が正の時には１６ビット幅で表しうる正の最大値に、ま
たデータＣが負の時には負で絶対値が１６ビット幅で表
しうる最大の数値に置き換えるクリップ処理を行ない、
データＤを生成する。従って、ハードウェアにより高速
にクリップ処理を行なうことができる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
クリップ処理をハードウェアで実現し、乗算回路または
積和演算等の演算回路の出力側に該ハードウェアを構成
したことにより、高速にクリップ処理を行ないうる演算
回路を提供することができる。
クリップ処理をハードウェアで実現し、乗算回路または
積和演算等の演算回路の出力側に該ハードウェアを構成
したことにより、高速にクリップ処理を行ないうる演算
回路を提供することができる。
【図１】本発明の原理説明図である。
【図２】本発明の実施例に係る演算回路の構成図である
。
。
【図３】本発明の実施例に係る演算回路のクリップ回路
の回路図である。
の回路図である。
【図４】従来の演算回路によるクリップ処理の概念構成
図である。
図である。
【図５】クリップ処理を説明する図である。
１１、２１…演算手段
１２…オーバーフロー判定手段
１３…第１のクリップ手段
１４…切り出しフラグ
２２…判定手段
２３…第２のクリップ手段
３１…積和演算回路
３２…オーバーフロー判定回路
３３…クリップ回路
３４…制御フラグ
３５…乗算器
３６…加算器
３７…ラッチレジスタ
Claims (4)
- 【請求項１】 加、減、乗、除、或いはその組み合わ
せ演算等を行なう演算手段（１１）を具備する演算回路
であって、前記演算手段（１１）の入力データ（Ａ、Ｂ
）及び出力データ（Ｃ）からオーバーフローか否かを判
定するオーバーフロー判定手段（１２）と、前記演算手
段（１１）の出力データ（Ｃ）が正の値でオーバーフロ
ーした場合に正の最大値に置き換え、前記演算手段（１
１）の出力データ（Ｃ）が負の値でオーバーフローした
場合に負で絶対値が最大の数値に置き換える第１のクリ
ップ手段（１３）とを有することを特徴とする演算回路
。 - 【請求項２】 加、減、乗、除、或いはその組み合わ
せ演算等を行なう演算手段（１１）を具備する演算回路
であって、前記演算手段（１１）の入力データ（Ａ、Ｂ
）及び出力データ（Ｃ）からオーバーフローか否かを判
定するオーバーフロー判定手段（１２）と、前記演算手
段（１１）の出力データ（Ｃ）を所定のビット幅分だけ
切り出す切り出し処理を行なうか否かを指定する切り出
しフラグ（１４）と、前記切り出しフラグ（１４）で切
り出し処理が指定されている時に、前記演算手段（１１
）の出力データ（Ｃ）が正の値でオーバーフローした場
合に所定のビット幅で表しうる正の最大値に置き換え、
前記演算手段（１１）の出力データ（Ｃ）が負の値でオ
ーバーフローした場合に負で絶対値が所定のビット幅で
表しうる最大の数値に置き換え、前記切り出しフラグ（
１４）で切り出し処理が指定されていない時には、前記
演算手段（１１）の出力データ（Ｃ）のまま出力する第
１のクリップ手段（１３）とを有することを特徴とする
演算回路。 - 【請求項３】 加、減、乗、除、或いはその組み合わ
せ演算等を行ない所定のビット幅分だけ切り出す演算手
段（２１）を具備する演算回路であって、前記演算手段
（２１）の出力データ（Ｃ）の最上位ビットから切り出
す所定のビット幅の最上位ビットの値までのビット数と
切り出す所定のビット幅の最上位ビットの値が一致して
いるか否かを判定する判定手段（２２）と、前記演算手
段（２１）の出力データ（Ｃ）が正の値で前記判定手段
（２２）で一致していない場合に所定のビット幅で表し
うる正の最大値に置き換え、前記演算手段（２１）の出
力データ（Ｃ）が負の値で前記判定手段（２２）で一致
していない場合に負で絶対値が所定のビット幅で表しう
る最大の数値に置き換える第２のクリップ手段（２３）
とを有することを特徴とする演算回路。 - 【請求項４】 加、減、乗、除、或いはその組み合わ
せ演算等を行なう演算手段（１１）を具備する演算回路
であって、前記演算手段（１１）の出力データを所定の
ビット幅分だけ切り出す切り出し処理を行なうか否かを
指定する切り出しフラグ（１４）と、前記演算手段（１
１）の出力データ（Ｃ）の最上位ビットから切り出す所
定のビット幅の最上位ビットまでの全てのビットと切り
出す所定のビット幅の最上位ビットの値が一致している
か否かを判定する判定手段（２２）と、前記切り出しフ
ラグ（１４）で切り出し処理が指定されている時に、前
記演算手段（１１）の出力データ（Ｃ）が正の値で前記
判定手段（２２）で一致していない場合に所定のビット
幅で表しうる正の最大値に置き換え、前記演算手段（１
１）の出力データ（Ｃ）が負の値で前記判定手段（２２
）で一致していない場合に負で絶対値が所定のビット幅
で表しうる最大の数値に置き換え、前記切り出しフラグ
（１４）で切り出し処理が指定されていない時には、前
記演算手段（１１）の出力データ（Ｃ）のまま出力する
第２のクリップ手段（２３）とを有することを特徴とす
る演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051740A JPH04286023A (ja) | 1991-03-15 | 1991-03-15 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051740A JPH04286023A (ja) | 1991-03-15 | 1991-03-15 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286023A true JPH04286023A (ja) | 1992-10-12 |
Family
ID=12895308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051740A Pending JPH04286023A (ja) | 1991-03-15 | 1991-03-15 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286023A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311320A (ja) * | 1988-06-10 | 1989-12-15 | Nec Corp | オーバーフロー補正回路 |
-
1991
- 1991-03-15 JP JP3051740A patent/JPH04286023A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311320A (ja) * | 1988-06-10 | 1989-12-15 | Nec Corp | オーバーフロー補正回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960730 |