KR950003116Y1 - 2진 가산회로 - Google Patents

Abstract

내용 없음.

Description

2진 가산회로

제1도는 본 고안의 회로도.

* 도면의 주요부분에 대한 부호의 설명

10,11,12 : 먹스 13 : 감산기

30 : 시프트 레지스터 40 : 전가산기

본 고안은 2진 가산회로에 관한 것으로 특히 자리수가 서로 다른 두 입력을 하드웨어적으로 직접 가산할 수 있는 2진 가산회로에 관한 것이다.

일반적으로 2진수의 연산은 모든 디지탈 처리의 기본이 되며 이를 하드웨어적으로 에러없이 처리하고자 하는 기술이 절실히 요구되는 실정이다.

종래에는 전가산기(Full Adder)를 사용하여 2진 가산을 통상적으로 수행하는데, 입력되는 가수의 자리수가 서로 다른 경우에는 이를 소프트웨어적으로 처리하여 가산을 행하였다.

예를들어 하기의 표 1과 같은 2진 가산을 수행할 경우에는 두입력 0010+0110의 연산을 직접 수행할 수 없게 된다.

[표 1]

그러므로 이를 소프트웨어적으로 해결하여 상기 두입력이 출력 결과인 1110를 출력하였다.

따라서 종래에는 자리수가 서로 다른 두입력을 가산하기 위해서는 소정의 처리시간이 필요하게 되므로 연산 처리 속도가 저하되는 문제점을 초래하였다.

따라서 본 고안의 목적은 상기와 같은 문제점을 감안하여 자리수가 서로 다른 두입력을 하드웨어적으로 직접 가산할 수 있는 2진 가산회로를 제공함에 있다.

본 고안의 다른 목적은 2진 가산회로를 제공함으로써 연산처리속도를 개선시키는데 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 고안의 회로도로서, 가산하기 위한 두입력을 입력단(1H, 2H)으로 각각 입력하여 선택단(S)의 선택신호에 따라 상기 두입력중 한입력을 각각 출력하기 위한 제1 및 제2먹스(10, 11)와, 상기 입력단(1H, 2H)으로 입력되는 두입력의 지수데이타를 각각 입력단(3H, 4H)으로 입력하여 선택단(S)의 선택신호에 따라 상기 지수데이타중 한 지수데이타를 출력단(2Q)으로 출력하기 위한 제3먹스(12)와, 상기 입력단(3H, 4H)의 입력을 선택단(S)의 선택신호에 따라 감안하여 출력하기 위한 감산기(13)와, 상기 입력단(3H, 4H)의 입력을 비교하여 출력단(3H＞4H)으로 상기 선택신호를 출력하기 위한 비교기(20)와, 상기 비교기(20)의 상기 선택신호를 반전하여 상기 제1먹스(10)의 선택단(S)에 인가하기 위한 인버터(INV1)와, 상기 제1먹스(10)의 먹싱된 출력을 입력하여 상기 감산기(13)의 출력에 따라 시프트 시키기 위한 시프트 레지스터(30)와, 상기 입력단(1H)의 부호 데이타를 입력단(5H)으로 일측 입력하고 상기 제2먹스(11)의 출력을 타측 입력하여 익스크루시브노아 출력하기 위한 제2익스크루 시브 노아게이트부(EXN2)와, 상기 입력단(2H)의 부호데이타를 입력단(6H)으로 일측 입력하고 상기 시프트레지스터(30)의 출력을 타측 입력하여 익스크루시브노아 출력하기 위한 제1익스크루시브노아게이트부(EXN1)와, 상기 제1-2익스크루시브 노아게이트부(EXN1, EXN2)의 출력을 전가산하여 출력단(S)으로 가산데이타를 출력하여 캐리단(C)으로 캐리어데이타를 출력하는 전가산기(40)와, 상기 입력단(5H, 6H)의 입력을 익스크루시브 노아 출력하기 위한 제3익스크루시브 노아게이트(EXN3)와, 상기 전가산기(40)의 캐리데이타 및 상기 익스크루시브 노아게이트(EXN3)의 출력을 입력하여 노아출력하는 노아게이트(NOR1)와, 상기 전가산기(40)의 가산데이타 및 상기 노아게이트(NOR1)의 출력을 입력하여 최종 가산데이타를 출력단(1Q)으로 출력하기 위한 익스크루시브 오아게이트부(EOR )로 구성된다.

이하 본 고안을 상술한 구성에 의거 제1도를 참조하여 동작의 일실시예를 상세히 설명하면, 우선 본 고안에서 전술한 표-1의 자리수가 다른 두입력이 예를들어 0010와 0110라고 하였을때 이를 전가산기로 바로 가산하면 1000가 출력되어 진다.

상기 1000는 커다란 에러임에 틀림이 없다.

그러므로 제1도에서 상기 입력단(1H)으로는 0010가 입력되고 상기 입력단(2H)으로는 0110가 입력되고 상기 입력단(3H)으로는 상기 0010의 지수데이타인 0001이 입력되고 상기 입력단(4H)으로는 상기 0110의 지수데이타인 0010가 입력된다.

또한 상기 입력단(5H)으로는 상기 0010의 부호데이타 0이 입력되고 상기 입력단 (6H)으로는 상기 0100의 부호데이타 0이 입력된다.

여기서 상기 지수데이타 및 상기 부호데이타들은 상기 두입력에 따라 결정되어 지며 본 고안에서 한정된 의미로 해석되어 져서는 안된다.

따라서 상기 비교기(20)의 출력은 상기 입력단(4H)이 크므로 “로우”인 0이 출력된다.

상기 비교기(20)의 출력은 상기 선택신호가 되며 상기 선택신호는 0인 상기 제2먹스(11) 및 상기 제3먹스(12) 및 상기 감산기(13)의 선택단(S)에 입력되며 상기 제1먹스(10)의 선택단(S)에는 1이 입력된다.

여기서 상기 제1먹스(10)의 선택단(S)에 상기 선택신호가 1이 되는 것은 인버터(INV1)에 의해서 이다.

따라서 상기 제1먹스(10)의 출력은 0010가 출력된다.

상기 제2먹스(11)의 출력은 0110가 출력된다.

상기 제3먹스(12)의 출력은 0010가 출력된다.

상기 감산기(13)의 출력은 0010-0001=0001이 출력된다. 여기서 제1-2먹스(10, 11)의 출력은 선택단(S)의 선택신호가 0일 때 상기 입력단(2H)의 입력을 선택 출력하도록 조건을 설정하였으며, 상기 제3먹스(12)의 출력은 선택단(S)의 상기 선택단신호가 0일때 상기 입력단(4H)의 입력을 선택 출력하도록 조건을 설정하였고, 상기 감산기(13)의 출력은 선택단(S)의 상기 선택신호가 0일때 상기 입력단(4H)의 지수데이타에서 상기 입력단(3H)의 지수데이타를 감산하도록 조건을 설정하였다.

이와반대로 하여도 무방하며 그때는 입력을 서로 바꾸어 주면 될것이다.

따라서 상기 시프트레지스터(30)의 출력은 우측으로 시프트되어 0010에서0001로 출력된다.

여기서 상기 시프트레지스터(30)의 출력은 상기 감산기(13)의 출력만큼 시프팅(shifting)되며 이는 상기 시프트 클럭으로 제공되기 때문이다.

따라서 상기 제1익스크루시브 노아게이트부(EXN1)의 출력은 0001이 출력되는데 여기서 상기 제1익스크루시브 노아게이트부(EXN1)는 실제로 익스크루시브 노아게이트 4개와 공통입력단으로서 상기 입력단 (6H)의 부호데이타가 0가 입력되어 출력되는 것이다.

또한 상기 제2익스크루시브 노아게이트(EXN2)의 출력은 0110이 출력된다.

상기 전가산기(40)는 상기 0001과 상기 0110을 전가산하여 출력단(S)으로 가산데이타 및 캐리단(C)으로 캐리데이타를 출력한다.

이때 상기 0001+0110=0111이 가산데이타로 출력되고 캐리데이타는 0이 출력된다.

상기 제3익스크루시브 노아게이트(EXN3)의 출력은 1이 된다.

따라서 상기 노아게이트(NOR1)의 출력은 0이 된다.

그러므로 상기 익스크루시브 오아게이트부(EOR)의 최종 출력은 0111이 되는데 여기서 상기 익스크루시브 오아게이트부(EOR)는 실제로 익스크루시브 오아게이트4개와 공통입력단으로 상기 노아게이트(NOR1)의 출력 데이타인 0이 입력되어 최종 가산데이타를 출력단(1Q)으로 출력하게 되는 것이다.

따라서 두입력의 자리수룰 일치시켜 가산한 결과가 출력되어진다.

상술한 바와같이 본 고안은 자리수가 서로다른 두입력을 하드웨어적으로 직접 가산할 수 있으므로 연산처리속도가 향상되어지는 장점이 있다.

Claims (1)

1. 두입력을 가산하기 위한 2진 가산회로에 있어서, 가산하기 위한 두입력을 입력단(1H, 2H)으로 각각 입력하여 선택단(S)의 선택신호에 따라 상기 두입력중 한입력을 각각 출력하기 위한 제1 및 제2먹스(10, 11)와, 상기 입력단(1H, 2H)으로 입력되는 두입력의 지수데이타를 각각 입력단(3H, 4H)으로 입력하여 선택단(S)의 선택신호에 따라 상기 지수데이타중 한 지수데이타를 출력단(2Q)으로 출력하기 위한 제3먹스(12)와, 상기 입력단(3H, 4H)의 입력을 선택단(S)의 선택신호에 따라 감산하여 출력하기 위한 감산기(13)와, 상기 입력단(3H, 4H)의 입력을 비교하여 출력단(3H＞4H)으로 상기 선택신호를 출력하기 위한 비교기(20)와, 상기 비교기(20)의 상기 선택신호를 반전하여 상기 제1먹스(10)의 선택단(S)에 인가하기 위한 인버터(INV1)와, 상기 제1먹스(10)의 먹싱된 출력을 입력하여 상기 감산기(13)의 출력에 따라 시프트 시키기 위한 시프트 레지스터(30)와, 상기 입력단(1H)의 부호 데이타를 입력단(5H)으로 일측 입력하고 상기 제2먹스(11)의 출력을 타측 입력하여 익스크루시브노아 출력하기 위한 제2익스크루부 시브 노아게이트부(EXN2)와, 상기 입력단(2H)의 부호데이타를 입력단(6H)으로 일측 입력하고 상기 시프트레지스터(30)의 출력을 타측 입력하여 익스크루시브노아 출력하기 위한 제1익스크루시브 노아게이트부(EXN1)와, 상기 제1-2익스크루시브 노아게이트부(EXN1, EXN2)의 출력을 전가산하여 출력단(S)으로 가산데이타를 출력하며 캐리단(C)으로 캐리데이타를 출력하는 전가산기(40)와, 상기 입력단(5H, 6H)의 입력을 익스크루시브 노아 출력하기 위한 제3익스크루시브 노아게이트(EXN3)와, 상기 전가산기(40)의 캐리데이타 및 상기 익스크루시브 노아게이트(EXN3)의 출력을 입력하여 노아출력하는 노아게이트(NOR1)와, 상기 전가산기(40)의 가산데이타 및 상기 노아게이트(NOR1)의 출력을 입력하여 최종 가산데이타를 출력단(1Q)으로 출력하기 위한 익스크루시브 오아게이트부(EOR)로 구성됨을 특징으로 하는 2진가산회로.