JPH02226337A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH02226337A JPH02226337A JP1047782A JP4778289A JPH02226337A JP H02226337 A JPH02226337 A JP H02226337A JP 1047782 A JP1047782 A JP 1047782A JP 4778289 A JP4778289 A JP 4778289A JP H02226337 A JPH02226337 A JP H02226337A
- Authority
- JP
- Japan
- Prior art keywords
- overflow
- accumulator
- detection circuit
- data
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 6
- 230000004907 flux Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、例えばフィルタ演算を実行するディジタル信
号処理用プロセッサ等に使用される演算回路に関し、特
に上位数ビットにオーバーフローマージンを含んだデー
タの算述論理演算を実行する演算回路に関する。
号処理用プロセッサ等に使用される演算回路に関し、特
に上位数ビットにオーバーフローマージンを含んだデー
タの算述論理演算を実行する演算回路に関する。
［従来の技術］
従来、この種の演算回路として第４図に示す回路が知ら
れている。この演算回路は従来のＭビットの演算を実行
する算述論理ユニット（以下、ＡＬＵと呼ぶ）を含んだ
もので、Ｍビットのデータには上位Ｎビット（Ｎ＜Ｍ）
に全ビット０又は全ビット１のオーバーフローマージン
を備えている。
れている。この演算回路は従来のＭビットの演算を実行
する算述論理ユニット（以下、ＡＬＵと呼ぶ）を含んだ
もので、Ｍビットのデータには上位Ｎビット（Ｎ＜Ｍ）
に全ビット０又は全ビット１のオーバーフローマージン
を備えている。
ＡＬＵ２は入力端子１を介して入力されるＭビットのデ
ータＸ１とアキュムレータ３から出力されるＭビットの
データＸ２とを演算する。この演算結果は、アキュムレ
ータ３に与えられており、ここでＡＬＵ２の演算結果が
記憶される。アキュムレータ３の出力はＡＬＵ２にフィ
ードバックされると共にオーバーフロー検出回路４及び
サインフラグ検出回路５に供給されている。オーバーフ
ロー検出回路４は、アキュムレータ３から出力される演
算結果のデータの上位Ｎビットの値が全ビットＯ又は全
ビット１でなかったら、オーバーフロー状態であると判
断し、オーバーフローフラグＯＶＦを１にセットする。
ータＸ１とアキュムレータ３から出力されるＭビットの
データＸ２とを演算する。この演算結果は、アキュムレ
ータ３に与えられており、ここでＡＬＵ２の演算結果が
記憶される。アキュムレータ３の出力はＡＬＵ２にフィ
ードバックされると共にオーバーフロー検出回路４及び
サインフラグ検出回路５に供給されている。オーバーフ
ロー検出回路４は、アキュムレータ３から出力される演
算結果のデータの上位Ｎビットの値が全ビットＯ又は全
ビット１でなかったら、オーバーフロー状態であると判
断し、オーバーフローフラグＯＶＦを１にセットする。
また、サインフラグ検出回路５は、アキュムレータ３か
ら出力される演算結果のデータの最上位ビットが１であ
る場合には、負の値と判断してサインフラグ５ＦＧ＝１
にし、演算結果の最上位ビットが０である場合には、正
の値と判断して、サインフラグ５ＦＧ＝Ｏとする。
ら出力される演算結果のデータの最上位ビットが１であ
る場合には、負の値と判断してサインフラグ５ＦＧ＝１
にし、演算結果の最上位ビットが０である場合には、正
の値と判断して、サインフラグ５ＦＧ＝Ｏとする。
［発明が解決しようとする課題］
上述した従来の演算回路においては、アキュムレータの
値がオーバーフローマージンを超えてオーバーフローを
起こした場合、ＡＬＵ２が更に演算を続行してサインフ
ラグが変化しても、アキュムレータ３のデータは、その
まま、ＡＬＵ２の入カフに入力されるため、正のデータ
が負のデータとして、又は負のデータが正のデータとし
て夫々取り扱われてしまう正負の逆転現象が発生すると
いう問題点があった。
値がオーバーフローマージンを超えてオーバーフローを
起こした場合、ＡＬＵ２が更に演算を続行してサインフ
ラグが変化しても、アキュムレータ３のデータは、その
まま、ＡＬＵ２の入カフに入力されるため、正のデータ
が負のデータとして、又は負のデータが正のデータとし
て夫々取り扱われてしまう正負の逆転現象が発生すると
いう問題点があった。
本発明はかかる問題点に鑑みてな、されたものであって
、ＡＬＵの演算結果がオーバーフローした場合でも常に
正しい演算が行われる演算回路を提供することを目的と
する。
、ＡＬＵの演算結果がオーバーフローした場合でも常に
正しい演算が行われる演算回路を提供することを目的と
する。
［課題を解決するための手段］
本発明に係る演算回路は、上位Ｎビットにオーバーフロ
ーマージンを含むＭビット（Ｍ＞Ｎ）の入力データ及び
前演算サイクルにおける演算結果を入力しこれらの演算
を実行する算述論理ユニットと、この算述論理ユニット
の演算結果を記憶するアキュムレータと、このアキュム
レータから出力される演算結果の上位Ｎビットに基づい
てこの演算結果がオーバーフローしたか否かを検出する
第１のオーバーフロー検出回路と、前記アキュムレータ
から出力される演算結果の正・負を判定するサインフラ
グ検出回路と、前記第１のオーバーフロー検出回路の検
出出力と前記サインフラグ検出回路の検出出力とに基づ
いて前記演算結果に前記オーバーフローマージンを超え
たオーバーフローが発生したか否かを検出し、オーバー
フローが検出された場合には、前記演算結果を補正して
前記算述論理演算ユニットに出力する第２のオーバーフ
ロー検出回路とを具備したことを特徴とする。
ーマージンを含むＭビット（Ｍ＞Ｎ）の入力データ及び
前演算サイクルにおける演算結果を入力しこれらの演算
を実行する算述論理ユニットと、この算述論理ユニット
の演算結果を記憶するアキュムレータと、このアキュム
レータから出力される演算結果の上位Ｎビットに基づい
てこの演算結果がオーバーフローしたか否かを検出する
第１のオーバーフロー検出回路と、前記アキュムレータ
から出力される演算結果の正・負を判定するサインフラ
グ検出回路と、前記第１のオーバーフロー検出回路の検
出出力と前記サインフラグ検出回路の検出出力とに基づ
いて前記演算結果に前記オーバーフローマージンを超え
たオーバーフローが発生したか否かを検出し、オーバー
フローが検出された場合には、前記演算結果を補正して
前記算述論理演算ユニットに出力する第２のオーバーフ
ロー検出回路とを具備したことを特徴とする。
［作用］
本発明においては、第１のオーバーフロー検出回路とサ
インフラグ検出回路の各検出出力に基づいて、第２のオ
ーバーフロー検出回路がオーバーフローマージンを超え
るオーバーフローの発生を検出し、アキュムレータから
の演算結果を補正する。このため、続く演算においてデ
ータの正・負の逆転が防止され、正しい演算を続行させ
ることができる。
インフラグ検出回路の各検出出力に基づいて、第２のオ
ーバーフロー検出回路がオーバーフローマージンを超え
るオーバーフローの発生を検出し、アキュムレータから
の演算結果を補正する。このため、続く演算においてデ
ータの正・負の逆転が防止され、正しい演算を続行させ
ることができる。
［実施例］
次に、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図は本発明の実施例に係る演算回路の構成を示す図
である。
である。
この演算回路は、例えば上位４ビツトをオーバーフロー
マージンとして含んだ３４ビツトのデータＸｌと３４ビ
ツトの演算結果Ｘ２とを演算するものである。
マージンとして含んだ３４ビツトのデータＸｌと３４ビ
ツトの演算結果Ｘ２とを演算するものである。
入力端子１を介して入力される入力データＸ１と前演算
サイクルの演算結果Ｘ２とは、ＡＬＵ２に入力されてい
る。ＡＬＵ２はこれらのデータＸ、、Ｘ２を演算しその
演算結果をアキュムレータ３に出力する。アキュムレー
タ３は上記演算結果を記憶すると共に、その記憶内容を
オーバーフロー検出回路４、サインフラグ検出回路５及
びスーパーオーバーフロー検出回路６に出力する。
サイクルの演算結果Ｘ２とは、ＡＬＵ２に入力されてい
る。ＡＬＵ２はこれらのデータＸ、、Ｘ２を演算しその
演算結果をアキュムレータ３に出力する。アキュムレー
タ３は上記演算結果を記憶すると共に、その記憶内容を
オーバーフロー検出回路４、サインフラグ検出回路５及
びスーパーオーバーフロー検出回路６に出力する。
オーバーフロー検出回路４はアキュムレータ３の出力の
上位４ピツｌ〜の値す、、ｂ２．ｂ、。
上位４ピツｌ〜の値す、、ｂ２．ｂ、。
ｂｏが以下の２条件のいずれをも満たさない場合に、オ
ーバーフロー状態であると判断し、オーバーフローフラ
グＯＶＦを１にする。
ーバーフロー状態であると判断し、オーバーフローフラ
グＯＶＦを１にする。
ｂｔｓ ・ｂ２ ・ｂｔ ・ｂｏ＝１ （条件１
）−５＝ ｂ３ ＋ｔ）２ ＋ ｂ１＋ ｂｏ ＝ｏ （条件
２）このオーバーフロー検出回路４は、例えば第２図に
示すように、アキュムレータ３の出力の上位４ビットｂ
３．ｂ２．ｂＪ、ｂｏを夫々入力とするＮＯＲゲート１
１及びＮＡＮＤゲート１２と、これらＮＯＲゲート１１
の出力とＮＡＮＤゲート１２のインバータ１３による反
転出力とを入力とするＮＯＲゲート１４とにより構成す
ることができる。
）−５＝ ｂ３ ＋ｔ）２ ＋ ｂ１＋ ｂｏ ＝ｏ （条件
２）このオーバーフロー検出回路４は、例えば第２図に
示すように、アキュムレータ３の出力の上位４ビットｂ
３．ｂ２．ｂＪ、ｂｏを夫々入力とするＮＯＲゲート１
１及びＮＡＮＤゲート１２と、これらＮＯＲゲート１１
の出力とＮＡＮＤゲート１２のインバータ１３による反
転出力とを入力とするＮＯＲゲート１４とにより構成す
ることができる。
サインフラグ検出回路５は、アキュムレータ３の出力の
最上位ビットｂ３が１である場合には、負の値であると
してＳＦＧを１にし、０である場合には、正の値である
として、ＳＦＧをＯにする。
最上位ビットｂ３が１である場合には、負の値であると
してＳＦＧを１にし、０である場合には、正の値である
として、ＳＦＧをＯにする。
また、この回路には、新たにスーパーオーバーフロー検
出回路６が設けられている。
出回路６が設けられている。
このスーパーオーバーフロー検出回路６は、アキュムレ
ータ３の出力値がオーバーフロー状態である場合、続＜
ＡＬＵ２での演算でザインフラクか変化したとき、オー
バーフローマージンを超えてオーバーフローを起こした
ものと判断し、ＡＬＵ２の入カフにアキュムレータ３の
出力値を補正したデータを与える。
ータ３の出力値がオーバーフロー状態である場合、続＜
ＡＬＵ２での演算でザインフラクか変化したとき、オー
バーフローマージンを超えてオーバーフローを起こした
ものと判断し、ＡＬＵ２の入カフにアキュムレータ３の
出力値を補正したデータを与える。
このスーパーオーハーフｌクー検出回路６は、例えば第
３図に示すように構成されている。即ち、アキュムレー
タ３の出力ＡＱは、インバータ２１て反転されＮ Ａ
Ｎ ＤケーＩ〜２２の一方の入力に与えられると共にＮ
ＡＮＤゲート２３の一方に与えられている。ＮＡＮＤゲ
ート２２．２３は、オーバーフロー検出回路４からのオ
ーバーフローフラグビット０ＶＦＢが１の場合、つまり
、オーバーフローが発生している場合にアキュムレータ
出力ＡＱ及びその反転ピッ１〜を通過させる。ラッチ２
４．２５はこれらのデータをクロック信号ＣＬＫによっ
てラッチし、クロック信号ＣＬＫの反転信号によってＡ
ＮＤゲート２７．２８に転送する。
３図に示すように構成されている。即ち、アキュムレー
タ３の出力ＡＱは、インバータ２１て反転されＮ Ａ
Ｎ ＤケーＩ〜２２の一方の入力に与えられると共にＮ
ＡＮＤゲート２３の一方に与えられている。ＮＡＮＤゲ
ート２２．２３は、オーバーフロー検出回路４からのオ
ーバーフローフラグビット０ＶＦＢが１の場合、つまり
、オーバーフローが発生している場合にアキュムレータ
出力ＡＱ及びその反転ピッ１〜を通過させる。ラッチ２
４．２５はこれらのデータをクロック信号ＣＬＫによっ
てラッチし、クロック信号ＣＬＫの反転信号によってＡ
ＮＤゲート２７．２８に転送する。
ＡＮＤゲート２７．２８及びＮＯＲゲート２９は転送さ
れたデータをサインフラグビット５ＦＧＢの値により選
択する。例えば５ＦＧＢ＝１である場合にはＡＱが選択
され、５ＦＧＢ＝Ｏである場合には、ＡＱが選択される
。従って、オーバーフロー状態でフラグが反転された場
合には、アキュムレータ３の出力が補正されて出力され
ることになる。
れたデータをサインフラグビット５ＦＧＢの値により選
択する。例えば５ＦＧＢ＝１である場合にはＡＱが選択
され、５ＦＧＢ＝Ｏである場合には、ＡＱが選択される
。従って、オーバーフロー状態でフラグが反転された場
合には、アキュムレータ３の出力が補正されて出力され
ることになる。
［発明の効果］
以」二説明したように、本発明はＡＬＵの演算途中て°
オーバーフローマージンを超えるオーバーフローが発生
した場合でも、演算結果が補正されるから、データの正
・負の逆転現象が防止され、常に正しい演算結果が得ら
れるという効果がある。
オーバーフローマージンを超えるオーバーフローが発生
した場合でも、演算結果が補正されるから、データの正
・負の逆転現象が防止され、常に正しい演算結果が得ら
れるという効果がある。
第１図は本発明の実施例に係る演算回路を示すブロック
図、第２図は第１図のオーバーフロー検出回路の詳細な
ブロック図、第３図は第１図のスーパーオーバーフロー
検出回路の詳細なブロック図、第４図は従来の演算回路
を示すブロック図である。 １：入力端子、２；算述論理ユニット、３：アキュムレ
ータ、４；オーバーフロー検出回路、５：サインフラグ
検出回路、６・スーパーオーバーフロー検出回路
図、第２図は第１図のオーバーフロー検出回路の詳細な
ブロック図、第３図は第１図のスーパーオーバーフロー
検出回路の詳細なブロック図、第４図は従来の演算回路
を示すブロック図である。 １：入力端子、２；算述論理ユニット、３：アキュムレ
ータ、４；オーバーフロー検出回路、５：サインフラグ
検出回路、６・スーパーオーバーフロー検出回路
Claims (1)
- （１）上位Ｎビットにオーバーフローマージンを含むＭ
ビット（Ｍ＞Ｎ）の入力データ及び前演算サイクルにお
ける演算結果を入力しこれらの演算を実行する算述論理
ユニットと、この算述論理ユニットの演算結果を記憶す
るアキュムレータと、このアキュムレータから出力され
る演算結果の上位Ｎビットに基づいてこの演算結果がオ
ーバーフローしたか否かを検出する第１のオーバーフロ
ー検出回路と、前記アキュムレータから出力される演算
結果の正・負を判定するサインフラグ検出回路と、前記
第１のオーバーフロー検出回路の検出出力と前記サイン
フラグ検出回路の検出出力とに基づいて前記演算結果に
前記オーバーフローマージンを超えたオーバーフローが
発生したか否かを検出し、オーバーフローが検出された
場合には、前記演算結果を補正して前記算述論理演算ユ
ニットに出力する第２のオーバーフロー検出回路とを具
備したことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047782A JPH02226337A (ja) | 1989-02-27 | 1989-02-27 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047782A JPH02226337A (ja) | 1989-02-27 | 1989-02-27 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226337A true JPH02226337A (ja) | 1990-09-07 |
Family
ID=12784943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047782A Pending JPH02226337A (ja) | 1989-02-27 | 1989-02-27 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
-
1989
- 1989-02-27 JP JP1047782A patent/JPH02226337A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334346A (ja) * | 1994-06-10 | 1995-12-22 | Nec Corp | 情報処理装置 |
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