JPH0368412B2 - - Google Patents
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- Publication number
- JPH0368412B2 JPH0368412B2 JP58217323A JP21732383A JPH0368412B2 JP H0368412 B2 JPH0368412 B2 JP H0368412B2 JP 58217323 A JP58217323 A JP 58217323A JP 21732383 A JP21732383 A JP 21732383A JP H0368412 B2 JPH0368412 B2 JP H0368412B2
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- JP
- Japan
- Prior art keywords
- circuit
- bit
- output
- outputs
- decoder
- Prior art date
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- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001902 propagating effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はビツトシフト回路に関し、特に多数ビ
ツト入力をもつたプロセツサの高速処理に適した
シフトビツト数制御回路に関する。
ツト入力をもつたプロセツサの高速処理に適した
シフトビツト数制御回路に関する。
（従来技術）
従来、桁上げ、タイミングの形成、時間差の形
成等に使用されるビツトシフト回路においては、
シフト時に全てのビツトが同時にシフトされる構
成を取つている。又、制御すべきビツト範囲が限
られている場合においても上記ビツト範囲外のビ
ツトもシフトの対象となつていた。例えば、８ビ
ツト構成のビツトシフト回路において、制御すべ
きビツト範囲が５ビツトである場合、５ビツトだ
けシフトすれば良いにもかかわらず、常に８ビツ
トが同時にシフトされる。そこで、シフトの対象
となるビツト数だけをシフトするシフトビツト数
制御回路が作られた。
成等に使用されるビツトシフト回路においては、
シフト時に全てのビツトが同時にシフトされる構
成を取つている。又、制御すべきビツト範囲が限
られている場合においても上記ビツト範囲外のビ
ツトもシフトの対象となつていた。例えば、８ビ
ツト構成のビツトシフト回路において、制御すべ
きビツト範囲が５ビツトである場合、５ビツトだ
けシフトすれば良いにもかかわらず、常に８ビツ
トが同時にシフトされる。そこで、シフトの対象
となるビツト数だけをシフトするシフトビツト数
制御回路が作られた。
第１図は従来のシフトビツト数制御回路の第１
の例の回路図である。
の例の回路図である。
第１図において、１はシフト数を決定する排他
的デコーダでその出力は排他的なものである。出
力をａ〜ｆと名付ける。２はOR回路であり、排
他的デコーダ１の出力を図示するように１入力、
２入力、…、６入力というようにビツト数に従つ
て１入力づつ増えている。OR回路の出力をＡ〜
Ｆと名付ける。
的デコーダでその出力は排他的なものである。出
力をａ〜ｆと名付ける。２はOR回路であり、排
他的デコーダ１の出力を図示するように１入力、
２入力、…、６入力というようにビツト数に従つ
て１入力づつ増えている。OR回路の出力をＡ〜
Ｆと名付ける。
今、排他的でデコーダ１の出力ａ〜ｆのうち、
ｃが高レベルになつたとすると、OR回路２の出
力Ａ〜Ｆのうち、Ｄ，Ｅ，Ｆのみが高レベルとな
り残りのＡ，Ｂ，Ｃは低レベルとなる。この高レ
ベルになつたＤ，Ｅ，Ｆでシフト数を決定する。
このようにして、シフトすべきビツト数のみを検
出し、必要ビツトだけシフトすることができる。
ｃが高レベルになつたとすると、OR回路２の出
力Ａ〜Ｆのうち、Ｄ，Ｅ，Ｆのみが高レベルとな
り残りのＡ，Ｂ，Ｃは低レベルとなる。この高レ
ベルになつたＤ，Ｅ，Ｆでシフト数を決定する。
このようにして、シフトすべきビツト数のみを検
出し、必要ビツトだけシフトすることができる。
このシフトビツト数制御回路は、出力遅延時間
が短いという利点があるが、OR回路の１ゲート
当りの入力数が増大するという欠点がある。
が短いという利点があるが、OR回路の１ゲート
当りの入力数が増大するという欠点がある。
第２図は従来のシフトビツト数制御回路の第２
の例の回路図である。
の例の回路図である。
排他的デコーダ１は、第１図と同様に、シフト
数を決定するデコーダで排他的出力をする。その
出力をａ〜ｆとする。OR回路３は２入力であ
り、排他的デコーダ１の出力を一方の入力とし、
前段のOR回路の出力を他方の入力としている。
OR回路３の出力をＡ〜Ｆとする。今、排他的デ
コーダ１の出力ｃが高レベルになつたとき、OR
回路３の出力Ａ〜Ｆのうち、Ｄ，Ｅ，Ｆが高レベ
ル、Ａ，Ｂ，Ｃが低レベルとなり、高レベルにな
つたＤ，Ｅ，Ｆでシフト数を決定する。
数を決定するデコーダで排他的出力をする。その
出力をａ〜ｆとする。OR回路３は２入力であ
り、排他的デコーダ１の出力を一方の入力とし、
前段のOR回路の出力を他方の入力としている。
OR回路３の出力をＡ〜Ｆとする。今、排他的デ
コーダ１の出力ｃが高レベルになつたとき、OR
回路３の出力Ａ〜Ｆのうち、Ｄ，Ｅ，Ｆが高レベ
ル、Ａ，Ｂ，Ｃが低レベルとなり、高レベルにな
つたＤ，Ｅ，Ｆでシフト数を決定する。
この回路は、OR回路３の入力数が第１図に示
した回路に比べて少なくすることができるという
利点があるが、前段のOR回路の出力を次段の
OR回路の入力とするというシリーズ接続になつ
ているので、１ゲート当りの出力遅延が大きくな
るという欠点がある。
した回路に比べて少なくすることができるという
利点があるが、前段のOR回路の出力を次段の
OR回路の入力とするというシリーズ接続になつ
ているので、１ゲート当りの出力遅延が大きくな
るという欠点がある。
現在のように、64ビツトもしくは64ビツト以上
のビツト数をもつプロセツサにおいては１ゲート
当りの入力数の増大、あるいは出力遅延時間の増
大ということは致命的欠点となり、使用に耐えな
いという欠点となる。
のビツト数をもつプロセツサにおいては１ゲート
当りの入力数の増大、あるいは出力遅延時間の増
大ということは致命的欠点となり、使用に耐えな
いという欠点となる。
（発明の目的）
本発明の目的は、上記欠点を除去し、１ゲート
当りの入力数の増大及び出力遅延時間の増大を招
くことなくシフトすべきビツト数を決定し、高速
処理に適するシフトビツト数制御回路を提供する
ことにある。
当りの入力数の増大及び出力遅延時間の増大を招
くことなくシフトすべきビツト数を決定し、高速
処理に適するシフトビツト数制御回路を提供する
ことにある。
（発明の構成）
本発明のシフトビツト数制御回路は、予め定め
たビツト数のデータのシフト数を設定する高およ
び低のいずれかのレベルのシフト数決定出力を排
他的に出力する排他的デコーダと、前記排他的デ
コーダの各ビツトごとに備えられこの各ビツトの
出力のレベルを検査し、前記シフト数決定出力を
検出して伝播すべきビツト長を指定するビツト長
指定信号を出力する論理回路からなる検出回路
と、前記各ビツト長指定信号を各ビツトごとに受
け各出力端子がそれぞれ各出力端に接続されかつ
それぞれビツト順に直列接続された各ビツトごと
のトランスフアゲートを備え、前記各出力端子が
出力レベルを設定する電位設定回路にそれぞれ接
続され、かつ最上位ビツトの入力側が前記電位設
定回路に同じ回路と一端が接地された制御スイツ
チとの接続点に接続され、前記各ビツト長指定信
号が前記トランスフアゲートを断にすることによ
り前記データの下位のビツト長の信号を伝播する
よう制御する伝播回路とを有して構成する。
たビツト数のデータのシフト数を設定する高およ
び低のいずれかのレベルのシフト数決定出力を排
他的に出力する排他的デコーダと、前記排他的デ
コーダの各ビツトごとに備えられこの各ビツトの
出力のレベルを検査し、前記シフト数決定出力を
検出して伝播すべきビツト長を指定するビツト長
指定信号を出力する論理回路からなる検出回路
と、前記各ビツト長指定信号を各ビツトごとに受
け各出力端子がそれぞれ各出力端に接続されかつ
それぞれビツト順に直列接続された各ビツトごと
のトランスフアゲートを備え、前記各出力端子が
出力レベルを設定する電位設定回路にそれぞれ接
続され、かつ最上位ビツトの入力側が前記電位設
定回路に同じ回路と一端が接地された制御スイツ
チとの接続点に接続され、前記各ビツト長指定信
号が前記トランスフアゲートを断にすることによ
り前記データの下位のビツト長の信号を伝播する
よう制御する伝播回路とを有して構成する。
（実施例）
次に本発明の実施例について図面を用いて説明
する。
する。
第３図は本発明の一実施例の回路図である。
この実施例は、シフト数を決定する排他的デコ
ーダ１と、この排他的デコーダ１の出力ａ〜ｆを
それぞれ入力するインバータ１３で構成された排
他的デコーダ１の出力ａ〜ｆの各々を検出し伝播
するビツト長を検出する検出回路と、直列接続さ
れたトランスフアゲート６〜11で構成され検出回
路の出力をゲートに入力し制御スイツチ５を介し
て節点１５に入力される伝播する信号を制御する
伝播回路とを含んで構成される。尚、１４はプル
アツプ素子であり、プルアツプ制御信号４で高レ
ベルにプルアツプされている。排他的デコーダ１
の出力をａ〜ｆと名付ける。この出力ａ〜ｆはシ
フト数の重みが付加された排他的出力である。伝
播回路の出力をＡ〜Ｆと名付ける。伝播する信号
（この実施例では節地（GND）レベルである）は
制御スイツチ５のソースから入力され、節点１５
へ流れ、節点１５から伝播回路を構成しているト
ランスフアゲート６へ向つて流れる。
ーダ１と、この排他的デコーダ１の出力ａ〜ｆを
それぞれ入力するインバータ１３で構成された排
他的デコーダ１の出力ａ〜ｆの各々を検出し伝播
するビツト長を検出する検出回路と、直列接続さ
れたトランスフアゲート６〜11で構成され検出回
路の出力をゲートに入力し制御スイツチ５を介し
て節点１５に入力される伝播する信号を制御する
伝播回路とを含んで構成される。尚、１４はプル
アツプ素子であり、プルアツプ制御信号４で高レ
ベルにプルアツプされている。排他的デコーダ１
の出力をａ〜ｆと名付ける。この出力ａ〜ｆはシ
フト数の重みが付加された排他的出力である。伝
播回路の出力をＡ〜Ｆと名付ける。伝播する信号
（この実施例では節地（GND）レベルである）は
制御スイツチ５のソースから入力され、節点１５
へ流れ、節点１５から伝播回路を構成しているト
ランスフアゲート６へ向つて流れる。
次に、この実施例の動作について説明する。
今、排他的デコーダ１の出力ａ〜ｆの内、ｄが
アクテイブになつて高レベルになつたとし、その
シフト数が４の重みを持つていたとすると、出力
ｄに接続された検出回路１３が低レベルとなり、
伝播回路のトランスフアゲート８をオンにする。
その時、制御スイツチ５がオンとなるとトランス
フアゲー６，７がオンになつているので伝播回路
の出力Ａ、Ｂが低レベルとなり、Ｃ〜Ｆまではプ
ルアツプ出力、即ち高レベルが出力される。つま
り、Ｃ〜Ｆの４つの高レベルでシフト数４に相当
するビツト範囲を決できる。同様に、デコーダ１
の出力ｆが高レベルになり、シフト数６の重みが
付加されているとすると、伝播回路の出力Ａ〜Ｆ
が高レベルとなり、シフト数６に相当するビツト
範囲を決定できる。
アクテイブになつて高レベルになつたとし、その
シフト数が４の重みを持つていたとすると、出力
ｄに接続された検出回路１３が低レベルとなり、
伝播回路のトランスフアゲート８をオンにする。
その時、制御スイツチ５がオンとなるとトランス
フアゲー６，７がオンになつているので伝播回路
の出力Ａ、Ｂが低レベルとなり、Ｃ〜Ｆまではプ
ルアツプ出力、即ち高レベルが出力される。つま
り、Ｃ〜Ｆの４つの高レベルでシフト数４に相当
するビツト範囲を決できる。同様に、デコーダ１
の出力ｆが高レベルになり、シフト数６の重みが
付加されているとすると、伝播回路の出力Ａ〜Ｆ
が高レベルとなり、シフト数６に相当するビツト
範囲を決定できる。
（発明の効果）
以上詳細に説明したように、本発明は、シフト
数で重みを付加した排他的デコーダの出力を検出
回路で検出し伝播するビツト長を検出し、その出
力を伝播回路に入力してシフト数に相当する出力
数を高レベルにしてシフトするビツト範囲を決定
する構成としたので、１ゲート当りの入力数の増
大及び出力遅延時間の増大を生ずることなく、高
速処理できるシフトビツト数制御回路が得られる
という効果を有する。
数で重みを付加した排他的デコーダの出力を検出
回路で検出し伝播するビツト長を検出し、その出
力を伝播回路に入力してシフト数に相当する出力
数を高レベルにしてシフトするビツト範囲を決定
する構成としたので、１ゲート当りの入力数の増
大及び出力遅延時間の増大を生ずることなく、高
速処理できるシフトビツト数制御回路が得られる
という効果を有する。
第１図は従来のシフトビツト数制御回路の第１
の例の回路図、第２図は従来のシフトビツト数制
御回路の第２の例の回路図、第３図は本発明の一
実施例の回路図である。 １……排他的デコーダ、２，３……OR回路、
４……プルアツプ制御信号、５……制御スイツ
チ、６〜１１……トランスフアゲート（伝播回
路）、１３……インバータ（検出回路）、１４……
プルアツプ素子、１５……節点、ａ〜ｆ……デコ
ーダの出力、Ａ〜Ｆ……伝播回路の出力。
の例の回路図、第２図は従来のシフトビツト数制
御回路の第２の例の回路図、第３図は本発明の一
実施例の回路図である。 １……排他的デコーダ、２，３……OR回路、
４……プルアツプ制御信号、５……制御スイツ
チ、６〜１１……トランスフアゲート（伝播回
路）、１３……インバータ（検出回路）、１４……
プルアツプ素子、１５……節点、ａ〜ｆ……デコ
ーダの出力、Ａ〜Ｆ……伝播回路の出力。
１ 2m×ｎビツトの乗数がセツトされるレジス
タと、2n×ｎビツトの被乗数がセツトされるレ
ジスタとｎ個に分割された乗数のうち１個を取り
出す手段と、取り出した２・ｍビツトの乗数をデ
コードするデコーダと、該デコーダの出力に従つ
て被乗数の倍数を作成するマルチプル・ゲートと
該マルチプル・ゲートからの出力を加算する多入
力キヤリー・セーブ・アダー（以下CSAと略称
する）と該多入力CSAの出力をラツチする中間
レジスタと該中間レジスタにラツチされている部
分和と部分桁上りとを加算して乗算結果を求める
ためのキヤリー・プロパゲート・アダー（以下
CPAと略称する）より成る乗算回路において、
該2m×ｎビツトの被乗数を2mビツト単位で左ヘ
タと、2n×ｎビツトの被乗数がセツトされるレ
ジスタとｎ個に分割された乗数のうち１個を取り
出す手段と、取り出した２・ｍビツトの乗数をデ
コードするデコーダと、該デコーダの出力に従つ
て被乗数の倍数を作成するマルチプル・ゲートと
該マルチプル・ゲートからの出力を加算する多入
力キヤリー・セーブ・アダー（以下CSAと略称
する）と該多入力CSAの出力をラツチする中間
レジスタと該中間レジスタにラツチされている部
分和と部分桁上りとを加算して乗算結果を求める
ためのキヤリー・プロパゲート・アダー（以下
CPAと略称する）より成る乗算回路において、
該2m×ｎビツトの被乗数を2mビツト単位で左ヘ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217323A JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
| US06/672,621 US4712090A (en) | 1983-11-18 | 1984-11-19 | Data control circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217323A JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110035A JPS60110035A (ja) | 1985-06-15 |
| JPH0368412B2 true JPH0368412B2 (ja) | 1991-10-28 |
Family
ID=16702369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217323A Granted JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4712090A (ja) |
| JP (1) | JPS60110035A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
| US5771071A (en) * | 1994-06-20 | 1998-06-23 | Lau Technologies | Apparatus for coupling multiple data sources onto a printed document |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146035A (ja) * | 1974-10-18 | 1976-04-20 | Hitachi Ltd | Kosokushifutohoshiki |
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3217147A (en) * | 1961-11-28 | 1965-11-09 | Bell Telephone Labor Inc | Cumulative type decoder |
| JPS5850362B2 (ja) * | 1976-03-30 | 1983-11-10 | 富士通フアナツク株式会社 | 位置決め方式 |
-
1983
- 1983-11-18 JP JP58217323A patent/JPS60110035A/ja active Granted
-
1984
- 1984-11-19 US US06/672,621 patent/US4712090A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146035A (ja) * | 1974-10-18 | 1976-04-20 | Hitachi Ltd | Kosokushifutohoshiki |
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60110035A (ja) | 1985-06-15 |
| US4712090A (en) | 1987-12-08 |
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