JPS60110035A - シフトビット数制御回路 - Google Patents
シフトビット数制御回路Info
- Publication number
- JPS60110035A JPS60110035A JP58217323A JP21732383A JPS60110035A JP S60110035 A JPS60110035 A JP S60110035A JP 58217323 A JP58217323 A JP 58217323A JP 21732383 A JP21732383 A JP 21732383A JP S60110035 A JPS60110035 A JP S60110035A
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- JP
- Japan
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- circuit
- output
- decoder
- exclusive
- outputs
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/20—Conversion to or from n-out-of-m codes
- H03M7/22—Conversion to or from n-out-of-m codes to or from one-out-of-m codes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はビットシフト回路に関し、特に多数ビット入力
をもったプロセッサの高速処理に適したシフトビット数
制御回路に関する。
をもったプロセッサの高速処理に適したシフトビット数
制御回路に関する。
（従来技術）
従来、桁上げ、タイミングの形成１時間差の形成等に使
用されるビットシフト回路においては、シフト、時に全
てのビットが同時にシフトされる構成を取っている。又
、制御すべきビット範囲が限られている場合においても
上記ビット範囲外のビットもシフトの対象となっていた
。例えば、８ビ・ト構成の１・）ｙ：７ト回路にお“て
・制御す６きビット範囲が５と一トである場合、５ビツ
トだけシフトすれば良いにもかかわらず、常に８ビツト
が同時に７７トされる。そこで、シフトの対象となるビ
ット数だけを７７トするシフトビット数制御回路が作ら
れた。
用されるビットシフト回路においては、シフト、時に全
てのビットが同時にシフトされる構成を取っている。又
、制御すべきビット範囲が限られている場合においても
上記ビット範囲外のビットもシフトの対象となっていた
。例えば、８ビ・ト構成の１・）ｙ：７ト回路にお“て
・制御す６きビット範囲が５と一トである場合、５ビツ
トだけシフトすれば良いにもかかわらず、常に８ビツト
が同時に７７トされる。そこで、シフトの対象となるビ
ット数だけを７７トするシフトビット数制御回路が作ら
れた。
第１図は従来のシフトビット数制御回路の第１の例の回
路図である。
路図である。
第１図において、ｌはシフト数を決定する排他的デコー
ダでその出力は排他的なものである。出力金ａ ％ ｆ
と名付ける。２はＯＲ回路であジ、排他的デコーダｌの
出力全図示するように１入力。
ダでその出力は排他的なものである。出力金ａ ％ ｆ
と名付ける。２はＯＲ回路であジ、排他的デコーダｌの
出力全図示するように１入力。
２人力、・・・、６人力というようにビット数に従って
ｌ入力づつ増えている。０８回路の出力をＡ〜Ｆと名付
ける。
ｌ入力づつ増えている。０８回路の出力をＡ〜Ｆと名付
ける。
今、排他的デコーダｌの出力ａ −ｆのうち、Ｃが高レ
ベルになったとすると、ＯＲ回路２の出力Ａ、Ｆのうち
、Ｄ、Ｅ、Ｆのみが高レベルとなり残りのＡ、Ｂ、 Ｃ
は低レベルとなる。この高レベルになっｆｃＤ、Ｅ、Ｆ
でシフト数を決定する。このようにして、シフトすべき
ビット数のみを検出し、必要ビットだけシフトすること
ができる。
ベルになったとすると、ＯＲ回路２の出力Ａ、Ｆのうち
、Ｄ、Ｅ、Ｆのみが高レベルとなり残りのＡ、Ｂ、 Ｃ
は低レベルとなる。この高レベルになっｆｃＤ、Ｅ、Ｆ
でシフト数を決定する。このようにして、シフトすべき
ビット数のみを検出し、必要ビットだけシフトすること
ができる。
このシフトビット数制御回路は、出力遅延時間が短めと
いう利点があるが、ＯＲ回路の１ゲート当りの入力数が
増大するという欠点がある。
いう利点があるが、ＯＲ回路の１ゲート当りの入力数が
増大するという欠点がある。
第２図は従来のシフトビット数制御回路の第２の例の回
路図である。
路図である。
排他的デコーダ１は、第１図と同様に、シフト数を決定
するデコーダで排他的出力をする。その出力ｆ ａ −
ｆとする。ＯＲ回路３は２人力であり、排他的デコーダ
ｌの出力を一方の入力とし、前段のＯ１ｔ回路の出力を
他方の入力としている。ＯＲ回路３の出力＝ｆ Ａ−Ｆ
とする。今、排他的デコーダｌの出力Ｃが高レベルにな
ったとき、ＯＲ回路３の出力Ａ、Ｆのうち、Ｄ、 Ｅ、
Ｆが高レベル、人、、Ｂ、Ｃが低レベルとなり、高レ
ベルになったり、Ｅ、Ｆでシフト数を決定する。
するデコーダで排他的出力をする。その出力ｆ ａ −
ｆとする。ＯＲ回路３は２人力であり、排他的デコーダ
ｌの出力を一方の入力とし、前段のＯ１ｔ回路の出力を
他方の入力としている。ＯＲ回路３の出力＝ｆ Ａ−Ｆ
とする。今、排他的デコーダｌの出力Ｃが高レベルにな
ったとき、ＯＲ回路３の出力Ａ、Ｆのうち、Ｄ、 Ｅ、
Ｆが高レベル、人、、Ｂ、Ｃが低レベルとなり、高レ
ベルになったり、Ｅ、Ｆでシフト数を決定する。
この回路は、０ル回路３の入力数が第１回に示した回路
に比べて少なくすることができるという利点があるが、
前段のＯＲ回路の出力を次段の０几回路の入力とすると
いうシリーズ接続になっているので、ｌゲート当りの出
力遅延が大きくなるという欠点がある。
に比べて少なくすることができるという利点があるが、
前段のＯＲ回路の出力を次段の０几回路の入力とすると
いうシリーズ接続になっているので、ｌゲート当りの出
力遅延が大きくなるという欠点がある。
現在のように、６４ビツトもしくは６４ビツト以上のビ
ット数をもつプロセッサにおいてはｌゲート当りの入力
数の増大、あるいは出力遅延時間の増大ということは致
命的欠点となり、使用に耐えないというｊ欠点となる。
ット数をもつプロセッサにおいてはｌゲート当りの入力
数の増大、あるいは出力遅延時間の増大ということは致
命的欠点となり、使用に耐えないというｊ欠点となる。
（発明の目的）
本発明の目的は、上記欠点を除去し、ｌゲート当りの入
力数の増大及び出力遅延時間の増大を招くことなくシフ
トすべきビット数を決定し、高速処理に適するシフトビ
ット数制御回路を提供することにある。
力数の増大及び出力遅延時間の増大を招くことなくシフ
トすべきビット数を決定し、高速処理に適するシフトビ
ット数制御回路を提供することにある。
（発明の構成）
本発明のシフトビット数制御回路は、シフト数を決定す
る排他的デコーダと、排他的該デコーダの出力を各々検
出し伝播するビット長を検出する検出回路と、該検出回
路の出力？受けて伝播する信号を制御する伝播回路とを
含んで構成される。
る排他的デコーダと、排他的該デコーダの出力を各々検
出し伝播するビット長を検出する検出回路と、該検出回
路の出力？受けて伝播する信号を制御する伝播回路とを
含んで構成される。
（実施例）
次に本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例の回路図である。
この実施例は、シフト数を決定する排他的デコーダｌと
、この排他的デコーダｌの出力ａ −ｆ ｋそれぞれ入
力するインバータ１３で構成され排他的デコーダｌの出
力ａ −ｆの各々を検出し伝播するビット長を検出する
検出＠路と、直列接続されたトランス７アゲート６〜１
１で構成され検出回路の出力をゲートに入力し制御スイ
ッチｓｅ弁して節点１５に入力される伝播する信号を制
御する伝播回路とを含んで構成される。尚、１４はプル
アップ素子であり、プルアップ制御信号４で高レベルに
プルアップされている。排他的デコーダｌの出力ｆ ａ
、 ｆと名付ける。この出力ａ −、−ｆ Ｉｔｊ、
シフト数の重みが付加された排他的出力である。伝播回
路の出力ｆｔｐ、 、 Ｆと名付ける。伝播する信号（
この実施例では接地（ＧＮＤ）レベルである）は制御ス
イッチ５のソースから入力され、節点１５へ流れ、節点
１５から伝播回路を構成しているトランスファーゲート
６へ向って流れる。
、この排他的デコーダｌの出力ａ −ｆ ｋそれぞれ入
力するインバータ１３で構成され排他的デコーダｌの出
力ａ −ｆの各々を検出し伝播するビット長を検出する
検出＠路と、直列接続されたトランス７アゲート６〜１
１で構成され検出回路の出力をゲートに入力し制御スイ
ッチｓｅ弁して節点１５に入力される伝播する信号を制
御する伝播回路とを含んで構成される。尚、１４はプル
アップ素子であり、プルアップ制御信号４で高レベルに
プルアップされている。排他的デコーダｌの出力ｆ ａ
、 ｆと名付ける。この出力ａ −、−ｆ Ｉｔｊ、
シフト数の重みが付加された排他的出力である。伝播回
路の出力ｆｔｐ、 、 Ｆと名付ける。伝播する信号（
この実施例では接地（ＧＮＤ）レベルである）は制御ス
イッチ５のソースから入力され、節点１５へ流れ、節点
１５から伝播回路を構成しているトランスファーゲート
６へ向って流れる。
次に、この実施例の動作について説明する。
今、排他的デコーダｌの出力ａ −ｆの内、ｄがアクテ
ィブになって高レベルになったとし、そのシフト数が４
の重みを持っていたとすると、出力ｄに接続された検出
口Ｗ＆１３が低レベルとなり、伝播回路のトランスファ
ゲート８をオフにする。
ィブになって高レベルになったとし、そのシフト数が４
の重みを持っていたとすると、出力ｄに接続された検出
口Ｗ＆１３が低レベルとなり、伝播回路のトランスファ
ゲート８をオフにする。
その時、制御スイッチ５がオンとなるトドランスファゲ
ート６．７がオンになっているので伝播回路の出力Ａ、
Ｂが低レベルとな５、Ｃ−１！ではプルアップ出力、即
ち高レベルが出力される。つまり、Ｃ−Ｆの４つの高レ
ベルでシフト数４に相当するビット範囲を決定できる。
ート６．７がオンになっているので伝播回路の出力Ａ、
Ｂが低レベルとな５、Ｃ−１！ではプルアップ出力、即
ち高レベルが出力される。つまり、Ｃ−Ｆの４つの高レ
ベルでシフト数４に相当するビット範囲を決定できる。
同様に、デコーダ１の出力ｆが高レベルになり、シフト
数６の重みが付加されているとすると、伝播回路の出力
Ａ〜Ｆが高レベルとなり、シフト数６に相当するビット
範囲を決定で、きる。
数６の重みが付加されているとすると、伝播回路の出力
Ａ〜Ｆが高レベルとなり、シフト数６に相当するビット
範囲を決定で、きる。
（発明の効果）
以上詳細に説明したように、本発明は、シフト数で重み
を付加した排他的デコーダの出力を検出回路で検出し伝
播するビット長を検出し、その出力を伝播回路に入力し
てシフト数に相当する出力数を高レベルにしてン７卜す
るビット範囲を決定する構成としたので、ｌゲート当り
の入力数の増大及び出力遅延時間の増大を生ずることな
く、高速処理できるシフトビット数制御回路が得られる
という効果を有する。
を付加した排他的デコーダの出力を検出回路で検出し伝
播するビット長を検出し、その出力を伝播回路に入力し
てシフト数に相当する出力数を高レベルにしてン７卜す
るビット範囲を決定する構成としたので、ｌゲート当り
の入力数の増大及び出力遅延時間の増大を生ずることな
く、高速処理できるシフトビット数制御回路が得られる
という効果を有する。
第１図は従来のシフトビット数制御回路の第１の例の回
路図、第２図は従来のシフトビット数制御回路の第２の
例の回、略図、第３図は本発明の一実施例の回路図であ
る。 ｌ・・・・・・排他的デコーダ、２，３・・・・・・ｏ
ａｏｏｍ、４・・・・・・プルアップ制御信号、５・
・・・・・制御スイッチ。 ６〜１１・・・・・・トフンス７アゲート（伝播回路）
、１３・・・・・・インバータ（検出回路）、１４・・
・・・・プルアップ素子、１５・・・・・・節点、ａ−
ｆ・・・・・・デコーダの出力、Ａ−Ｐ・・・・−・伝
播回路の出力。 際２珂 狛３０
路図、第２図は従来のシフトビット数制御回路の第２の
例の回、略図、第３図は本発明の一実施例の回路図であ
る。 ｌ・・・・・・排他的デコーダ、２，３・・・・・・ｏ
ａｏｏｍ、４・・・・・・プルアップ制御信号、５・
・・・・・制御スイッチ。 ６〜１１・・・・・・トフンス７アゲート（伝播回路）
、１３・・・・・・インバータ（検出回路）、１４・・
・・・・プルアップ素子、１５・・・・・・節点、ａ−
ｆ・・・・・・デコーダの出力、Ａ−Ｐ・・・・−・伝
播回路の出力。 際２珂 狛３０
Claims (1)
- シフト数を決定する排他的デコーダと、該排他的デコー
ダの出力を各々検出し伝播するビット長を検出する検出
回路と、該検出回路の出力を受けて伝播する信号を制御
する伝播回路とを含むことを特徴とするシフトビット数
制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217323A JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
| US06/672,621 US4712090A (en) | 1983-11-18 | 1984-11-19 | Data control circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58217323A JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60110035A true JPS60110035A (ja) | 1985-06-15 |
| JPH0368412B2 JPH0368412B2 (ja) | 1991-10-28 |
Family
ID=16702369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58217323A Granted JPS60110035A (ja) | 1983-11-18 | 1983-11-18 | シフトビット数制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4712090A (ja) |
| JP (1) | JPS60110035A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156427A (ja) * | 1986-12-19 | 1988-06-29 | Fujitsu Ltd | デコ−ド回路 |
| US5771071A (en) * | 1994-06-20 | 1998-06-23 | Lau Technologies | Apparatus for coupling multiple data sources onto a printed document |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146035A (ja) * | 1974-10-18 | 1976-04-20 | Hitachi Ltd | Kosokushifutohoshiki |
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3217147A (en) * | 1961-11-28 | 1965-11-09 | Bell Telephone Labor Inc | Cumulative type decoder |
| JPS5850362B2 (ja) * | 1976-03-30 | 1983-11-10 | 富士通フアナツク株式会社 | 位置決め方式 |
-
1983
- 1983-11-18 JP JP58217323A patent/JPS60110035A/ja active Granted
-
1984
- 1984-11-19 US US06/672,621 patent/US4712090A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5146035A (ja) * | 1974-10-18 | 1976-04-20 | Hitachi Ltd | Kosokushifutohoshiki |
| JPS5278332A (en) * | 1975-12-25 | 1977-07-01 | Agency Of Ind Science & Technol | Batch digit shifter |
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
Also Published As
| Publication number | Publication date |
|---|---|
| US4712090A (en) | 1987-12-08 |
| JPH0368412B2 (ja) | 1991-10-28 |
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