JPS63156427A - デコ−ド回路 - Google Patents
デコ−ド回路Info
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- JPS63156427A JPS63156427A JP61304568A JP30456886A JPS63156427A JP S63156427 A JPS63156427 A JP S63156427A JP 61304568 A JP61304568 A JP 61304568A JP 30456886 A JP30456886 A JP 30456886A JP S63156427 A JPS63156427 A JP S63156427A
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- JP
- Japan
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- transmission gates
- turned
- gate
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 33
- 239000011159 matrix material Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
- H03M7/165—Conversion to or from thermometric code
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明のデコーダ回路は、複数のＣＭＯＳトランスミッ
シ、ンゲートをマトリックス状に配列し、また隣接する
該トランスミッションゲートの入出力を互いに接続して
おり、更にコード化されたある特定の入力値に対応しで
ある行を４１Ｈ＆するトランスミッションゲートのすべ
てが同時にオフするように各トランスミッションゲート
のゲート入力を結線している。これによりコード入力の
解読と論理出力“０″と′１”の振り分けとを同時に行
なうことができるので、回路を構成するトランジスタを
従来の回路に比べ減らすことができる。
シ、ンゲートをマトリックス状に配列し、また隣接する
該トランスミッションゲートの入出力を互いに接続して
おり、更にコード化されたある特定の入力値に対応しで
ある行を４１Ｈ＆するトランスミッションゲートのすべ
てが同時にオフするように各トランスミッションゲート
のゲート入力を結線している。これによりコード入力の
解読と論理出力“０″と′１”の振り分けとを同時に行
なうことができるので、回路を構成するトランジスタを
従来の回路に比べ減らすことができる。
本発明はデコード回路に関するものであり、更に詳しく
言えばコード入力に対応して複数の出力をＯ”側とｌ″
側の２つに振り分けるデコード回路に関するものである
。
言えばコード入力に対応して複数の出力をＯ”側とｌ″
側の２つに振り分けるデコード回路に関するものである
。
第３ＶＡは従来例に係るデコード回路の回路図であり、
４つの２人力ＮＡＮＤ回路３〜６からなるデコード部ｌ
と、インバータ７．２人力ＮＡＮＤ回路８．３人力ＮＡ
ＮＤ回路９．４人力ＨＡＮＤ回路１０からなる振り分は
部２とを有している。
４つの２人力ＮＡＮＤ回路３〜６からなるデコード部ｌ
と、インバータ７．２人力ＮＡＮＤ回路８．３人力ＮＡ
ＮＤ回路９．４人力ＨＡＮＤ回路１０からなる振り分は
部２とを有している。
この回路の動作を第４図を参照しながら説明する。まず
Ｃｏ入力とＣＩ大入力共に０″のとき、デコード部ｌの
２人力ＮＡＮＤ回路６の出力のみ“０”レベルとなる。
Ｃｏ入力とＣＩ大入力共に０″のとき、デコード部ｌの
２人力ＮＡＮＤ回路６の出力のみ“０”レベルとなる。
これにより振り分は部２の４人力ＮＡＮＤ回路ｌＯの出
力Ｑ４のみが“１”レベルとなり、残りの出力Ｑｏ ”
Ｑ３は“Ｏ″レベルなる。
力Ｑ４のみが“１”レベルとなり、残りの出力Ｑｏ ”
Ｑ３は“Ｏ″レベルなる。
次いでＣｏ入力が“ｌ”レベル、ＣＩ大入力“Ｏ”レベ
ルのとき、デコード部ｌの２人力ＨＡＮＤ回路５の出力
のみ“Ｏ”レベルとなる。
ルのとき、デコード部ｌの２人力ＨＡＮＤ回路５の出力
のみ“Ｏ”レベルとなる。
これにより振り分は部２の４人力ＮＡＮＤ回路ｌＯの出
力Ｑ４および３人力ＮＡＮＤ回路９の出力Ｑ３が“１″
レベルとなり、出力Ｑ＋ とＱ２が″０″レベルとなる
。
力Ｑ４および３人力ＮＡＮＤ回路９の出力Ｑ３が“１″
レベルとなり、出力Ｑ＋ とＱ２が″０″レベルとなる
。
同様に、Ｃｏ入力が“Ｏ″レベルＣＩ大入力“ｌ”レベ
ルのとき、出力Ｑ２〜Ｑ４が“１″レベル、Ｑｏ、Ｑ＋
が“θ″レベルなる。またＣｏ入力が“１”レベル、Ｃ
Ｉ大入力“１″ルベルのとき、出力Ｑ１〜Ｑ４が“１″
レベル。
ルのとき、出力Ｑ２〜Ｑ４が“１″レベル、Ｑｏ、Ｑ＋
が“θ″レベルなる。またＣｏ入力が“１”レベル、Ｃ
Ｉ大入力“１″ルベルのとき、出力Ｑ１〜Ｑ４が“１″
レベル。
Ｑｏが“０”レベルとなる。
このように、第３図の回路によればＣＯとＣ１に入力す
るコード入力に対応して、出力Ｑｏ ＝Ｑｓ ｔ″Ｏ″
Ｏ″レベルルベルに２分することができる しかしこの回路の構成によれば、振り分は部２に多大力
ＮＡＮＤ回路を必要とするので、実際に半導体装置で形
成する場合には不適当である。
るコード入力に対応して、出力Ｑｏ ＝Ｑｓ ｔ″Ｏ″
Ｏ″レベルルベルに２分することができる しかしこの回路の構成によれば、振り分は部２に多大力
ＮＡＮＤ回路を必要とするので、実際に半導体装置で形
成する場合には不適当である。
第５図はこの問題点を解決する別の従来例のデコード回
路の回路図であり、振り分は部２はインバータとトラン
スミッションゲートとによって構成されている。この回
路によれば第３図の回路と異なり、多久力ＮＡＮＤ回路
を含まないので、半導体装置として形成する場合も容易
である。
路の回路図であり、振り分は部２はインバータとトラン
スミッションゲートとによって構成されている。この回
路によれば第３図の回路と異なり、多久力ＮＡＮＤ回路
を含まないので、半導体装置として形成する場合も容易
である。
ところでこの回路によれば、１出力（Ｑ）に対して、１
つの２人力ＮＡＮＤ回路、１つのインバータおよび１つ
のトランスミッションゲートヲ必要としている０回路規
模の大きなデコード回路を半導体装置によって作成する
とき、これらを構成するトランジスタ数は出来るだけ少
ないことが望ましい。
つの２人力ＮＡＮＤ回路、１つのインバータおよび１つ
のトランスミッションゲートヲ必要としている０回路規
模の大きなデコード回路を半導体装置によって作成する
とき、これらを構成するトランジスタ数は出来るだけ少
ないことが望ましい。
本発明はかかる点に着目して創作されたものであり、構
成トランジスタの数を少、象°くすることが可山なデコ
ード回路の提供を目的とする。
成トランジスタの数を少、象°くすることが可山なデコ
ード回路の提供を目的とする。
本発明のデコード回路はｍ行ｎ列のマトリックス状に配
置されたＣＭＯ５）ランスミッションゲートからなり、
かつ該トランスミッシまンゲートの隣接する入出力端子
が互いに接続され、また該両端の入出力端子がそれぞれ
高電圧電源と低電圧電源に接続され、更に行を構成する
ｎ個のトランスミッションゲートがｎ入力のコード化さ
れたある特定の入カイ１に対応して同時にオフするよう
に各トランスミッションゲートのゲート入力が結線され
ていることを特徴とする。
置されたＣＭＯ５）ランスミッションゲートからなり、
かつ該トランスミッシまンゲートの隣接する入出力端子
が互いに接続され、また該両端の入出力端子がそれぞれ
高電圧電源と低電圧電源に接続され、更に行を構成する
ｎ個のトランスミッションゲートがｎ入力のコード化さ
れたある特定の入カイ１に対応して同時にオフするよう
に各トランスミッションゲートのゲート入力が結線され
ていることを特徴とする。
ある特定のコード人力が入力すると、これに対応付けら
れて配列された特定の行のトランスミッションゲートが
すべてオフする。これにより該特定の行よりも高電圧電
源側の出力はすべて高電圧レベルとなり、一方、該特定
の行よりも低電圧電源側の出力がすべて低電圧レベルと
なる。
れて配列された特定の行のトランスミッションゲートが
すべてオフする。これにより該特定の行よりも高電圧電
源側の出力はすべて高電圧レベルとなり、一方、該特定
の行よりも低電圧電源側の出力がすべて低電圧レベルと
なる。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るデコード回路の回路図
であるｅ ｃｏ 、ＣＩ はコード化された入力信号
が入力する端子であり、Ｑｏ〜Ｑ４はこの入力信号状態
に対応して“Ｏ“レベル側とｌ”レベル側とに２分され
た出力信号を出力する出力端子である。
。第１図は本発明の実施例に係るデコード回路の回路図
であるｅ ｃｏ 、ＣＩ はコード化された入力信号
が入力する端子であり、Ｑｏ〜Ｑ４はこの入力信号状態
に対応して“Ｏ“レベル側とｌ”レベル側とに２分され
た出力信号を出力する出力端子である。
またＴ口＋ ＴＩ２ 、 Ｔ２＋ 、 Ｔ２２ 、 Ｔ
３１ 、 Ｔ３２ 。
３１ 、 Ｔ３２ 。
Ｔｓ＋、Ｔａ２は、それぞれＰチャネルＭＯ３）ランジ
スタとＮチャネルＭＯＳトランジスタを並列接続してな
るトランスミッションゲートで、マトリックス状に配列
されている。そしてＴ４１とＴ ｓ ２はＣＧ ＝“Ｏ
” 、ＣＩ ＝ＭＯ”のとき同時にオフになり、Ｔ３１
とＴ３２はＣＯ＝“１″、ＣＩ＝″Ｏ″のとき同時オフ
になり、Ｔ２１とＴ２２はＣｏ ＝“ｏ”、ｃｌ＝“１
”のとき同時にオフになり、ＴｌとＴｌ２はＣＯ＝“１
″、Ｃ１＝“１”のとき同時にオフとなるように結線さ
れている。
スタとＮチャネルＭＯＳトランジスタを並列接続してな
るトランスミッションゲートで、マトリックス状に配列
されている。そしてＴ４１とＴ ｓ ２はＣＧ ＝“Ｏ
” 、ＣＩ ＝ＭＯ”のとき同時にオフになり、Ｔ３１
とＴ３２はＣＯ＝“１″、ＣＩ＝″Ｏ″のとき同時オフ
になり、Ｔ２１とＴ２２はＣｏ ＝“ｏ”、ｃｌ＝“１
”のとき同時にオフになり、ＴｌとＴｌ２はＣＯ＝“１
″、Ｃ１＝“１”のとき同時にオフとなるように結線さ
れている。
次に第２図の出力状態図を参照しながら本発明の実施例
回路の動作について説明する。まずＣｏ ＝″Ｏ″
、Ｃ１＝“ＯＮのとき、Ｔ４１とＴ４２（４行目のトラ
ンスミッションゲート）が同時にオフする。しかし他の
行のトランスミッションゲートは同時にオフにならない
、このためＱ４ ＝“１″、ＱＯ”Ｑ３＝″０”となる
。
回路の動作について説明する。まずＣｏ ＝″Ｏ″
、Ｃ１＝“ＯＮのとき、Ｔ４１とＴ４２（４行目のトラ
ンスミッションゲート）が同時にオフする。しかし他の
行のトランスミッションゲートは同時にオフにならない
、このためＱ４ ＝“１″、ＱＯ”Ｑ３＝″０”となる
。
次にＣｏ ＝“１”、ＣＩ＝“Ｏ”のとき。
Ｔ ３ ＋とＴ３２（３行目トランスミッションゲート
）が同時にオフする。しかし他の行のトランスミッショ
ンゲートはいずれかがオン状態になっている。このため
Ｑ４ ＝Ｑ３ ＝“ｌ”、Ｑ２〜Ｑ口＝“ＯＮとなる。
）が同時にオフする。しかし他の行のトランスミッショ
ンゲートはいずれかがオン状態になっている。このため
Ｑ４ ＝Ｑ３ ＝“ｌ”、Ｑ２〜Ｑ口＝“ＯＮとなる。
またＣｏ ＝“Ｏ”、Ｃ１＝“ｌ”のとき、Ｔ２１と７
２２（２行［１のトランスミッションゲート）が同時に
オフする。このためＱ４〜Ｑ２ ＝″ｌ ” 、Ｑ＋
＋ Ｑｏ ＝“ＯＮとなる。
２２（２行［１のトランスミッションゲート）が同時に
オフする。このためＱ４〜Ｑ２ ＝″ｌ ” 、Ｑ＋
＋ Ｑｏ ＝“ＯＮとなる。
そしてＣＯ＝ ｌ″ 、ＣＩ＝ “１″のと・きＴ１１
とＴｌ２（１行目のトランスミッションゲート）が同時
にオフする。このためＱ４〜Ｑ＋＝“ｌ”、Ｑｏ＝“θ
″′となる。
とＴｌ２（１行目のトランスミッションゲート）が同時
にオフする。このためＱ４〜Ｑ＋＝“ｌ”、Ｑｏ＝“θ
″′となる。
このように本発明の実施例回路によれば、特定のコード
入力に対応付けられ、ある行のトランスミッションゲー
トのみが同時にオフするように配線されているので、デ
コード機ｆ駈と振り分は機能とを兼用することが可能で
ある。このためデコード回路を構成するトランジスタの
数を減らすことができ、例えば実施例回路と第５図の従
来例回路とを比較すると、ｌ出力（Ｑ）当り、１つの２
人力ＨＡＮＤ回路分のトランジスタを減らすことができ
る。
入力に対応付けられ、ある行のトランスミッションゲー
トのみが同時にオフするように配線されているので、デ
コード機ｆ駈と振り分は機能とを兼用することが可能で
ある。このためデコード回路を構成するトランジスタの
数を減らすことができ、例えば実施例回路と第５図の従
来例回路とを比較すると、ｌ出力（Ｑ）当り、１つの２
人力ＨＡＮＤ回路分のトランジスタを減らすことができ
る。
なお実施例では２ビツトのデジタル信号入力（Ｃｏ、Ｃ
Ｉ）の場合について説明したが、多数ビットのデジタル
信号入力についても適用できる。
Ｉ）の場合について説明したが、多数ビットのデジタル
信号入力についても適用できる。
また実施例では２進数のデジタル入力信号に対応付けて
トランスミッションゲートのゲート入力を配線したが、
種々の入力信号に対応付けてトランスミッションゲート
のゲート入力を配線することが町ｆ１であることは勿論
である。
トランスミッションゲートのゲート入力を配線したが、
種々の入力信号に対応付けてトランスミッションゲート
のゲート入力を配線することが町ｆ１であることは勿論
である。
以上説明したように１本発明のデコード回路は、デコー
ド機能と振り分は機１１とを兼用するようにトランスミ
ッションゲートのゲート入力を配線しているので、従来
よりデコード回路を構成するトランジスタの数を減少さ
せることが可ｆ＠となる。これにより集植回路半導体装
置の一層の高密度化が可ｆ駈となる。
ド機能と振り分は機１１とを兼用するようにトランスミ
ッションゲートのゲート入力を配線しているので、従来
よりデコード回路を構成するトランジスタの数を減少さ
せることが可ｆ＠となる。これにより集植回路半導体装
置の一層の高密度化が可ｆ駈となる。
第１図の本発明の実施例に係るデコード回路の回路図、
第２図は第１図の回路の動作を説明するための出力状１
８図、 第３図は従来例のデコード回路の回路図、第４図は第３
図のデコード回路の動作を説明するための出力状態図、 第５図は別の従来例のデコード回路の回路図である。 （符号の説明） ｌ・・・デコード部、 ２・・・振り分は部。 ３〜６．８・・・２人力ＮＡＮＤ回路。 ７・・・インバータ。 ９・・・３人力ＮＡＮＤ回路。 ｌＯ・・・４人力ＮＡＮＤ回路、 ７口、Ｔｌ２．Ｔ２１＋Ｔ２２．Ｔ３１．Ｔ１２．Ｔ４
１゜Ｔ ｓ ２・・・ＣＭＯ３）ランスミッションケー
ト。 代理人弁理士 井桁 貞−パ、゛： ゛１．〜 ぐ 哨 Ｃ％Ｊ Ｆ 。
８図、 第３図は従来例のデコード回路の回路図、第４図は第３
図のデコード回路の動作を説明するための出力状態図、 第５図は別の従来例のデコード回路の回路図である。 （符号の説明） ｌ・・・デコード部、 ２・・・振り分は部。 ３〜６．８・・・２人力ＮＡＮＤ回路。 ７・・・インバータ。 ９・・・３人力ＮＡＮＤ回路。 ｌＯ・・・４人力ＮＡＮＤ回路、 ７口、Ｔｌ２．Ｔ２１＋Ｔ２２．Ｔ３１．Ｔ１２．Ｔ４
１゜Ｔ ｓ ２・・・ＣＭＯ３）ランスミッションケー
ト。 代理人弁理士 井桁 貞−パ、゛： ゛１．〜 ぐ 哨 Ｃ％Ｊ Ｆ 。
Claims (1)
- ｍ行ｎ列のマトリックス状に配置されたトランスミッ
ションゲートからなり、かつ該トランスミッションゲー
トの隣接する入出力端子が互いに接続され、また該両端
の入出力端子がそれぞれ高電圧電源と低電圧電源に接続
され、更に行を構成するｎ個のトランスミッションゲー
トがｎ入力のコード化されたある特定の入力値に対応し
て同時にオフするように各トランスミッションゲートの
ゲート入力が結線されていることを特徴とするデコード
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304568A JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
| US07/122,088 US4866305A (en) | 1986-12-19 | 1987-11-17 | Multiple-input multiple-output decoding circuit |
| KR8713240A KR900008055B1 (en) | 1986-12-19 | 1987-11-24 | Decoding circuitry |
| EP87402658A EP0272179A3 (en) | 1986-12-19 | 1987-11-24 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61304568A JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63156427A true JPS63156427A (ja) | 1988-06-29 |
Family
ID=17934559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61304568A Pending JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4866305A (ja) |
| EP (1) | EP0272179A3 (ja) |
| JP (1) | JPS63156427A (ja) |
| KR (1) | KR900008055B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0685686A (ja) * | 1992-02-18 | 1994-03-25 | Hyundai Electron Ind Co Ltd | デコーディング回路 |
| DE4429096A1 (de) * | 1993-08-25 | 1995-03-09 | Mitsubishi Electric Corp | Code-Umsetzer |
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| JPH02166826A (ja) * | 1988-12-20 | 1990-06-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5039883A (en) * | 1990-02-21 | 1991-08-13 | Nec Electronics Inc. | Dual input universal logic structure |
| EP0713294A1 (en) * | 1994-11-18 | 1996-05-22 | STMicroelectronics S.r.l. | Decoder with reduced architecture |
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| JPS506300A (ja) * | 1973-05-17 | 1975-01-22 |
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| JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
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| US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
-
1986
- 1986-12-19 JP JP61304568A patent/JPS63156427A/ja active Pending
-
1987
- 1987-11-17 US US07/122,088 patent/US4866305A/en not_active Expired - Fee Related
- 1987-11-24 EP EP87402658A patent/EP0272179A3/en not_active Ceased
- 1987-11-24 KR KR8713240A patent/KR900008055B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR880008545A (ko) | 1988-08-31 |
| EP0272179A3 (en) | 1990-07-04 |
| KR900008055B1 (en) | 1990-10-31 |
| US4866305A (en) | 1989-09-12 |
| EP0272179A2 (en) | 1988-06-22 |
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