JPH0618325B2 - プライオリテイ・エンコ−ダ回路 - Google Patents
プライオリテイ・エンコ−ダ回路Info
- Publication number
- JPH0618325B2 JPH0618325B2 JP60238604A JP23860485A JPH0618325B2 JP H0618325 B2 JPH0618325 B2 JP H0618325B2 JP 60238604 A JP60238604 A JP 60238604A JP 23860485 A JP23860485 A JP 23860485A JP H0618325 B2 JPH0618325 B2 JP H0618325B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- voltage source
- circuit
- priority encoder
- channel
- Prior art date
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路で用いられるプライオリティ・エンコ
ーダ回路に関する。
ーダ回路に関する。
従来，この種のプライオリティ・エンコーダ回路は，第
２図に示される様に，ゲート回路で構成されるものがあ
る。この例は，４ビット・プライオリティ・エンコーダ
回路であって，その真理値表が第３図に示されている。
すなわち，入力信号の最上位桁（MSB）I3から最初の論
理値“１”となったビットの出力を論理値“１”とし，
そのビット以下の出力を論理値“１”とし，他の出力を
論理値“０”とする動作をする。なお，第３図の真理値
表において，記号“Ｘ”は，論理値が“０”，“１”の
どちらでも良いことを示す。
２図に示される様に，ゲート回路で構成されるものがあ
る。この例は，４ビット・プライオリティ・エンコーダ
回路であって，その真理値表が第３図に示されている。
すなわち，入力信号の最上位桁（MSB）I3から最初の論
理値“１”となったビットの出力を論理値“１”とし，
そのビット以下の出力を論理値“１”とし，他の出力を
論理値“０”とする動作をする。なお，第３図の真理値
表において，記号“Ｘ”は，論理値が“０”，“１”の
どちらでも良いことを示す。
第２図のプライオリティ・エンコーダ回路を半導体集積
回路にて実現する場合，相補型MOS トランジスタ回路で
構成するのが一般的である。１つのオアゲートは，１つ
のナンドゲートと１つのインバータゲートとから構成さ
れ，更に，２入力ナンドゲートは４個のトランジスタ，
インバータゲートは２個のトランジスタを必要とする。
従って，１つの２入力オアゲートは，６個のトランジス
タを必要とする。その為，第２図の４ビット・プライオ
リティ・エンコーダ回路は，３つの２入力オアゲートか
ら成るので，１８個のトランジスタを必要とすることが
わかる。従って，従来のプライオリティ・エンコーダ回
路では，一般に，ｎビット・プライオリティ・エンコー
ダ回路を構成するのに，６（ｎ−１）個のトランジスタ
を必要とし，チップサイズが増大するという欠点があっ
た。
回路にて実現する場合，相補型MOS トランジスタ回路で
構成するのが一般的である。１つのオアゲートは，１つ
のナンドゲートと１つのインバータゲートとから構成さ
れ，更に，２入力ナンドゲートは４個のトランジスタ，
インバータゲートは２個のトランジスタを必要とする。
従って，１つの２入力オアゲートは，６個のトランジス
タを必要とする。その為，第２図の４ビット・プライオ
リティ・エンコーダ回路は，３つの２入力オアゲートか
ら成るので，１８個のトランジスタを必要とすることが
わかる。従って，従来のプライオリティ・エンコーダ回
路では，一般に，ｎビット・プライオリティ・エンコー
ダ回路を構成するのに，６（ｎ−１）個のトランジスタ
を必要とし，チップサイズが増大するという欠点があっ
た。
本発明の目的は，上記従来の欠点を除去し，必要とする
トランジスタ数の少ないプライオリティ・エンコーダ回
路を提供することにある。
トランジスタ数の少ないプライオリティ・エンコーダ回
路を提供することにある。
本発明によるプライオリティ・エンコーダ回路は，第１
のMOS トランジスタのゲートと第２のMOS トランジスタ
のゲートを接続して入力端子に導出し，該第１のMOS ト
ランジスタのドレインと該第２のMOS トランジスタのド
レインを接続して出力端子に導出し，該第２のMOS トラ
ンジスタのソースを第１の電圧源に接続した回路を単位
回路として第ｉ（ｉは正整数）段目の単位回路の第１の
MOS トランジスタのドレインを第（ｉ＋１）段目の単位
回路の第１のMOS トランジスタのソースに接続するとい
うように単位回路を複数段直列接続し，第１段目の単位
回路の第１のMOS トランジスタのソースを第２の電圧源
に接続したことを特徴とする。
のMOS トランジスタのゲートと第２のMOS トランジスタ
のゲートを接続して入力端子に導出し，該第１のMOS ト
ランジスタのドレインと該第２のMOS トランジスタのド
レインを接続して出力端子に導出し，該第２のMOS トラ
ンジスタのソースを第１の電圧源に接続した回路を単位
回路として第ｉ（ｉは正整数）段目の単位回路の第１の
MOS トランジスタのドレインを第（ｉ＋１）段目の単位
回路の第１のMOS トランジスタのソースに接続するとい
うように単位回路を複数段直列接続し，第１段目の単位
回路の第１のMOS トランジスタのソースを第２の電圧源
に接続したことを特徴とする。
本発明では，一般に，ｎビット・プライオリティ・エン
コーダ回路は，ｎ段の単位回路から成り，各々の単位回
路は２個のトランジスタを必要とする。従ってｎビット
・プライオリティ・エンコーダ回路を構成するのに，２
ｎ個のトランジスタを必要とし，従来に比べて，トラン
ジスタ数を減少させ，チップサイズを減少させることが
できる。
コーダ回路は，ｎ段の単位回路から成り，各々の単位回
路は２個のトランジスタを必要とする。従ってｎビット
・プライオリティ・エンコーダ回路を構成するのに，２
ｎ個のトランジスタを必要とし，従来に比べて，トラン
ジスタ数を減少させ，チップサイズを減少させることが
できる。
以下，本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明によるプライオリティ・エンコーダ回路
の一実施例の構成を示した回路図で，４ビット・プライ
オリティ・エンコーダ回路の例を示している。
の一実施例の構成を示した回路図で，４ビット・プライ
オリティ・エンコーダ回路の例を示している。
本実施例の４ビット・プライオリティ・エンコーダ回路
は，４段の単位回路１01 〜１04 から成り，各単位回路
１０は，ＰチャネルMOS トランジスタQ1 ，ＮチャネルM
OS トランジスタQ2 及び高電圧源ＶCCから構成されてお
り，ＰチャネルMOS トランジスタQ1 のゲートＧとＮチ
ャネルMOS トランジスタQ2 のゲートＧが接続されて入
力端子Ｉに導出され，ＰチャネルMOS トランジスタQ1
のドレインＤとＮチャネルMOS トランジスタQ2 のドレ
インＤが接続されて出力端子Ｏに導出され，Ｎチャネル
MOS トランジスタQ2 のソースＳが高電圧源ＶCCに接続
されている。又，第ｉ段目の単位回路１0i のＰチャネ
ルMOS トランジスタQ1 のドレインＤが第（ｉ＋１）段
目の単位回路１０i+1 のソースＳに接続され，第１段目
の単位回路101のＰチャネルMOS トランジスタQ1 のソー
スＳが低電圧源（アース）Ｅに接続されている。
は，４段の単位回路１01 〜１04 から成り，各単位回路
１０は，ＰチャネルMOS トランジスタQ1 ，ＮチャネルM
OS トランジスタQ2 及び高電圧源ＶCCから構成されてお
り，ＰチャネルMOS トランジスタQ1 のゲートＧとＮチ
ャネルMOS トランジスタQ2 のゲートＧが接続されて入
力端子Ｉに導出され，ＰチャネルMOS トランジスタQ1
のドレインＤとＮチャネルMOS トランジスタQ2 のドレ
インＤが接続されて出力端子Ｏに導出され，Ｎチャネル
MOS トランジスタQ2 のソースＳが高電圧源ＶCCに接続
されている。又，第ｉ段目の単位回路１0i のＰチャネ
ルMOS トランジスタQ1 のドレインＤが第（ｉ＋１）段
目の単位回路１０i+1 のソースＳに接続され，第１段目
の単位回路101のＰチャネルMOS トランジスタQ1 のソー
スＳが低電圧源（アース）Ｅに接続されている。
次に，第１図の回路の動作について説明する。
先ず，第１段目の単位回路１０1の動作について説明す
る。なお，高電圧源ＶCCは５Ｖである。
る。なお，高電圧源ＶCCは５Ｖである。
I3 が論理値“１”（５Ｖ）であると，ＰチャネルMOS
トランジスタQ1 がオフ，ＮチャネルMOS トランジスタQ
2 がオンし，出力O3 は，(ＶCC−ＶTN)〔Ｖ〕となる。
ここで，ＶTNはＮチャネルMOS トランジスタQ2 の閾値
電圧で約１Ｖである。従って，出力O3は約４Ｖで論理値
“１”である。
トランジスタQ1 がオフ，ＮチャネルMOS トランジスタQ
2 がオンし，出力O3 は，(ＶCC−ＶTN)〔Ｖ〕となる。
ここで，ＶTNはＮチャネルMOS トランジスタQ2 の閾値
電圧で約１Ｖである。従って，出力O3は約４Ｖで論理値
“１”である。
一方，I3 が論理値“０”（０Ｖ）であると，Ｐチャネ
ルMOS トランジスタQ1 がオン，ＮチャネルMOS トラン
ジスタQ2 がオフし，出力O3は，（０−ＶTP）〔Ｖ〕と
なる。ここで，ＶTPはＰチャネルMOS トランジスタQ1
の閾値電圧で約−１Ｖである。従って，出力O3 は約１
Ｖで論理値“０”である。
ルMOS トランジスタQ1 がオン，ＮチャネルMOS トラン
ジスタQ2 がオフし，出力O3は，（０−ＶTP）〔Ｖ〕と
なる。ここで，ＶTPはＰチャネルMOS トランジスタQ1
の閾値電圧で約−１Ｖである。従って，出力O3 は約１
Ｖで論理値“０”である。
次に，第２段目の単位回路１02 の動作について説明す
る。
る。
O3 が論理値“１”（約４Ｖ）の場合について説明す
る。I2 が論理値“１”（５Ｖ）であると，ＮチャネルM
OS トランジスタQ2 がオン，ＰチャネルMOS トランジス
タQ1がオフであるので，出力O2 はＶCC−ＶTN（約４
Ｖ）で論理値“１”である。一方，I2 が論理値“０”
（０Ｖ）であると，ＮチャネルMOS トランジスタQ2 が
オフ，ＰチャネルMOS トランジスタQ1 がオンであるの
で，出力O2は約４Ｖで論理値“１”である。
る。I2 が論理値“１”（５Ｖ）であると，ＮチャネルM
OS トランジスタQ2 がオン，ＰチャネルMOS トランジス
タQ1がオフであるので，出力O2 はＶCC−ＶTN（約４
Ｖ）で論理値“１”である。一方，I2 が論理値“０”
（０Ｖ）であると，ＮチャネルMOS トランジスタQ2 が
オフ，ＰチャネルMOS トランジスタQ1 がオンであるの
で，出力O2は約４Ｖで論理値“１”である。
O3が論理値“０”（約１Ｖ）の場合について説明する。
I2 が論理値“１”（５Ｖ）であると，ＮチャネルMOS
トランジスタQ2 がオン，ＰチャネルMOS トランジスタQ
1 がオフであるので，出力Ｏ2 はＶCC−ＶTN（約４Ｖ）
で論理値“１”である。一方，I2 が論理値“０”（０
Ｖ）であると，ＮチャネルMOS トランジスタQ2 がオ
フ，ＰチャネルMOS トランジスタQ1 がオンであるの
で，出力O2 は約１Ｖで論理値“１”である。
I2 が論理値“１”（５Ｖ）であると，ＮチャネルMOS
トランジスタQ2 がオン，ＰチャネルMOS トランジスタQ
1 がオフであるので，出力Ｏ2 はＶCC−ＶTN（約４Ｖ）
で論理値“１”である。一方，I2 が論理値“０”（０
Ｖ）であると，ＮチャネルMOS トランジスタQ2 がオ
フ，ＰチャネルMOS トランジスタQ1 がオンであるの
で，出力O2 は約１Ｖで論理値“１”である。
第３段目以降の単位回路の動作は，上記第２段目の単位
回路１０2の動作と同様であるので，これらの説明につ
いては省略する。
回路１０2の動作と同様であるので，これらの説明につ
いては省略する。
以上の動作説明より，第１図の回路は，第３図に示され
た真理値表の如く動作するのがわかる。
た真理値表の如く動作するのがわかる。
なお，第１図の回路において，ＰチャネルMOSトランジ
スタ全てをＮチャネルMOS トランジスタに，Ｎチャネル
MOS トランジスタをＰチャネルMOS トランジスタに，ま
た高電圧源を低電圧源に，低電圧源を高電圧源に回路構
成を変えても良い。又，第１図の回路において，Ｐチャ
ネルMOS トランジスタを全てＮチャネルMOS トランジス
タに，ＮチャネルMOS トランジスタをＰチャネルMOS ト
ランジスタに回路構成を変えても良い。更に，第１図の
回路において，低電圧源を高電圧源に，高電圧源を低電
圧源に回路構成を変えても良い。
スタ全てをＮチャネルMOS トランジスタに，Ｎチャネル
MOS トランジスタをＰチャネルMOS トランジスタに，ま
た高電圧源を低電圧源に，低電圧源を高電圧源に回路構
成を変えても良い。又，第１図の回路において，Ｐチャ
ネルMOS トランジスタを全てＮチャネルMOS トランジス
タに，ＮチャネルMOS トランジスタをＰチャネルMOS ト
ランジスタに回路構成を変えても良い。更に，第１図の
回路において，低電圧源を高電圧源に，高電圧源を低電
圧源に回路構成を変えても良い。
本実施例では，４ビット・プライオリティ・エンコーダ
回路を構成するのに，８個のトランジスタですむ。従っ
て，本発明では，一般に，ｎビット・プライオリティ・
エンコーダ回路を構成するのに，２ｎ個のトランジスタ
を必要とし，従来例に比較して大幅にトランジスタ数を
削減できる。
回路を構成するのに，８個のトランジスタですむ。従っ
て，本発明では，一般に，ｎビット・プライオリティ・
エンコーダ回路を構成するのに，２ｎ個のトランジスタ
を必要とし，従来例に比較して大幅にトランジスタ数を
削減できる。
以上の説明で明らかなように，本発明によれば，トラン
ジスタ数が大幅に削減できるので，半導体集積回路にて
構成した場合，チップ面積の減少がはかられるという効
果がある。
ジスタ数が大幅に削減できるので，半導体集積回路にて
構成した場合，チップ面積の減少がはかられるという効
果がある。
第１図は本発明によるプライオリティ・エンコーダ回路
の一実施例の構成を示した回路図，第２図は従来のプラ
イオリティ・エンコーダ回路の構成を示した回路図，第
３図は第１図及び第２図の回路の動作を説明するための
真理値表を示した図である。 101 〜104 ……単位回路，I0 〜I3 ……入力端子，O0
〜O3 ……出力端子，Q1 ……ＰチャネルMOS トランジス
タ，Q2 ……ＮチャネルMOS トランジスタ，ＶCC……高
電圧源，Ｅ……低電圧源。
の一実施例の構成を示した回路図，第２図は従来のプラ
イオリティ・エンコーダ回路の構成を示した回路図，第
３図は第１図及び第２図の回路の動作を説明するための
真理値表を示した図である。 101 〜104 ……単位回路，I0 〜I3 ……入力端子，O0
〜O3 ……出力端子，Q1 ……ＰチャネルMOS トランジス
タ，Q2 ……ＮチャネルMOS トランジスタ，ＶCC……高
電圧源，Ｅ……低電圧源。
Claims (5)
- 【請求項１】第１の導電型の第１のMOSトランジスタの
ゲートと前記第１の導電型と異なる第２の導電型の第２
のMOSトランジスタのゲートを接続して入力端子に導出
し、該第１のMOSトランジスタのドレインと該第２のMOS
トランジスタのドレインを接続して出力端子に導出し、
該第２のMOSトランジスタのソースを第１の電圧源に接
続した回路を単位回路として、第ｉ（ｉは正整数）段目
の単位回路の第１のMOS トランジスタのドレインを第
（ｉ＋１）段目の単位回路の第１のMOSトランジスタの
ソースに接続するというように単位回路を複数段直列接
続し、第１段目の単位回路の第１のMOSトランジスタの
ソースを第２の電圧源に接続したことを特徴とするプラ
イオリティ・エンコーダ回路。 - 【請求項２】前記第１のMOSトランジスタがＰチャネルM
OSトランジスタ、前記第２のMOSトランジスタがＮチャ
ネルMOSトランジスタであり、かつ前記第１の電圧源が
高電圧源、前記第２の電圧源が低電圧源である特許請求
の範囲第１項記載のプライオリティ・エンコーダ回路。 - 【請求項３】前記第１のMOSトランジスタがＮチャネルM
OSトランジスタ、前記第２のMOSトランジスタがＰチャ
ネルMOSトランジスタであり、かつ前記第１の電圧源が
低電圧源、前記第２の電圧源が高電圧源である特許請求
の範囲第１項記載のプライオリティ・エンコーダ回路。 - 【請求項４】前記第１のMOSトランジスタがＮチャネルM
OSトランジスタ、前記第２のMOSトランジスタがＰチャ
ネルMOSトランジスタであり、かつ前記第１の電圧源が
高電圧源、前記第２の電圧源が低電圧源である特許請求
の範囲第１項記載のプライオリティ・エンコーダ回路。 - 【請求項５】前記第１のMOSトランジスタがＰチャネルM
OSトランジスタ、前記第２のMOSトランジスタがＮチャ
ネルMOSトランジスタであり、かつ前記第１の電圧源が
低電圧源、前記第２の電圧源が高電圧源である特許請求
の範囲第１項記載のプライオリティ・エンコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238604A JPH0618325B2 (ja) | 1985-10-26 | 1985-10-26 | プライオリテイ・エンコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238604A JPH0618325B2 (ja) | 1985-10-26 | 1985-10-26 | プライオリテイ・エンコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62100030A JPS62100030A (ja) | 1987-05-09 |
| JPH0618325B2 true JPH0618325B2 (ja) | 1994-03-09 |
Family
ID=17032653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238604A Expired - Lifetime JPH0618325B2 (ja) | 1985-10-26 | 1985-10-26 | プライオリテイ・エンコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618325B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7218542B2 (en) | 2005-05-23 | 2007-05-15 | Stmicroelectronics, Inc. | Physical priority encoder |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194634A (en) * | 1981-05-26 | 1982-11-30 | Toshiba Corp | Complementary circuit |
-
1985
- 1985-10-26 JP JP60238604A patent/JPH0618325B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194634A (en) * | 1981-05-26 | 1982-11-30 | Toshiba Corp | Complementary circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62100030A (ja) | 1987-05-09 |
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