RU215765U1

RU215765U1 - Логический элемент равнозначность 2

Info

Publication number: RU215765U1
Application number: RU2022126582U
Authority: RU
Inventors: Сергей Михайлович Игнатьев
Original assignee: Акционерное общество "Микрон" (АО "Микрон")
Filing date: 2022-10-12
Publication date: 2022-12-26

Abstract

Полезная модель относится к импульсной технике и предназначена для использования в интегральных микросхемах устройств автоматики и вычислительной техники на комплементарных полевых транзисторах структуры металл-окисел-полупроводник (КМОП). Технический результат - уменьшение площади, занимаемой на поверхности кристалла интегральной схемы. Он достигается за счет объединения МОП-транзисторов 1, 2, 3, 4 и 5, 6, 7, 8, 9 соответственно n- и р-типов проводимости в двух областях 10 и 11 МОП-структур соответствующих типов, пересеченных общими полосками 12, 13, 14, 15, 15 затворов. 3 ил.

Description

Полезная модель относится к импульсной технике и предназначена для использования в интегральных микросхемах устройств автоматики и вычислительной техники на комплементарных полевых транзисторах структуры металл-окисел-полупроводник (КМОП).

Известны логические элементы на КМОП-транзисторах, выполняющие функцию РАВНОЗНАЧНОСТЬ 2. См., например, патент США №3252011 НПК 307-88.5, МПК G06F 7/50, G06F 7/502, H03K 19/0948, H03K 19/21, опубликованный 17 мая 1966 г. [1]. Такой элемент содержит минимальное количество КМОП-транзисторов, а связи их стоков и истоков оптимальны для интегрального исполнения, так как могут быть реализованы простым совмещением соответствующих областей полупроводниковой структуры. Входы элемента предназначены для приема пар взаимно инверсных логических сигналов. Во многих случаях применения данного элемента для формирования таких пар требуются дополнительные инверторы, что увеличивает количество КМОП-транзисторов в общей схеме.

Этот недостаток устранен в устройстве, описанном в патенте США №10230377 МПК H01L 25/00, H03K 19/20, G06F 17/5068, опубликованном 12 мая 2019 г. [2]. Инвертор одного входного сигнала в данном устройстве реализован на КМОП-транзисторах, входящих в основные логические цепи элемента, а для второго инвертора вместе с МОП-транзистором из логических цепей используется только один комплементарный ему дополнительный МОП-транзистор. По своей технической сущности данное решение наиболее близко заявляемой полезной модели.

Наиболее близкий аналог содержит четыре МОП-транзистора с индуцированными каналами n-типа проводимости, истоки первого и четвертого из которых подключены к шине отрицательного полюса напряжения питания, а стоки соответственно соединены с истоками второго и третьего МОП-транзисторов n-типа, пять МОП-транзисторов с индуцированными каналами р-типа проводимости, истоки первого, второго и пятого из которых подключены к шине положительного полюса напряжения питания, а стоки второго и пятого соответственно соединены с истоками третьего и четвертого МОП-транзисторов р-типа, стоки которых соединены со стоками второго и третьего МОП-транзисторов n-типа и являются выходом элемента, затворы первого МОП-транзистора n-типа и первого, четвертого МОП-транзисторов р-типа соединены и являются первым входом элемента, а затворы четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа соединены и являются его вторым входом, затворы вторых МОП-транзисторов обоих типов соединены со стоками четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа, а затворы третьих МОП-транзисторов обоих типов соединены со стоками первых МОП-транзисторов обоих типов.

Конструктивно устройство выполнено в виде размещенных вдоль одной линии первой и второй областей МОП-структур n-типа проводимости и смежной им продольной стороной области МОП-структур р-типа проводимости, поперек областей МОП-стркутур, разделяя их на области стоков-истоков соответствующих типов, проходят четыре полоски затворов, следуя в порядке номеров, и пятая полоска затворов, пересекающая только область МОП-структур р-типа между третьей и четвертой полосками затворов, образуя область канала четвертого МОП-транзистора р-типа, первая, вторая и третья полоски затворов, пересекая первую область МОП-структур n-типа и область МОП-структур р-типа, образуют области каналов соответственно первых, вторых и третьих МОП-транзисторов n- и р-типов, четвертая полоска затворов, пересекая вторую область МОП-структур n-типа и область МОП-структур р-типа, образует области каналов четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа соответственно, первая и пятая полоски затворов электрически связаны с первым входом элемента, четвертая - с его вторым входом, вторая полоска затворов электрически связана с областями стоков-истоков, расположенными по ближним друг другу краям первой и второй областей МОП-структур n-типа, примыкающими соответственно к третьей и четвертой полоскам затворов, и в области МОП-структур р-типа между четвертой и пятой полосками затворов, третья полоска затворов электрически связана с областью стока-истока, расположенной в первой области МОП-структур n-типа между первой и второй полосками затворов, и с крайней со стороны первой полоски затворов областью стока в области МОП-структур р-типа, области истоков, расположенные по противоположным краям первой и второй областей МОП-структур n-типа, подключены к шине отрицательного полюса напряжения питания, а области истоков, расположенные в области МОП-структур р-типа между первой и второй полосками затворов и на краю со стороны четвертой полоски затворов, - к шине положительного полюса напряжения питания, области стоков в первой области МОП-структур n-типа между второй и третьей полосками затворов и в области МОП-структур р-типа между третьей и пятой полосками затворов подключены к выходу элемента.

Технический результат полезной модели, заключается в уменьшении площади, занимаемой элементом на поверхности кристалла интегральной схемы. Он достигается тем, что в описанный выше логический элемент РАВНОЗНАЧНОСТЬ 2 внесено изменение, состоящее в том, что первая и вторая области МОП-структур n-типа объединены в одну область с совмещенными областями стоков-истоков, примыкающими к третьей и четвертой полоскам затворов.

Указанное выполнение логического элемента РАВНОЗНАЧНОСТЬ 2 позволяет повысить плотность упаковки содержащих элементы устройств в интегральном исполнении за счет уменьшения площади, занимаемой МОП-структурами n-типа проводимости.

Отличительными признаками полезной модели являются его конструктивное выполнение.

Полезную модель поясняют чертежи. Фиг. 1 и 2 представляют принципиальную электрическую схему и схему конструктивного выполнения логического элемента РАВНОЗНАЧНОСТЬ 2, а на фиг. 3 показан пример устройства контроля на четность 14-разрядного двоичного кода, сочетающего в своем составе элементы РАВНОЗНАЧНОСТЬ 2 с элементами ИСКЛЮЧАЮЩЕЕ 2ИЛИ.

Логический элемент РАВНОЗНАЧНОСТЬ 2 содержит четыре МОП-транзистора 1, …4 с индуцированными каналами n-типа проводимости, истоки первого и четвертого из которых 1 и 4 подключены к шине -U_П отрицательного полюса напряжения питания, и пять МОП-транзисторов 5, …9 с индуцированными каналами р-типа проводимости, истоки первого, второго и пятого из которых 5, 6 и 9 подключены к шине +U_П положительного полюса напряжения питания.

Стоки МОП-транзисторов 1, 4 и 6, 9 соответственно подключены к истокам МОП-транзисторов 2, 3 и 7, 8, стоки которых соединены и являются выходом

элемента.

Затворы МОП-транзисторов 1, 5 и 8 соединены и являются первым входом А элемента, а затворы МОП-транзисторов 4 и 9 - его вторым входом В. Затворы МОП-транзисторов 2 и 6 подключены к стокам МОП-транзисторов 4 и 9, а затворы МОП-транзисторов 3 и 7 - к стокам МОП-транзисторов 1 и 5.

Логический элемент выполняет функцию РАВНОЗНАЧНОСТЬ 2, ее единичные логические значения соответствуют случаям, когда обе входные переменные А и В одновременно равны логической единице или логическому нулю, алгебраически она записывается как

Инверторы на МОП-транзисторах 1, 5 и 4, 9 обеспечивают необходимые для работы элемента сигналы

и

, подаваемые на затворы МОП-транзисторов 3, 7 и 2, 6.

N-МОП-транзистор 2 передает низкий уровень сигнала

на выход

элемента, формируя на нем состояние логического нуля, когда сигналы А и В имеют высокий и низкий уровни соответственно. Ключ на р- и n-МОП-транзисторах 8 и 3 передает оба уровня сигнала

на выход

элемента при низком уровне на входе А. Цепь из р-МОП-транзисторов 6 и 7 соединяет выход

с шиной +U_П напряжения питания, создавая высокий логический уровень в случае одновременно низких уровней на входах А и В элемента.

Конструктивно логический элемент РАВНОЗНАЧНОСТЬ 2 выполнен в виде двух смежных продольными сторонами областей 10 и 11 МОП-структур n- и р-типов проводимости. Поперек областей 10 и 11 МОП-структур, разделяя их на области стоков-истоков соответствующих типов, проходят четыре полоски 12, …15 затворов, следуя в порядке номеров, и пятая полоска 16 затвора, пересекающая только область 11 МОП-структур р-типа, между третьей и четвертой полосками 14 и 15 затворов, образуя область канала четвертого МОП-транзистора 8 р-типа. Первая, вторая, третья полоски 12, 13, 14 затворов, пересекая области 10 и 11 МОП-структур, образуют области каналов соответственно первых, вторых, третьих МОП-транзисторов 1 и 5, 2 и 6, 3 и 7 обоих типов. Четвертая полоска 15 затворов, пересекая области 10 и 11 МОП-структур n- и р-типов, образует области каналов четвертого МОП-транзистора 4 n-типа и пятого МОП-транзистора 9 р-типа соответственно. Полоски 12 и 16 затворов электрически связаны с первым входом А элемента, а полоска 15 - с его вторым входом В. Полоска 13 затворов электрически связана с областями стоков-истоков, расположенными в области 10 МОП-структур n-типа между полосками 14 и 15 затворов и в области 11 МОП-структур р-типа между полосками 15 и 16 затворов. Полоска 14 затворов электрически связана с областью стока-истока, расположенной в области 10 МОП-структур n-типа между полосками 12 и 13 затворов, и с крайней со стороны полоски 12 затворов областью стока в области 11 МОП-структур р-типа. Области истоков, расположенные по краям области 10 МОП-структур n-типа, подключены к шине -U_П отрицательного полюса напряжения питания, а области истоков, расположенные в области 11 МОП-структур р-типа между полосками 12 и 13 затворов и на краю со стороны полоски 15 затворов, - к шине +U_П положительного полюса напряжения питания. Области стоков в области 10 МОП-структур n-типа между полосками 13 и 14 затворов и в области 11 МОП-структур р-типа между полосками 14 и 16 затворов подключены к выходу элемента

Конструктивное выполнение логического элемента РАВНОЗНАЧНОСТЬ 2 не обеспечивает равномерность заполнения областей 10 и 11 МОП-структур транзисторами. В области 10 их четыре, а в области 11 - пять. Для выравнивания общих количеств МОП-транзисторов n- и р-типов и плотностей заполнения МОП-структур в устройствах с большим числом таких элементов, их целесообразно комбинировать с элементами, в составе которых преобладают n-МОП-транзисторы. Например; в устройстве контроля многоразрядного двоичного кода на четность возможно совместное применение заявляемых элементов с элементами ИСКЛЮЧАЮЩЕЕ 2ИЛИ, работающими по логической формуле

описанными вместе с аналогом предлагаемого устройства в патенте США №10230377 [2], объединяя их в пары. Данный элемент ИСКЛЮЧАЮЩЕЕ 2ИЛИ содержит четыре р-МОП- и пять n-МОП-транзисторов.

Возможность реализации устройства контроля двоичного кода на четность на элементах ИСКЛЮЧАЮЩЕЕ 2ИЛИ и РАВНОЗНАЧНОСТЬ 2 демонстрирует схема фиг. 3.

Элементы 17-1, 17-2, 17-3, 17-4 ИСКЛЮЧАЮЩЕЕ 2ИЛИ и элементы 18-1, 18-2, 18-3 РАВНОЗНАЧНОСТЬ 2 первого каскада, принимая на свои входы А и В пары разрядов x₁ и х₂, х₃ и х₄, …х₁₃ и х₁₄ контролируемого двоичного кода, формируют на своих выходах сигналы вида

принимающие единичные логические значения соответственно в случаях нечетности и четности единичных состояний входных сигналов.

Результаты парных проверок далее идут на входы элементов 18-4,17-5, 18-5, составляющих второй каскад. Элементы 18-4 и 18-5 РАВНОЗНАЧНОСТЬ 2, принимая пары из сигналов частичных признаков нечетности и четности, формируют признаки нечетности для объединенных 4-разрядных групп x₁, х₂, х₃, х₄ и х₉, х₁₀, х₁₁, х₁₂, а элемент 17-5 ИСКЛЮЧАЮЩЕЕ 2ИЛИ из аналогичной комбинации сигналов - признак четности для четырех разрядов х₅, х₆, х₇, х₈.

В третьем каскаде устройства элемент 17-6 ИСКЛЮЧАЮЩЕЕ 2ИЛИ формирует признак четности для восьми входных разрядов x₁, …х₈, а элемент 18-6 РАВНОЗНАЧНОСТЬ 2 - объединяет признаки нечетности для четырех разрядов х₉, х₁₀, x₁₁, х₁₂ и для двух разрядов х₁₃, х₁₄ в сигнал общего признака четности.

Оба сигнала четности с выходов элементов 17-6 и 18-6 третьего каскада объединяет выходной элемент 17-7 ИСКЛЮЧАЮЩЕЕ 2ИЛИ, формируя общий признак нечетности всей совокупности входных разрядов х₁, …х₁₄.

Общее количество элементов ИСКЛЮЧАЮЩЕЕ 2ИЛИ и РАВНОЗНАЧНОСТЬ 2 в устройстве на фиг. 3 равно количеству входных переменных за вычетом одного, такое же, как и в любом другом, составленном из двухвходовых логических элементов. Для достижения максимального эффекта от комбинирования элементов РАВНОЗНАЧНОСТЬ 2 с элементами ИСКЛЮЧАЮЩЕЕ 2ИЛИ количества каждого из них должны быть равны, если число разрядов проверяемого кода нечетно или отличаться на один, если четно.

Таким образом, применение предлагаемого конструктивного решений логического элемента РАВНОЗНАЧНОСТЬ 2 позволяет повысить плотность их размещения на поверхности кристалла интегральной схемы.

Claims

Логический элемент РАВНОЗНАЧНОСТЬ 2, содержащий четыре МОП-транзистора с индуцированными каналами n-типа проводимости, истоки первого и четвертого из которых подключены к шине отрицательного полюса напряжения питания, а стоки соответственно соединены с истоками второго и третьего МОП-транзисторов n-типа, пять МОП-транзисторов с индуцированными каналами р-типа проводимости, истоки первого, второго и пятого из которых подключены к шине положительного полюса напряжения питания, а стоки второго и пятого соответственно соединены с истоками третьего и четвертого МОП-транзисторов р-типа, стоки которых соединены со стоками второго и третьего МОП-транзисторов n-типа и являются выходом элемента, затворы первого МОП-транзистора n-типа и первого, четвертого МОП-транзисторов р-типа соединены и являются первым входом элемента, а затворы четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа соединены и являются его вторым входом, затворы вторых МОП-транзисторов обоих типов соединены со стоками четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа, а затворы третьих МОП-транзисторов обоих типов соединены со стоками первых МОП-транзисторов обоих типов, конструктивно выполненный в виде размещенных вдоль одной линии первой и второй областей МОП-структур n-типа проводимости и смежной им продольной стороной области МОП-структур р-типа проводимости, поперек областей МОП-стркутур, разделяя их на области стоков-истоков соответствующих типов, проходят четыре полоски затворов, следуя в порядке номеров, и пятая полоска затворов, пересекающая только область МОП-структур р-типа между третьей и четвертой полосками затворов, образуя область канала четвертого МОП-транзистора р-типа, первая, вторая и третья полоски затворов, пересекая первую область МОП-структур n-типа и область МОП-структур р-типа, образуют области каналов соответственно первых, вторых и третьих МОП-транзисторов n- и р-типов, четвертая полоска затворов, пересекая вторую область МОП-структур n-типа и область МОП-структур р-типа, образует области каналов четвертого МОП-транзистора n-типа и пятого МОП-транзистора р-типа соответственно, первая и пятая полоски затворов электрически связаны с первым входом элемента, четвертая - с его вторым входом, вторая полоска затворов электрически связана с областями стоков-истоков, расположенными по ближним друг другу краям первой и второй областей МОП-структур n-типа, примыкающим соответственно к третьей и четвертой полоскам затворов, и в области МОП-структур р-типа между четвертой и пятой полосками затворов, третья полоска затворов электрически связана с областью стока-истока, расположенной в первой области МОП-структур n-типа между первой и второй полосками затворов, и с крайней со стороны первой полоски затворов областью стока в области МОП-структур р-типа, области истоков, расположенные по противоположным краям первой и второй областей МОП-структур n-типа, подключены к шине отрицательного полюса напряжения питания, а области истоков, расположенные в области МОП-структур р-типа между первой и второй полосками затворов и на краю со стороны четвертой полоски затворов, - к шине положительного полюса напряжения питания, области стоков в первой области МОП-структур n-типа между второй и третьей полосками затворов и в области МОП-структур р-типа между третьей и пятой полосками затворов подключены к выходу элемента, отличающийся тем, что первая и вторая области МОП-структур n-типа объединены в одну область с совмещенными областями стоков-истоков, примыкающими к третьей и четвертой полоскам затворов.