KR100211791B1 - Ic칩과 이를 위한 패스 게이트 논리군 - Google Patents

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Abstract

본 발명은 패스 게이트 논리군으로 형성된 하이 레벨 논리 기능을 구비한 집적회로(IC) 칩에 관한 것으로서, 각각의 논리북을 위한 로직은 적어도 하나의 패스 게이트를 포함한다. 각각의 북은 상보형 출력들을 갖고, 그것의 출력들에 연결된 의사-래치를 구비한다. 만일 북이 하나의 FET 유형으로 이루어지면, 의사-래치는 반대 유형으로 이루어진다. 논리북들은 논리 기능부에서 출력 의사-래치들이 직렬 연결된 북들의 교번하는 스테이지들에서 반대의 논리 레벨들을 재구동하도록 배치된다.

Description

IC칩과 이를 위한 패스 게이트 논리군
본 발명은 집적회로(IC) 칩에 관한 것으로서, 특히, CMOS 패스 게이트 논리회로를 구비한 IC칩에 관한 것이다.
빠른 동작속도, 보다 작은 크기, 저소비 전력은 회로설계상 중요한 목적이라 할 수 있다. 그런데 CMOS 회로들은 근본적으로 다른 NMOS나 PMOS 및 많은 응용에 있어서의 바이폴라 회로들 보다 성능이 높으면서 전력 소비가 작다. 그러나 CMOS회로는 그에 대응하는 NMOS나 PMOS회로 보다 훨씬 크기가 큰 경향이 있다. 따라서, 전력 소비를 증가시키지 않고 속도에서의 손실없이 회로 크기를 줄이기 위해서 몇가지 경우에 있어서 드물게 패스 게이트(pass gate)를 채택하고 있다. 그러나 불행히도, 패스 게이트는 두 논리 레벨 모두를 완전하게 패스(pass)시키지 못하고, (패스 게이트의 부하를 포함하는) 매우 큰 입력 캐패시턴스를 나타내며, 직렬 연결된 패스 게이트의 수가 제한된다.
하나의 FET로 구성된 각 패스 게이트를 패스 게이트를 계속 턴-온 상태로 하기 위해 유지되어야 하는 소오스 턴-온 전압 VT에 최소한 하나의 게이트를 두어야 하기 때문에 두 논리레벨을 완전히 패스시키지 못한다. 게이트를 접지시킨 PFET는 완전한 하이(High) 레벨 VH를 패스시킬 수 있으나, VTP보다 낮은 출력은 풀다운(pull down)할 수 없다. 한편, 게이트를 VH로 한 NFET 패스 게이트는 그 출력에서 OV를 제공하는 로우 출력을 완전히 패스시킬 수 있으며, VH-VTn보다 높은 것은 패스시키지 않는다. 따라서, 신호가 직렬 접속된 PFET와 NFET 패스 게이트를 통하여 전달될 때, 그 레벨은 VH와 OV에서 VH-VTn과 VTP로 감쇠된다. 이러한 감쇠는 회로 노이즈 마진을 심각하게 감소시키고, 후속 회로에서 전력 소비를 증가시키고, 전반적인 회로 성능을 다소 느리게 할 수도 있다. 노이즈 마진은 신호 전압 스윙이 감소되기 때문에 감소된다. 전력 소비는 감쇠된 신호에 의해서 구동되는 후속 스테이지들이 보다 높은 플러시 전류(flush current)를 갖기 때문에 증가된다. 플러시 전류는, 예를 들어, 인버터에서 PFET와 NFET 모두가 ON일 때에 발생된다. 따라서, 전류가 부하로부터 흐르거나 또는 부하로 흐르지 않고, 2개의 소자 모두를 통해 VH와 접지 사이에서 흐른다. 패스 게이트는 감쇠된 신호들을 패스시키기 때문에, 하나 혹은 둘 모두의 FET들이 완전히 턴-오프되지 않을 수 있으며, 이것은 후속 스테이지를 통하여 연속적인 전류가 흐르는 것을 허용하게 된다. 후속 스테이지의 PFET들과 NFET들에 대한 구동 전압이 패스 게이트의 감소된 구동전압에 기인하여 감소되고, 후속 스테이지로부터의 구동전류가 그 부하를 구동시키는 대신에 플러시 전류로서 전용되기 때문에, 후속 회로의 성능이 저하된다.
회로의 팬인(fan-in)을 결정하는 입력 캐패시턴스는 두 가지 이유에서 패스 게이트 회로가 다른 회로 형태보다 높다. 첫째 입력 캐패시턴스는 단순한 FET 게이트 캐패시턴스가 아니라, 채널 캐패시턴스, 소오스 확산 캐패시턴스 및 드레인 확산 캐패시턴스이다. 이와 같은 3가지 형태의 캐패시턴스는 일반적으로 FET 게이트 캐패시턴스보다 훨씬 높다. 두 번째로, 패스 게이트가 ON 상태이기 때문에, 패스 게이트의 부하 캐패시턴스의 상당 부분은 패스 게이트를 통하여 입력부로 되돌려 보내진다.
직렬 연결된 패스 게이트 수는 앞에서 언급한 이유로 인해 신호 지연뿐만 아니라 신호 감쇠(signal degradation)가 심각하게 되기 때문에 제한되어야 한다. 패스 게이트 채널 저항과 결합된 각 스테이지에서의 부하는 전파하는 신호를 필터링(filter)하기 위한 RC 회로망을 형성한다. 각 스테이지에서의 신호 손실(Signal loss)은 단일 스테이지단 감쇠 문제를 더욱 악화시킨다. 필터링된 신호는 빈번하게 재구동 되어져야 하며, 그렇지 않으면 허용할 수 없는 신호 손실을 발생한다.
패스 게이트 로직이 갖는 이러한 문제점들에 대한 종래의 접근방법은 기본적으로 패스 게이트의 입력 또는 출력에서, 예를 들면, 인버터를 사용하여 패스 게이트 스테이지들을 주기적으로 버퍼링하는 것이었다. 그러나 버퍼링은 원하지 않는 부가적인 스테이지 지연을 초래한다. 다른 종래의 접근방법은 패스 게이트들에 대해 단일 FET 형태를 이용하고, 각 패스 게이트 출력에서 결과로 나타나는 감쇠된 논리 레벨을 강화시키는 것이다. 그러나 불행히도 레벨 강화는 직렬 연결된 패스 게이트의 수에 더한 제한을 가한다. 즉, 필요한 만큼의 직렬 연결된 패스 게이트에 있어서, 게이트들은 사실상 분압기(voltage divider)가 되기 때문에, 이러한 부가적인 제한조건이 요구된다. 최종 스테이지중의 일부는 전혀 스위치되지 않으며, 그 사이의 스테이지들은 단지 중간 레벨로 된다.
본 발명의 목적은 논리회로 성능을 개선시키기 위한 것이다.
본 발명의 다른 목적은 논리회로 영역을 감소시키는 것이다.
본 발명의 또 다른 목적은 회로 영역을 줄이면서 회로 전력 소비의 실질적인 증가없어 논리회로 성능을 개선시키고자 하는 것이다.
또한, 본 발명의 또 다른 목적은 패스 게이트 회로의 신호 레벨을 개선하고자 하는 것이다.
본 발명의 또 다른 목적은 직렬 연결된 패스 게이트 로직에 대해 허용되는 스테이지의 수를 확장시키기 위한 것이다.
그리고, 본 발명의 또 다른 목적은 패스 게이트 팬인(fan in)을 개선하는 것이다.
본 발명은 하이 레벨 논리 함수를 형성하기 위한 논리군(logic family)과 그 논리군으로 형성된 집적회로(IC) 칩이다. 상기 논리군은 상보형 출력을 갖는 복수의 논리북 또는 블록을 포함하고 있다. 각각의 논리북은 그 상보형 출력에 연결된 의사 래치(pseudo-latch)를 구비하고 있다. 반대의 논리 레벨들은 교번으로 직렬 연결된 논리북에서 재구동된다.
제1(a)(b)도는 제1 실시예의 논리군의 AND/OR 회로의 개략도.
제2(a)(b)도는 제1 실시예의 논리군의 XOR/XNOR 회로의 개략도.
제3(a)(b)도는 제2 실시예의 논리군에 따른 AND/OR 회로의 개략도.
제4도는 제2 실시예의 따른 XOR/XNOR 회로의 개략도.
제5도는 본 발명에 따른 다수의 논리북의 직렬접속을 예시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
60, 64, 66, 74 : PFET 62, 68, 72, 76 : NFET
70, 78 : 출력 의사-래치 80 : 제1논리북
82 : 제2논리북 84 : 제3논리북
본 발명은 의사 래치된 출력을 갖는 논리군에 관한 것으로, 여기서, 직렬 연결된 패스 게이트 북에 있어서 반대(opposite) 레벨들은 교번하는 스테이지들에서, 하이, 다음에 로우, 다음에 하이, 다음에 로우와 같은 방식으로 강화된다. 논리군은 CMOS(Complementary Metal Oxide Semiconductor) 기술로 구현되지만, 그 회로들은 각각의 N형 전계 효과 트랜지스터(NFET)가 P형 FET(PFET)와 한 쌍을 이루어 기본적으로 상보적인 함수를 제공하는 전형적인 CMOS 회로들은 아니다. 종래의 CMOS 로직과는 달리, 본 발명의 논리군의 각 회로들에서는 P형 소자와 N형 소자가 한 쌍을 이루지 않고, 논리적으로 서로 상보하고 있다. 그러나, 각 개별회로에는 P형 및 N형 소자들이 모두 존재한다. 본 발명의 논리북에 있어서, 각각의 논리북은 하나의 논리 함수와 그 보수(complement)를 포함하며, 이들은 모두 개방 드레인 로직(open drain logic)(개방 콜렉터 로직(open collector logic)으로도 불림)으로서 구현된다. 이러한 개방 드레인 로직에 대한 부하는 논리북의 상보형 출력쌍을 완전한 전압 레벨(VDD또는 접지)로 구동시키거나 재구동시키는 의사-래치이다.
제1 실시예에서, 각각의 논리북의 논리 함수는 전부 한 FET 형태로 구현되는 반면, 출력 의사-래치(output pseudo latch)는 다른 FET 형으로 구현된다. 편의상 제1 실시예의 논리군에서의 논리북은 논리 함수를 구현하는 FET 형에 따라 형태가 정해진다. 패스 게이트 로직, 특히 패스 게이트 논리호로를 직렬 접속시키는 것과 관련된 문제를 피하기 위해서, 양호한 실시예의 논리군을 이용하는 로직 설계상에 사소한 제약이 가해진다. 이러한 제약은 둘 또는 그 이상의 북들이 연속적으로 사용될 때, 2개의 동일한 북 형태가 연속적으로 배치될 수 없다는 것이다. 즉 하나가 P형 북이라면 다른 하나는 N형 북이어야 한다. 이러한 제약의 결과로 인해서, 로직을 통하여 전달되는 모든 하이 레벨 또는 로우레벨은 모든 다른 스테이지에서 재구동( 및 리프레시)된다. 그러나 유익하게도, 직렬 연결된 북의 수에는 어떤 제한도 없다.
제1(a)도와 제1(b)도는 제1 실시예 논리군의 AND/OR회로의 개략도이다. P형 북은 제1(a)도의 2-입력 AND 회로이고, N형 북은 제1(b)도의 2-입력 OR 회로이다.
제1(a)도에서, PFET(10, 12)는 하나의 NAND 함수를 제공하며, 드레인과 소오스가 f1과 공급전압 VH사이에 각각 접속된다. 입력 A1과 B1은 PFET(10, 12)의 게이트에 각각 연결된다. 패스 게이트 PFET(14)는 드레인과 소오스가 f1과 입력 A1사이에 연결된다. 입력은 A1과 B1의 AND를 제공하는 패스 게이트(14)의 게이트에 연결된다. 크로스 결합된 NFET(16, 18)는 드레인과 소오스가 접지와 출력 f1,에 각각 연결된다. NFET(16, 18)는 논리북의 출력 f1,에서 의사-래치(20)를 형성하고,(f1)이 하이로 될 때마다 완전한 로우 레벨을(f1)에 제공한다.이 하이로 되면 NFET(16)는 f1을 접지하여 온상태로 되고, NFET(18)은 오프된다. A1과 B1모두가 하이로 되면, PFET(14)는 f1을 하이로 만드는 하이 신호만을 패스시키고,을 로우로 만들기 위해 NFET(18)을 턴온시킨다.이 로우인 경우에, NFET(16)은 턴-오프 된다. A1또는 B1중 어느 하나가 로우로 되는 경우에, PFET(10) 또는 PFET(12)를 각각 턴-온시켜,을 하이로 만든다. 하이 상태의은 NFET(16)을 턴-온시키고, 이것은 NFET(18)을 턴-오프시키도록 f1을 로우로 만든다. 따라서 f1= A1·B1과을 얻을 수 있다. A1과 B1을 반전(invert)함으로써,
과
으로 된다는 것을 알 수 있다.
제1(b)도에서, NOR 함수는 NFET(22, 24)에 의해서 제공되며, 이들의 드레인과 소오스는와 접지에 각각 접속되어 있다. 입력 A2와 B2는 NFET(22, 24)의 게이트에 각각 연결된다. 패스 게이트 NFET(26)의 드레인과 소오스는 f2와 입력 A2에 연결된다. 입력는 패스 게이트(26)의 게이트에 연결되어, A2와 B2의 논리적 OR을 제공한다. 크로스 결합된 PFET(28, 30)의 드레인과 소오스는 VH와 출력 f2,에 각각 연결된다. PFET(28, 30)은 북 출력 f2,에서 의사-래치(32)를 형성하여,(f2)가 로우일 때마다 완전한 하이 레벨을 f2()에 제공한다.가 로우일 경우에, PFET(28)은 온 상태로 되어 f2를 하이로 유지하며, PFET(30)은 오프된다. 만일 A2와 B2모두가 로우로 된다면, NFET(26)는 f2를 로우로 만드는 로우를 패스시키며, 그것은 PFET(30)를 턴-온시켜를 하이로 구동하게 된다.가 하이로 되면, PFET(28)는 턴-오프된다. A2와 B2중 어느 하나가 하이로 되면, NFET(22) 또는 NFET(24)를 각각 턴-온 시키게 되어가 로우로 만든다.가 로우로 되면, PFET(28)이 턴-온되고, 이것은 f2를 하이로 만들어 PFET(30)를 턴-오프시킨다. 이와 같은 방법에 의해서,
와
를 얻을 수 있다. 또한 A2와 B2를 반전시킴으로써,
와
를 얻을 수 있다.
제2(a)도와 제2(b)도는 본 발명의 제1 실시예 논리군의 N북 및 P북 XOR/XNOR 함수를 개략적으로 나타낸 것이다. 제2(a)도에서 동일한 두 XNOR 회로(40)는 입력, A3, B3와를 받고, 반전된 입력에 의해서 XOR 출력 f3과 XNOR출력을 발생한다. 각각의 XNOR 회로(40)는 크로스 결합된 한 쌍의 NFET들이다. XNOR의 입력쌍 A3, B3또는, B3는 NFET(42, 44)의 드레인에 연결된다. 크로스 결합된 NFET(42, 44)는 그들의 드레인에서 함께 연결되어 XNOR 함수 출력(46)을 제공한다. N북의 출력 래치(48)는 제1(b)도의 출력 의사-래치(32)와 동일하며, f3또는를 VH로 만드는 부가적인 구동을 제공한다. 출력 의사-래치(48)는 앞에서 언급된 의사-래치(32)를 설명한 것과 동일하게 작동된다.
제2(b)도의 회로는 PFET들은 NFET들로 대치한 것으로 제2(a)도의 것과 근본적으로 동일하다고 할 수 있다. 동일한 두 XOR 회로(50)는 입력, A4, B4와를 받아서, XOR 출력 f4를 발생시키고, 반전된 입력에 의해서 XNOR 출력를 발생시킨다. 각각의 XOR 회로(50)는 크로스 결합된 PFET(52, 54)의 쌍으로 구성된다. XOR 입력쌍 A4, B4또는, B4는 PFET(52, 54)의 드레인에 연결된다. PFET(52, 54)의 드레인에서의 공통 접속은 논리함수 출력(56)을 제공한다. P북의 출력 의사-래치(58)는 제1(a)도의 출력 의사-래치(20)와 동일하고, f4혹은를 접지로 만드는 부가적인 구동을 제공한다. 출력 의사-래치(58)는 앞에서 언급한 의사-래치(20)에서 기술한 것과 동일하게 작동한다.
이렇게 하여, 제1실시예 논리군의 블록을 형성하는 기본 로직을 정의하였지만, 멀티프라이어와 같은 원하는 어떠한 보다 고차(higher order)의 논리함수도 만들 수 있다. 제1 실시예의 논리군은 보다 고차의 논리블록 또는 원한하면 전체 칩을 구축하기 위해 사용할 수 있다. 그 이유는 어떠한 논리함수도 모두 NOR 게이트 또는 NAND 게이트를 사용하여 구현될 수 있다는 논리설계의 기본개념이 되기 때문이다.따라서, 하나의 북이 동일한 형태의 다른 북 바로 전후에서 곧바로 인접하지 말아야 한다는 유일한 부가적인 규칙을 따른다면, 제1 실시예의 논리군은 종래기술의 논리군들을 능가하는 우수한 결과를 제공하게 된다. 제1 실시예 논리군은 패스 게이트 로직 고유의 신호 손실이 전달되지 않도록 하고, 전달되는 신호가 적어도 모든 다른 로직 스테이지에서 재구동되는 것을 보장하면서, 패스 게이트의 성능상의 장점을 제공한다.
제1 실시예와 같이 제2 실시예도 동일한 결과를 얻기 위해서 사소한 제한조건을 갖고 있다. 제1 실시예와는 달리 제2 실시예에서는, 각각의 북에서의 로직은 PFET와 NFET가 혼합된 것이며, 의사-래치들 또한 하나의 PFET와 하나의 NFET를 포함하고 있다. 제2 실시예에서도 동일한 제한조건을 따라야 한다. 이러한 제한조건은 동일 레벨(하이 또는 로우)이 두 개의 연속하는 스테이지에서 재구동될 수 없다는 것, 즉 의사-래치에 의해 제공되는 재구동이 연속하는 스테이지에 대해 하이와 로우가 교번되어야 한다는 것이다.
제3(a)도와 제3(b)도는 제2 실시예 AND/OR 북의 구조를 나타낸 개략도이다. 여기에서는 간단히 하기 위해서 제3(a)도와 제3(b)도의 북들이 패스 게이트 소오스들에 연결된 입력에 따라서 식별된다. 이와 같은 방법에 의해서, 제3(a)도의 회로는 A북, 제3(b)도의 회로는 B북을 나타낸다. 제2 실시예의 A북와 B북은 상보형 출력을 갖고 있으며, 2-입력 게이트들이다. 그러나, 각각의 북에서 이러한 2개의 입력은 상보형 입력쌍이다. 따라서, 이들 북 중 어느 하나는 하나의 AND/NAND 게이트 또는 OR/NOR 게이트로서 기능할 수 있다. 북기능은 두 입력쌍 모두에서 상보형 입력들을 교환함으로써, 즉 A를로, B를로 교환함으로써 변경된다.
제3(a)도에서, A북은
와
로 됨을 나타낸다. 제1입력 A5는 PFET(60)의 소오스에 제공되고, 그것의 보수는 NFET(62)의 소오스에 제공된다. PFET(60)의 드레인과 소오스는 f5와 A5에 접속되고, NFET(62)의 드레인과 소오스는와에 접속된다. 제2입력 B5는 NFET(62)의 게이트에 접속된다. B5가 하이일 때,는로 패스된다. B5가 로우일 때, 그 게이트에 B5가 접속되고 드레인과 소오스가와 VH에 접속된 PFET(64)에 의해서는 하이로 구동된다. f5에 의해서 게이팅되고,와 VH에 드레인과 소오스가 연결된 PFET(66)와에 의해서 게이팅되고 드레인과 소오스가 f5와 접지에 접속된 NFET(68)은 출력 의사-래치(70)를 형성한다. A5와 B5가 모두 1이라면, f5는 하이이고,는 로우이며, PFET(66)와 NFET(68)은 모두 오프된다. A5가 0으로 스위치 된다면, f5는 PFET(60)을 통하여 로우로 강하되고,는상승에 의해서 NFET(62)를 통하여 하이로 된다.가 상승할 때, 그것은 NFET(68)을 턴-온시키고, f5을 클램핑하여 로우로 만든다. f5에서 로우는 PFET(66)을 턴-온시켜 f5을 하이로 재구동시킨다. A5가 1에서 0으로 스위칭하는 대신에, B5가 0으로 스위치한다면, PFET(60)이 턴-오프되고, f5를 순간적으로 플로팅(floating)시킨다. 또한, NFET(62)도 역시 턴-오프되지만, PFET(64)는 턴-온되어를 하이로 구동시킨다.의 하이는 앞에서 언급한 바와 같이 의사-래치를 세트한다.
제3(b)도에서 B북은
와
로 됨을 나타낸다. 이러한 B북에서 제1입력의 보수는 NFET 패스 게이트(72)의 게이트에 제공된다. 제1입력 A6는 PFET 패스 게이트(74)의 게이트에 제공된다. NFET 패스 게이트(72)의 드레인과 소오스는 제2출력 f6와 입력 B6에 접속된다. PFET 패스 게이트(74)의 드레인과 소오스는와에 접속된다. A6가 로우일 때는로 패스되고,는 하이로 되어, B6를 f6로 패스시킨다. 입력 A6가 로우일 때 드레인과 소오스가와 접지에 연결된 NFET(76)은 턴-오프된다. B북의 출력 의사-래치(78)는 A북의 출력 의사-래치(70)와 동일하다. 따라서, 의사-래치(78)는 의사-래치(70)와 근본적으로 동일하게 작동한다.
제4도는 제2 실시예 논리군의 XOR/XNOR 회로의 구조를 나타낸 것이다. 크로스 결합된 PFET XOR(80)는 제2(b)도의 크로스 결합된 PFET XOR(50)과 동일하고, 크로스 결합된 NFET XNOR(82)는 제2(a)도의 크로스 결합된 NFET XNOR(40)과 동일하며, 또한 출력 의사-래치(84)는 제3(a)도의 출력 의사-래치(70)와 동일하다. 이러한 3가지 함수들을 첫 번째 논리군에 관해서 언급한 바와 같이 동작한다. 출력 f7은 PFET XOR(80)에 의해서 제공되고, 그것의 로우 레벨은 의사-래치(84)에 의해서 적절히 재구동된다. 보수 출력은 NFET XNOR(82)에 의해서 제공되며, 그것의 하이 레벨은 의사-래치(84)에 의해서 적절히 재구동된다. 제2 실시예 논리군의 XOR/XNOR 북에 있어서는, 두 입력은 모두 두가지 형태의 패스 게이트에 연결되고, 두 출력은 모두 두가지 형태의 패스 게이트로부터 공급됨을 알 수 있다. 따라서, 진정으로 제한조건을 만족시키고, 동이한 효과를 얻기 위해서, f7또는중의단지 어느 한 출력만이 이 북으로부터 이용할 수 있다. 결과적으로, 동일한 회로가 두 북 모드의 역할을 한다. 더욱이, XOR과 XNOR 스테이지들을 교번시킴으로써, 제4도의 회로를 제한없이 반복적으로 직렬 연결할 수 있다.
요약한다면, 이러한 제2 실시예 논리군에 있어서 직렬 연결된 패스 게이트들에 대해 재구동되는 교번하는 레벨을 필요로 한다는 제한조건을 만족시키기 위해, A5,는, f6또는로부터 입력들을 받을 수 있고,, B6는 f5,또는 f7로부터 입력들을 받을 수 있다. XOR 및 XNOR 북에 있어서, 택은, f6또는로부터 입력들을 받을 수 있고, XNOR은 f5,또는 f7로부터 입력들을 받을 수 있다. 또한 f7과모두가 필요하다면, 입력 A7, B7, 출력 f7,또는 이들 모두가 계획적으로 버퍼링되어야만 한다.
예를 들어, 제5도에서, 제1논리북(80)은 제2논리북(82) 및 제3논리북(84)과 직렬로 접속된다. 직렬로 접속된 인접한 논리북들은 서로 다른 형태로 이루어져야 한다는 본 발명의 제한에 따라, 제1논리북(80)은 제3(b)도에 도시된 형태로 이루어지고, 제2논리북(82)은 제3(a)도에 도시된 형태로 이루어지며, 제3논리북(84)은 제4도에 도시된 형태로 이루어진다. 또한, 전술한 접속 제한조건에 따라, 제1논리북으로부터의 출력 f6는 입력 A5와 함께 제2논리북(82)에 접속되고, 제1논리북(80)으로부터의 출력는 입력와 함께 제2논리북(82)에 접속된다. 또한, 제2논리북(82)으로부터의 출력 f6는 입력 A5와 함께 제2논리북(82)에 접속되고, 제1논리북(80)으로부터의 출력는 입력 A7과 함께 제3논리북(84)에 접속된다.
본 발명의 제3 실시예는 제1 내지 제4도에 도시된 모든 북을 포함한다. 이 실시예는 앞의 두 개의 어느 것보다도 강력한 회로 선택을 포함하고 있는 반면, 이 실시예를 구현하는 것은 조금 더 복잡하다. 그러나,이 제3 실시예를 구현하기 위해서도, 앞의 두 실시예에서와 같이, 직렬 연결된 북은 교번하는 스테이지에서 재구동되는 반대의 논리 레벨들을 가져야 한다는 기본적인 제한조건이 필요하다.
비록 본 발명을 몇가지 실시예로 설명하였지만, 당해 기술분야의 전문가에게 있어서는 청구된 발명의 정신에서 이탈하지 않고 많은 변경 및 변형이 이루어질 수 있다는 것을 이해할 것이다. 비록 본 발명이 논리군에 관해 기술되었지만, 기본구축 블록으로서 본 발명의 북을 사용하여 보다 고차의 논리함수도 주문 설계될 수 있다. 또한 고차의 논리함수는 결과적으로 교번하는 패스 게이트 스테이지들에서 재구동되는 반대 논리 레벨을 갖는 일련의 직렬 연결된 패스 게이트가 되도록 최적화될 수 있다. 이러한 또는 다른 유사한 변형은 본 발명의 범위 및 사상에 속하며, 청구범위는 본 발명의 사상에 속한 이러한 변경 및 변형들을 포함한다.
전술한 바와 같은 본 발명에 따르면, 회로 영역을 줄이면서 회로 전력 소비의 실질적인 증가없이 논리회로 성능을 개선할 수 있는 효과가 있다.

Claims (23)

  1. 적어도 하나의 고차(high order) 논리회로를 포함하는 집적회로(IC) 칩에 있어서, 상기 적어도 하나의 고차 논리회로는, 다수의 논리북-여기서, 상기 다수의 논리북 중 각각의 논리북은 상보형(complementary) 출력을 갖고 있으며, 상기 다수의 논리북은 소정의 논리함수를 수행하도록 접속되며, 제1논리 레벨을 강화시키기 위한 제1강화수단 및 제2논리 레벨을 강화시키기 위한 제2강화 수단을 포함하고, 상기 다수의 논리북과, 상기 제1강화 수단 및 상기 제2강화 수단은, 직렬 접속된 상기 다수의 논리북 중의 소정의 2개의 논리북에서, 상기 2개의 논리북 중 제1논리북은 상기 제1논리 레벨과 상기 제2논리 레벨 중 하나의 논리 레벨을 강화시키기 위해 상기 제1강화 수단과 상기 제2강화 수단 중 하나의 강화 수단과 함께 동작하고, 상기 2개의 논리북 중 제2논리북은 상기 제1논리 레벨과 상기 제2논리 레벨 중에서 상기 하나의 논리 레벨과는 다른 논리 레벨을 강화시키기 위해 상기 제1강화 수단과 상기 제2강화 수단 중에서 상기 하나의 강화 수단과는 다른 강화 수단과 함께 동작하도록 적절하게 접속됨-을 포함하고, 상기 제1 및 제2강화 수단 각각은 상기 상보형 출력에 접속된 의사-래치를 포함하는 집적회로 칩.
  2. 제1항에 있어서, 상기 다수의 논리북들의 각각의 논리북은 단일 트랜지스터 유형의 논리함수 회로로 구성되고, 상기 단일 트랜지스터 유형은 상기 다수의 논리북의 제1논리북 그룹에서는 제1트랜지스터 유형으로 이루어지고, 상기 다수의 논리북들의 제2논리북 그룹에서는 제2트랜지스터 유형으로 이루어진 집적회로 칩.
  3. 제1항에 있어서, 모든 상기 의사-래치는 단일 트랜지스터 유형으로 이루어지고, 상기 단일 트랜지스터 유형은 상기 의사-래치들의 제1그룹에서는 제1트랜지스터 유형으로 이루어지고, 상기 의사-래치들의 제2그룹에서는 제2트랜지스터 유형으로 이루어진 집적회로 칩.
  4. 제2항에 있어서, 각각의 상기 의사-래치는 단일 트랜지스터 유형으로 이루어지고, 상기 제1그룹의 논리북들에 연결된 상기 의사-래치들은 상기 제2트랜지스터 유형으로 이루어지고, 상기 제2그룹의 논리북들에 연결된 상기 의사-래치들은 상기 제1트랜지스터 유형으로 이루어진 집적회로 칩.
  5. 제4항에 있어서, 상기 제1트랜지스터 유형은 P형 FET이고, 상기 제2트랜지스터 유형은 N형 FET인 집적회로 칩.
  6. 제5항에 있어서, 상기 다수의 논리북들의 각각은 적어도 하나의 패스 게이트를 포함하는 집적회로 칩.
  7. 논리북으로부터 형성된 논리회로를 포함하는 집적회로 칩에 있어서, 상보형 출력쌍을 각각 구비한 다수의 패스 게이트 논리북; 상기 상보형 출력쌍의 제1그룹에 부여되는 제1논리 레벨을 강화시키기 위한 수단; 및 상기 상보형 출력쌍의 제2그룹에 부여되는 제2논리 레벨을 강화시키기 위한 수단을 포함하고, 상기 다수의 패스 게이트 논리북은 제1유형의 논리북 또는 제2유형의 논리북으로 이루어지고, 상기 다수의 패스 게이트 논리북 중 적어도 2개의 논리북은 직렬로 접속되고, 상기 패스 게이트 논리북은 상기 논리회로에서, 상기 다수의 패스 게이트 논리북 중 직렬 접속된 소정의 2개의 논리북에 대해, 상기 직렬 접속된 논리북 중 제1논리북은 상기 제1유형의 논리북으로 이루어져 하나의 논리 레벨이 강화되고, 상기 직렬 접속된 논리북 중 제2논리북은 상기 제2유형의 논리북으로 이루어져 다른 논리 레벨이 강화되도록 배열된 집적회로 칩.
  8. 제7항에 있어서, 상기 다수의 패스 게이트 논리북은 PFET 패스 게이트를 구비한 다수의 논리북과 NFET 패스 게이트를 구비한 다수의 논리북을 포함하는 집적회로 칩.
  9. 제8항에 있어서, 상기 제1논리 레벨을 강화시키기 위한 상기 수단은 한쌍의 크로스 결합된 NFET를 포함하고, 상기 제2논리 레벨을 강화시키기 위한 상기 수단은 한쌍의 크로스 결합된 PFET를 포함하는 집적회로 칩.
  10. 제8항에 있어서, 상기 패스 게이트 논리북들은 하나의 AND/NAND 북과 하나의 OR/NOR 북을 포함하는 집적회로 칩.
  11. 제9항에 있어서, 상기 패스 게이트 논리북들은 한쌍의 XOR/XNOR 북들을 포함하는 집적회로 칩.
  12. 제7항에 있어서, 상기 제1논리 레벨과 상기 제2논리 레벨을 강화시키기 위한 상기 수단들은 의사-래치이고, 상보형 출력쌍들의 상기 제1그룹은 상기 쌍 중 어느 하나이고, 상기 상보형 출력쌍들의 제2그룹은 상기 쌍의 나머지 다른 하나인 집적회로 칩.
  13. 제12항에 있어서, 상기 다수의 패스 게이트 논리북들은 PFET 및 NFET 패스 게이트들을 구비한 다수의 논리북들을 포함하는 집적회로 칩.
  14. 제13항에 있어서, 각각의 상기 의사-래치는 그 게이트와 드레인이 크로스 결합된 하나의 PFET와 하나의 NFET인 집적회로 칩.
  15. 제14항에 있어서, 상기 패스 게이트 논리북들은 한쌍의 AND/OR 게이트들을 포함하는 집적회로 칩.
  16. 제14항에 있어서, 상기 패스 게이트 논리북들은 하나의 XOR/XNOR 게이트들을 포함하는 집적회로 칩.
  17. 제7항에 있어서, 상기 다수의 패스 게이트 논리북들은, PFET들로 구성된 패스 게이트들을 구비한 다수의 PFET 논리북; NFET들로 구성된 패스 게이트들을 구비한 다수의 NFET 논리북; 및 적어도 하나의 NFET 패스 게이트와 적어도 하나의 PFET 패스 게이트를 포함하는 다수의 논리북을 더 포함하는 집적회로 칩.
  18. 제17항에 있어서, 상보형 출력쌍들의 상기 제1그룹은 PFET 패스 게이트들로부터의 출력들로 구성되고, 상보형 출력쌍들의 상기 제2그룹은 NFET 패스 게이트들로부터의 출력들로 구성된 집적회로 칩.
  19. 다단 논리회로들을 형성하기 위한 논리군(logic family)에 있어서, 다수의 논리북-여기서, 상기 다수의 논리북 중 각각의 논리북은 상보형(complementary) 출력을 갖고 있으며, 상기 다수의 논리북은 소정의 논리함수를 수행하도록 접속되며, 제1논리 레벨을 강화시키기 위한 제1강화수단 및 제2논리 레벨을 강화시키기 위한 제2강화 수단을 포함하고, 상기 다수의 논리북과, 상기 제1강화 수단 및 상기 제2강화 수단은, 직렬 접속된 상기 다수의 논리북 중의 소정의 2개의 논리북에서, 상기 2개의 논리북 중 제1논리북은 상기 제1논리 레벨과 상기 제2논리 레벨 중 하나의 논리 레벨을 강화시키기 위해 상기 제1강화 수단과 상기 제2강화 수단 중 하나의 강화 수단과 함께 동작하고, 상기 2개의 논리북 중 제2논리북은 상기 제1논리 레벨과 상기 제2논리 레벨 중에서 상기 하나의 논리 레벨과는 다른 논리 레벨을 강화시키기 위해 상기 제1강화 수단과 상기 제2강화 수단 중에서 상기 하나의 강화 수단과는 다른 강화 수단과 함께 동작하도록 적절하게 접속됨-을 포함하고, 상기 제1 및 제2강화 수단 각각은 상기 상보형 출력에 접속된 의사-래치를 포함하는 논리군.
  20. 제19항에 있어서, 상기 다수의 논리북들의 각각의 논리북은 단일 트랜지스터 유형의 논리함수회로를 포함하고, 상기 단일 트랜지스터 유형은 상기 논리북들의 제1그룹에서는 제1트랜지스터 유형으로 이루어지고, 상기 논리북들의 제2그룹에서는 제2트랜지스터 유형으로 이루어진 논리군.
  21. 제19항에 있어서, 상기 의사-래치 각각은 단일 트랜지스터 유형으로 이루어지고, 상기 단일 트랜지스터 유형은 상기 의사-래치들의 제1그룹에서는 제1트랜지스터 유형으로 이루어지고, 상기 의사-래치들의 제2그룹에서는 제2트랜지스터 유형으로 이루어진 논리군.
  22. 제20항에 있어서, 모든 상기 의사-래치는 단일 트랜지스터 유형으로 이루어지고, 상기 논리북들의 상기 제1그룹에 연결된 각각의 상기 의사-래치는 상기 제2트랜지스터 유형으로 이루어지고, 상기 논리북들의 상기 제2그룹에 연결된 각각의 상기 의사-래치는 상기 제1트랜지스터 유형으로 이루어진 논리군.
  23. 제22항에 있어서, 상기 제1트랜지스터 유형은 P형 FET이고, 상기 제2트랜지스터 유형은 N형 FET인 논리군.
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