CN1630193A - 采用输入控制零阈值阻塞晶体管的电平转接器 - Google Patents

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Abstract

一种电平转接器电路包括零阈值晶体管，减小了由电平转接器电路的开关晶体管感测到的电压并可增强对该电平转接器电路中的静态电流的阻挡。根据到电平转接器电路的输入，控制零阈值晶体管。可采用薄氧化物晶体管提供用于开关晶体管的低阈值电压。另外的电平转接器电路包括串联连接的零阈值晶体管，该零阈值晶体管用做电流镜或锁存型电平转接器电路中的开关晶体管。

Description

采用输入控制零阈值阻塞晶体管的电平转接器
相关申请
本申请要求在2003年12月17日在韩国知识产权局申请的韩国专利申请No.2003-0092231的优先权，这里引证该申请的全部内容仅供参考。
技术领域
本发明涉及一种电平转接器，特别涉及一种能利用具有极低核心电压的技术进行操作的电平转接器。
背景技术
当连接具有不同电源电压的电路时，一个电路的输出信号的电平应该被转接到接收该输出信号的另一电路的电平。一般情况下，电平转接器完成了这项任务。正如在图1A和1B中所看到的那样，常规电平转接器通常包括反相器和四个晶体管MN11、MN12、MP11和MP12。晶体管MP11和MP12是p沟道MOS(PMOS)晶体管，晶体管MN11和MN12是n沟道MOS(NMOS)晶体管。可以以用晶体管的互连作为锁存型电平转接器(图1A)或电流镜型(mirror-type)电平转接器(图1B)为基础来特性化电平转接器。
由于晶体管MP12和MP12的交叉耦合结构，在图1A中的锁存型电平转接器中不存在静态电流(即，当电平转接器的输出处于稳定状态时，通过晶体管MP11或MP12的电流)。特别是，当晶体管MN11导通和晶体管MN12截止时，晶体管MP12的栅极被下拉，晶体管MP12导通，这将晶体管MP11的栅极拉高和使晶体管MP11截止。当晶体管MN11截止和晶体管MN12导通时，晶体管MP11的栅极被下拉和晶体管MP11导通，这将晶体管MP12的栅极拉高并使晶体管MP12截止。因此，通过晶体管MP11和MN11或MP12和MN12不形成电流通路。
但是，锁存型电平转接器的性能受到电压vdd2的影响很大，这是因为PMOS晶体管MP11和MP12的栅极到源极电压是电压vdd2，而NMOS晶体管MN11和MN12的栅极到源极的电压是vdd1。因此，锁存型电平转接器可以适当地执行工作的vdd2电压的范围可能很窄。
反射镜型电平转接器示于图1B中。如图1B所示，PMOS晶体管MP11和MP12的栅极耦合在一起并耦合到晶体管MP11的漏极。由于性能是由晶体管MP11和MN11的电流确定的，即使输出电压vdd2改变，通常该电平转接器中也不存在严重的性能变化。因此，对于各种输出电压电路，可以使用反射镜型电平转接器。然而，当MN11导通时，晶体管MP11和MP12的栅极被拉低，晶体管MP11和MP12导通。因此，穿过晶体管MP11和MN11形成静态电流通路。
提供电平转接电路的另一难度在于在例如极深亚微米CMOS技术中使用的核心电源电压(vdd1)减小了，同时I/O部分电源电压(vdd2)保持在高电平。由于减小了核心电源电压vdd1，因此驱动NMOS晶体管NM11和NM12的栅极-源极电压也减小了。因此，驱动能力可能减小到该电平转接器不能提供可靠操作的程度。
例如，随着核心电压(vdd1)减小以及vdd1和NMOS晶体管的阈值电压Vthn的差下降到接近于零，该电平转接器不能提供可靠操作。特别是，由下列等式提供晶体管MN12的电流(IMN12)：
I MN 12 = μ N C OX 2 ( W L ) MN 12 ( vdd 1 - V thn ) 2
其中W和L是栅极宽度和长度，COX是氧化物电容，μN是表面电子迁移率。从上面的等式看出，随着vdd1和阈值电压Vthn之间的差接近于零，通过该晶体管的电流也接近于零。为了克服这个限制，可以通过减小阈值电压Vthn来增加vdd1和阈值电压Vthn之间的差。然而，为了减小阈值电压，晶体管通常采用薄氧化物和浅注入物。这种薄氧化物晶体管当与更高电压vdd2一起工作时对电压作用(stress)更敏感。
图2示出了如日本专利申请No.JP7086913中介绍的电平转接器的电路。如图2所示，除了常规电流镜电平转接器电路之外，还提供由反相器INV1和INV2以及晶体管MP13提供的延迟元件。晶体管MP13设置成与晶体管MP11和MN11串联连接并由延迟元件的输出控制。来自Y的反馈信号用于控制晶体管MP13，从而当A为高时阻挡静态电流。
图3是如在美国专利US 6,556,061中所述的电平转接器电路的示意图。如图3所示，零阈值晶体管MN31和MN32已经安装在常规锁存型电平转接器中。晶体管MN31和MN32的栅极被限制到vdd1(低电压源)。晶体管MN11和MN12是具有低阈值电压的薄氧化物晶体管。由于MN31和MN32的栅极电压是vdd1，并且MN31和MN32的阈值电压是零，因此MN11和MN12的最大漏极电压是vdd1，即Vg-Vthn＝Vdd1-0。因此，MN11和MN12可以使用低阈值电压晶体管。
发明内容
本发明的一些实施例提供一种电平转接器，用于将输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域。该电平转接器包括在第二功率域中提供输出信号的电流镜电路。电流镜电路包括耦合到第二电源电压的第一和第二p型晶体管、耦合到第一和第二p型晶体管的相应一个上的第一和第二零阈值n型晶体管、以及通过第一和第二零阈值晶体管的相应一个耦合到第一和第二p型晶体管的相应一个上的第一和第二n型晶体管。第一和第二n型晶体管具有基于第一电源电压的阈值电压。采用第一电源电压的开关控制电路响应输入信号而控制第一零阈值晶体管，从而减少通过第一n型晶体管的静态电流。
在本发明的其它实施例中，开关控制电路包括延迟电路，它构成用于延迟输入信号，以便提供被延迟的输入信号，从而控制第一零阈值晶体管。该电平转接器还可包括：采用第一电源电压的第一反相器，该第一反相器构成用于接收输入信号并将反相的输入信号提供给第一n型晶体管；采用第一电源电压的第二反相器，该第二反相器构成用于接收被反相的输入信号并将缓冲的输入信号提供给第二n型晶体管；和采用第二电源电压并提供输出信号的第三反相器。该延迟电路可包括采用第一电源电压的至少两个串联的反相器。
在本发明的另外的实施例中，延迟电路包括采用第一电源电压并构成用于接收输入信号和提供第二反相输入信号的第四反相器以及采用第一电源电压并构成用于接收输入信号和第二反相输入信号并将输入信号和第二反相输入信号的逻辑NOR提供给第一零阈值晶体管的NOR门。
在本发明的另一些实施例中，第三p型晶体管具有耦合到第三反相器的输出的栅极并将第二电源电压耦合到第三反相器的输入端。
在本发明的又一些实施例中，第四p型晶体管具有耦合到第三反相器的输入端的栅极并将第二电源电压耦合到第一和第二p型晶体管的栅极。
在本发明的其它实施例中，第二零阈值晶体管的栅极耦合到第二反相器的输出端。作为选择，第二零阈值晶体管的栅极可耦合到第一电源电压。
在本发明的附加实施例中，延迟电路具有与输入信号中的过渡和输出信号中的相应过渡之间的延迟相对应的延迟。延迟电路还可具有与第一反相器的输出中的过渡和输出信号中的相应过渡之间的延迟相对应的延迟。
在本发明的再一些实施例中，第一和第二n型晶体管的源极和漏极之间的电压被限制到第一电源电压减去相应第一和第二零阈值晶体管的阈值电压。
在本发明的附加实施例中，用于使输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域的电平转接器包括：耦合到第二电源电压的第一和第二交叉耦合p型晶体管、串联耦合到第一p型晶体管并响应反相输入信号的第一和第二零阈值n型晶体管、以及串联耦合到第二p型晶体管和响应缓冲输入信号的第三和第四零阈值n型晶体管。第一和第二交叉耦合p型晶体管和第一、第二、第三和第四零阈值晶体管的栅极氧化物可以是基本相同的。该电平转接器还可包括采用第一电源电压并构成用于接收输入信号并将反相输入信号提供给第一和第二零阈值晶体管的第一反相器、采用第一电源电压并构成用于接收反相输入信号和将缓冲输入信号提供给第三和第四零阈值晶体管的第二反相器、以及采用第二电源电压并构成用于提供输出信号的第三反相器。
在本发明的另一些实施例中，用于使输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域的电平转接器包括：耦合到第二电源电压并具有相连接栅极的第一和第二p型晶体管、串联耦合到第一p型晶体管并响应反相输入信号的第一和第二零阈值n型晶体管以及串联耦合到第二p型晶体管并响应缓冲输入信号的第三和第四零阈值n型晶体管。采用第一电源电压的开关控制电路响应输入信号而控制第一零阈值晶体管。
在本发明的另一些实施例中，第一和第二交叉偶合p型晶体管和第一、第二、第三和第四零阈值晶体管的栅极氧化物基本相同。该电平转接器还可包括采用第一电源电压并构成用于接收输入信号并将反相输入信号提供给第一和第二零阈值晶体管的第一反相器、采用第一电源电压并构成用于接收反相输入信号和将缓冲输入信号提供给第三和第四零阈值晶体管的第二反相器、以及采用第二电源电压并提供输出信号的第三反相器。
在本发明的其它实施例中，开关控制电路包括采用第一电源电压的至少两个串联反相器。该开关控制电路还可包括采用第一电源电压并构成用于接收输入信号和提供第二反相输入信号的第四反相器以及NOR门，该NOR门采用第一电源电压并构成用于接收输入信号和第二反相输入信号，并向第一零阈值晶体管提供输入信号和第二反相输入信号的逻辑NOR。
在本发明的另一实施例中，第三p型晶体管具有耦合到第三反相器的输出端的栅极并将第二电源电压耦合到第三反相器的输入端。
在本发明的又一实施例中，第四p型晶体管具有耦合到第三反相器的输入端的栅极并将第二电源电压耦合到第一和第二p型晶体管的栅极。
在本发明的再一实施例中，开关控制电路包括延迟电路，该延迟电路具有与输入信号中的过渡和输出信号中的相应过渡之间的延迟相对应的延迟。
附图说明
图1A和1B是表示常规电平转接器电路的示意图；
图2是表示常规电平转接器电路的示意图；
图3是表示常规电平转接器电路的示意图；
图4是表示根据本发明的一些实施例的电平转接器电路的示意图；
图5是表示根据本发明的其他实施例的电平转接器电路的示意图；
图6是图5的电平转接器电路的时序图；
图7是表示根据本发明的另一些实施例的电平转接器电路的示意图；
图8是图7的电平转接器电路的时序图；和
图9-12是表示根据本发明的附加实施例的电平转接器电路的示意图。
具体实施方式
下面将参照附图更全面地介绍本发明，其中附图中示出了本发明的实施例。但是，本发明可以以各种不同的形式体现并且应该不限于这里所述的实施例。此外，提供这些实施例是为了使本公开更全面和完整，并且向本领域技术人员全面地表示本发明的范围。相同的参考标记表示相同的元件。这里使用的术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
应该理解，尽管这里可以使用术语第一和第二表述各种元件、部件、区域、层、和/或部分，但是这些元件、部件、区域、层、和/或部分不应该限于这些术语。这些术语只用于将一个元件、部件、区域、层、和/或部分区别于其它元件、部件、区域、层、和/或部分。因此，例如，在不脱离本发明的教导的情况下，下述的第一元件、部件、区域、层、和/或部分也能被称为第二元件、部件、区域、层、和/或部分。
图4是表示根据本发明的一些实施例的电平转接器电路的示意图，该电平转接器电路用于将输入信号A从具有第一电源电压vdd1的第一功率域转接到具有第二电源电压vdd2的第二功率域。在本发明的一些实施例中，vdd1是集成电路的极深亚微米核心部分的电压，vdd2是集成电路的接口部分的电压。例如，vdd1可以大约为1.2伏或以下。例如，对于0.13微米技术，核心电压可以为1.2V。对于90nm技术，核心电压可以大约为1伏。在本发明的某些实施例中，第二电源电压vdd2大于第一电源电压vdd1。例如，第二电源电压vdd2可以大约为2.5伏。在本发明的某些实施例中，第二电源电压vdd2为3.3伏。
如图4所示，反射镜型电平转接器包括具有公共连接的栅极的第一和第二p型晶体管MP110和MP120。P型晶体管MP110和MP120的源极耦合到较高的电源电压vdd2。p型晶体管MP110和MP120通过两个零阈值晶体管MN310和MN320耦合到两个n型晶体管MN110和MN120。第二零阈值晶体管MN320的栅极耦合到vdd1。第二p型晶体管MP120的漏极耦合到输出反相器INV30，该INV30使用第二电源电压vdd2工作并提供电平转接输出Y。在本发明的一些实施例中，p型晶体管MP110和MP120可具有以第二电源电压vdd2例如3.3伏为基础的氧化物厚度，其中阈值电压为大约0.4伏到大约0.8伏。
零阈值晶体管MN310和MN320可具有与p型晶体管相同的氧化物厚度，但是可具有接近零的阈值电压。此外，当零阈值晶体管MN310和MN320在接近于零伏导通时，它们保持高阻抗。随着栅极电压增加，零阈值晶体管MN310和MN320的电阻率减小。这样，在零伏时，零阈值晶体管MN310和MN320不能完全被阻挡，而是允许几百纳安电流流过。在本发明的一些实施例中，零阈值晶体管MN310和MN320的尺寸使得穿过n型晶体管MN110的电压大约为vdd1。零阈值晶体管MN310的特殊尺寸可以在开关速度和静态电流之间进行折衷。这样，较大的晶体管可能开关速度较快，但是具有较大的静态电流。可以基于例如以电路的预期使用来进行特殊电路的折衷。
输入A通过第一输入反相器INV10提供给第一n型晶体管MN110的栅极和通过第一输入反相器INV10和第二输入反相器INV20提供给第二n型晶体管MN120的栅极。输入反相器INV10和INV20采用第一电源电压vdd1。n型晶体管MN110和MN120具有利用第一电源电压vdd1进行工作的低阈值电压并且可以是薄氧化物晶体管。在本发明的特殊实施例中，n型晶体管MN110和MN120具有与第一功率域中的晶体管相同的氧化物厚度，例如，在使用vdd1电源电压工作的集成电路的核心部分中产生输入信号A的晶体管。
进一步如图4所示，开关控制电路50将输入A耦合到第一零阈值晶体管MN310的栅极。第二零阈值晶体管MN320的栅极耦合到vdd1。在一些实施例中，开关控制电路50将输入A至少延迟从输入A到输出Y的延迟时间。例如，在图4中所示的电路中，开关控制电路将输入A延迟大约三个反相器延迟时间，因为当输入转换到高值时从输入A到输出Y存在三个反相器延迟。开关控制电路50处于第一功率域中，因此第一零阈值晶体管MN310的栅极电压在0和vdd1之间转换。这样，在工作时，由n型晶体管MN110感测到的电压电平是vdd1-Vth，MN310的最大值，其中Vth，MN310是MN310的阈值电压，它近似为零。同样，第二零阈值晶体管MN320的栅极电压是vdd1，因此，由n型晶体管MN120感测到的电压电平是vdd1-Vth，MN320的最大值，其中Vth，MN320是MN320的阈值电压，它近似为零。因此，n型晶体管MN110和MN120可以是薄栅极氧化物晶体管，它们可允许适用于例如极深亚微米技术的低阈值电压。
图5是根据本发明另一些实施例的电平转接器电路的示意图。在图5的电平转接器中，图4的开关控制电路50由串联反相器INV110和INV120提供。图5的电路的其余元件可以参见上面关于图4的描述。反相器INV110和INV120的尺寸使得它们提供对应从A到Y的延迟时间的延迟并利用第一电源电压vdd1。串联反相器INV110和INV120中的晶体管可利用集成电路的核心中的晶体管的栅极氧化物厚度。
图6是图5的电路中的节点a、b、c、d、e和f的电压的时序图。如图5所示，节点a和b跟踪输入A并在0和vdd1之间转换。这样，当输入A从高值转换到低值，并且晶体管MN110的栅极(节点a)从低值(0V)转换到高值(vdd1)，晶体管MN120的栅极(节点b)从高值(vdd1)转换到低值(0V)。这样，晶体管MN110导通，晶体管MN120截止。由于晶体管MN110和MN120都是具有基于vdd1的阈值电压的薄氧化物晶体管，因此晶体管MN110和MN120可以可靠地在导通状态和截止状态之间转换。
当晶体管MN110导通时，由于晶体管MN310的栅极(节点f)为高(即vdd1)，晶体管MN310处于低阻抗状态，并且节点c被拉低，使晶体管MN110和MP120导通，并且节点d被拉高(即到vdd2)，反相器INV30的输出Y转换为低。在串联反相器INV110和INV120的延迟之后，晶体管MN310的栅极(节点f)变为低，晶体管MN310变为高阻抗状态，这减少了流过晶体管MP110的电流，并且由于节点e的电压为Vg，MN310-Vth，MN310，因此节点e趋向零伏。因此节点c变为高，节点d保持高，因为晶体管MP120和MN120都截止。
当输入A从低值转换到高值时，晶体管MN110的栅极(节点a)从高值(vdd1)变为低值(0V)，并且晶体管MN120的栅极(节点b)从低值(0V)变为高值(vdd1)。因此，晶体管MN110截止，晶体管MN120导通。当晶体管MN120导通时，由于晶体管MP120截止和晶体管MN320处于低阻抗状态，因此节点d被拉低，使输出Y变为高。
这样，如图6所示，零阈值晶体管MN310的栅极是输入信号A的延迟形式，因此在已经经过足够的时间从而将输出Y从高状态转变为低状态之后，通过将零阈值晶体管MN310从低阻抗状态转变为高阻抗状态而减少了通过晶体管MP110和MN110的静态电流。
图7是根据本发明另一些实施例的电平转接器电路的示意图。在图7的电平转接器中，图4的开关控制电路50由反相器INV140和NOR门NOR10提供。图7的电路的其余元件与上面参照图4和5所述相同。反相器INV140和/或NOR门NOR10的尺寸使得它们提供对应从A到Y的延迟时间的延迟并利用第一电源电压vdd1。在本发明的一些实施例中，反相器INV140和/或NOR门NOR10的延迟至少是从A到Y的延迟。反相器INV140和NOR门NOR10中的晶体管可采用集成电路的核心中的晶体管的栅极氧化物厚度。
在图5的电路中，当输入信号A为高时，节点f为高，并且节点a为低，只有晶体管MN110阻挡通过晶体管MP110的电流。这样，如果通过晶体管MN110的漏电流很大，则可能产生静态电流。然而，采用图7的电路，晶体管MN110和晶体管MN310可阻挡通过晶体管MP110的电流。这样，可以减少和/或消除任何静态电流。
图8是在图7的电路中的节点a、b、c、d、e和f处的电压的时序图。如图7所示，当输入A处于高值时，到NOR门NOR10的输入为输入A的高值和反相器INV140的低值。这样，NOR门NOR10的输出为低，因此，节点f为低，和晶体管MN310处于高阻抗状态。当输入A从高值变为低值时，到NOR门NOR10的输入从高值和低值变为两个低值，并且节点f变为高，因此使晶体管MN310转变为低阻抗状态。反相器INV140的延迟之后，到NOR门NOR10的输入变为高，NOR门NOR10的输出变为低，因此节点f为低，晶体管MN310转变为高阻抗状态。当输入信号A从低值转变为高值时，到NOR门NOR10的输入处于高值，因此NOR门NOR10的输出与节点f一样保持低值。因此，晶体管MN310和晶体管MN110都阻挡通过晶体管MP110的电流。
在节点f反射的电压的脉宽可以由通过反相器INV140的延迟来建立。相应地，在本发明的有些实施例中，通过反相器INV140的延迟可设置为至少从输入A到输出Y的延迟。因此，在节点f的脉宽将足以提供将在过渡到晶体管MN310之前的电路输出状态转换到高阻抗状态。
图9是根据本发明的另一些实施例的电平转接器电路的示意图。在图9的电平转接器中，增加了p型晶体管MP41和p型晶体管MP42。提供p型晶体管MP41，当反相器INV30的输出为低时，将到反相器INV30的输入拉到vdd2。当反相器INV30的输出为低时，MN120和MP120截止，从而到反相器INV30的输入处于浮置状态。在这种情况下，如果MN120的漏电流大于MP120的漏电流，则到反相器INV30的输入的电压可以下降。到反相器INV30的输入中的电压降可以导致通过INV30的静态电流增加，此外，可以将输出从低状态转换为高状态。提供p型晶体管MP42，当MN120导通时，上拉MP110和MP120的栅极到vdd2。当MN120处于导通状态时，MP110和MP120的栅极处于浮置状态，因此可能存在经过MP120的漏电流。当MN120导通时，晶体管MP42将MP110和MP120的栅极上拉到vdd2，因此可以减少和/或消除经过MP42的漏电流。
图10是根据本发明另一些实施例的电平转接器电路的示意图。在图10的电平转接器中，反相器INV20的输出也耦合到第二零阈值晶体管MN320的栅极。因此，当晶体管MN120截止时，第二零阈值晶体管MN320处于高阻抗状态，并当晶体管MN120导通时，第二零阈值晶体管MN320处于低阻抗状态。因此，晶体管MN120和晶体管MN320都可以阻挡通过晶体管MP120的电流。这样，可以减少和/或消除例如由经过晶体管MN120的大漏电流产生的任何静态电流。
本发明的另一些实施例示于图11和图12中，其中采用厚氧化物串联零阈值晶体管来减小漏电流和利用第一电源电压vdd1的较低电压在高阻抗状态和低阻抗状态之间转换。图11示出了采用串联零阈值晶体管MN310、MN210和MN320、MN220的锁存型电平转接器。图12示出了采用串联零阈值晶体管MN310、MN210和MN320、MN220的反射镜型电平转接器。
回到图11，用于将输入信号从具有第一电源电压(vdd1)的第一功率域转接到具有第二电源电压(vdd2)的第二功率域的电平转接器包括耦合到第二电源电压vdd2的第一和第二交叉耦合p型晶体管MP110和MP120。第一和第二零阈值n型晶体管MN320和MN220串联耦合到第一p型晶体管MP120并响应输入信号A。第三和第四零阈值n型晶体管MN310和MN210串联耦合到第二p型晶体管MP110并响应输入信号A的反相相位。这样，输入信号A经过第一和第二串联连接的反相器INV10和INV20提供给第一和第二零阈值n型晶体管MN320和MN220的栅极。输入信号A的反相相位经过第一反相器INV10提供给第三和第四零阈值n型晶体管MN310和MN210的栅极。输出以第二p型晶体管MP120和第一零阈值晶体管MN320之间的电压的反相形式提供。
关于图12，用于将输入信号从具有第一电源电压(vdd1)的第一功率域转接到具有第二电源电压(vdd2)的第二功率域的电平转接器包括耦合到第二电源电压vdd2并具有相连接的栅电极的第一和第二p型晶体管MP110和MP120。第一和第二零阈值n型晶体管MN320和MN220串联耦合到第一p型晶体管MP120并响应输入信号A。第三和第四零阈值n型晶体管MN310和MN210串联耦合到第二p型晶体管MP110并响应输入信号A的反相相位。这样，输入信号A经过第一和第二串联连接的反相器INV10和INV20提供给第一和第二零阈值n型晶体管MN320和MN220的栅极。输入信号A的反相相位经过第一反相器INV10提供给第三和第四零阈值n型晶体管MN310和MN210的栅极。输出以第二p型晶体管MP120和第一零阈值晶体管MN320之间的电压的反相形式提供。
在图11和图12的电路中，零阈值晶体管可具有与p型晶体管基本相同的氧化物厚度。由于零阈值晶体管的氧化物厚度可以与输出电路的其余晶体管的氧化物厚度相同，因此可以简化电路布局。此外，可以避免与使用薄氧化物晶体管相关的可靠性问题。但是，由于晶体管是零阈值晶体管，因此vdd1能够足以大于这些晶体管的阈值电压，以便相对于常规晶体管提高了转换可靠性。
在工作中，零阈值晶体管MN310和MN210并行操作，并且零阈值晶体管MN320和MN220并行操作。这些零阈值晶体管对可提供比使用单一零阈值晶体管的情况低的漏电流。零阈值晶体管MN310的尺寸可以以增加漏电流与较快的导通速度之间的折衷方案为基础，其中漏电流越大，导通速度越快。
可提供图12的开关控制电路50作为上述任何开关控制电路。此外，还可以提供本发明的实施例的组合。例如，图9的反馈晶体管MP41和MP42可设置在图5、7、10或12的任何电路中。同样，可提供串联反相器INV110和INV120或反相器INV140和NOR门NOR10作为图9、10或12的开关控制电路50。因而，本发明的实施例不构成将本发明限制为这里所述的例子的特殊电路结构。
前面已经参照本发明的具体实施例特别地示出和介绍了本发明，但是本领域技术人员应该理解，在不脱离由所附权利要求书限定的本发明的精神和范围的情况下可以在形式和细节上做各种改变。

Claims (23)

1、一种电平转接器，用于将输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域，该电平转接器包括：
在第二功率域中提供输出信号的电流镜电路，该电流镜电路包括：
耦合到第二电源电压的第一和第二p型晶体管；
耦合到第一和第二p型晶体管的相应一个上的第一和第二零阈值n型晶体管；
通过第一和第二零阈值晶体管的相应一个耦合到第一和第二p型晶体管的相应一个上的第一和第二n型晶体管，第一和第二n型晶体管具有基于第一电源电压的阈值电压；和
采用第一电源电压的开关控制电路，它响应输入信号而控制第一零阈值晶体管。
2、根据权利要求1的电平转接器电路，其中开关控制电路包括延迟电路，它构成用于延迟输入信号，以便提供被延迟的输入信号，从而控制第一零阈值晶体管。
3、根据权利要求2的电平转接器电路，还包括：
采用第一电源电压的第一反相器，该第一反相器构成用于接收输入信号并将反相的输入信号提供给第一n型晶体管；
采用第一电源电压的第二反相器，该第二反相器构成用于接收被反相的输入信号并将缓冲的输入信号提供给第二n型晶体管；和
采用第二电源电压并提供输出信号的第三反相器。
4、根据权利要求3的电平转接器电路，其中延迟电路包括采用第一电源电压的至少两个串联反相器。
5、根据权利要求3的电平转接器电路，其中延迟电路包括：
采用第一电源电压并构成用于接收输入信号和提供第二反相输入信号的第四反相器：
NOR门，采用第一电源电压并构成用于接收输入信号和第二反相输入信号并将输入信号和第二反相输入信号的逻辑NOR提供给第一零阈值晶体管。
6、根据权利要求3的电平转接器电路，还包括第三p型晶体管，它具有耦合到第三反相器的输出端的栅极并将第二电源电压耦合到第三反相器的输入端。
7、根据权利要求3的电平转接器电路，还包括第四p型晶体管，它具有耦合到第三反相器的输入端的栅极并将第二电源电压耦合到第一和第二p型晶体管的栅极。
8、根据权利要求3的电平转接器电路，其中第二零阈值晶体管的栅极耦合到第二反相器的输出端。
9、根据权利要求3的电平转接器电路，其中第二零阈值晶体管的栅极耦合到第一电源电压。
10、根据权利要求2的电平转接器电路，其中延迟电路具有与输入信号中的过渡和输出信号中的相应过渡之间的延迟相对应的延迟。
11、根据权利要求3的电平转接器电路，其中延迟电路具有对应第一反相器的输出中的过渡和输出信号中的相应过渡之间的延迟的延迟。
12、根据权利要求1的电平转接器电路，其中第一和第二n型晶体管的源极和漏极之间的电压被限制到第一电源电压减去相应第一和第二零阈值晶体管的阈值电压。
13、一种用于使输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域的电平转接器，包括：
耦合到第二电源电压的第一和第二交叉耦合的p型晶体管；
串联耦合到第一p型晶体管并响应反相输入信号的第一和第二零阈值n型晶体管；以及
串联耦合到第二p型晶体管和响应缓冲输入信号的第三和第四零阈值n型晶体管。
14、根据权利要求13的电平转接器，其中第一和第二交叉耦合p型晶体管和第一、第二、第三和第四零阈值晶体管的栅极氧化物是基本相同的。
15、根据权利要求13的电平转接器，还包括：
采用第一电源电压并构成用于接收输入信号并将反相输入信号提供给第一和第二零阈值晶体管的第一反相器；
采用第一电源电压并构成用于接收反相输入信号和将缓冲输入信号提供给第三和第四零阈值晶体管的第二反相器：以及
采用第二电源电压并提供输出信号的第三反相器。
16、一种用于使输入信号从具有第一电源电压的第一功率域转接到具有第二电源电压的第二功率域的电平转接器，包括：
耦合到第二电源电压并具有相连接栅极的第一和第二p型晶体管；
串联耦合到第一p型晶体管并响应反相输入信号的第一和第二零阈值n型晶体管：
串联耦合到第二p型晶体管并响应缓冲输入信号的第三和第四零阈值n型晶体管；和
采用第一电源电压的开关控制电路，它响应输入信号而控制第一零阈值晶体管。
17、根据权利要求16的电平转接器，其中第一和第二p型晶体管和第一、第二、第三和第四零阈值晶体管的栅极氧化物基本相同。
18、根据权利要求16的电平转接器，还包括：
采用第一电源电压并构成用于接收输入信号并将反相输入信号提供给第一和第二零阈值晶体管的第一反相器；
采用第一电源电压并构成用于接收反相输入信号和将缓冲输入信号提供给第三和第四零阈值晶体管的第二反相器；以及
采用第二电源电压并提供输出信号的第三反相器。
19、根据权利要求18的电平转接器，其中开关控制电路包括采用第一电源电压的至少两个串联的反相器。
20、根据权利要求18的电平转接器，其中开关控制电路包括：
采用第一电源电压并构成用于接收输入信号和提供第二反相输入信号的第四反相器；
NOR门，该NOR门采用第一电源电压并构成用于接收输入信号和第二反相输入信号，并向第一零阈值晶体管提供输入信号和第二反相输入信号的逻辑NOR。
21、根据权利要求18的电平转接器，还包括第三p型晶体管，它具有耦合到第三反相器的输出端的栅极并将第二电源电压耦合到第三反相器的输入端。
22、根据权利要求18的电平转接器，还包括第四p型晶体管，它具有耦合到第三反相器的输入端的栅极并将第二电源电压耦合到第一和第二p型晶体管的栅极。
23、根据权利要求16的电平转接器，其中开关控制电路包括延迟电路，该延迟电路具有与输入信号中的过渡和输出信号中的相应过渡之间的延迟相对应的延迟。
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