JPH11511943A - 多ロジックファミリのための互換性出力ドライバ - Google Patents

Abstract

(57)【要約】 集積回路のＩ／Ｏパッド(１８)に接続され、出力トーテムポール(１２)とレベルシフタ(１４)とイネーブルロジック(１６)とを備えた出力バッファ回路(１０)。出力トーテムポール(１２)は、レベルシフタ(１４)に接続された第１の入力と,イネーブルロジック(１６)に接続された第２の入力と,Ｉ／Ｏパッド(１８)に接続された出力とを有するとともに、３.３ボルトのＶ_ccに接続されたプルアップトランジスタ(２２)と、アースに接続されたプルダウントランジスタ(２０)とを備える。トーテムポールプルアップトランジスタ(２２)は、上記第１の実施例では、レベルシフタ(１４)からの５ボルトの信号によってターンオンされるＮチャンネルＭＯＳトランジスタであり、第２の実施例では、５ボルトのＶ_ccに接続されたＮウェル内に形成され、レベルシフタ(１４)からのアースレベルの信号によってターンオンされるＰチャンネルＭＯＳトランジスタである。イネーブルロジック(１６)への入力は、データ入力と、大域イネーブル入力と、出力イネーブル入力とである。

Description

【発明の詳細な説明】 多ロジックファミリのための互換性出力ドライバ 発明の背景 １．発明の分野 本発明は、集積回路のための電子回路に関する。本発明は、より詳しくは、論 理レベルを表す異なった電圧を持つ多ロジックファミリからなるデバイスを駆動 することができる出力バッファ回路に関する。 ２．先行技術 近年の集積回路技術における進歩に伴って、３.３ボルトのＶ_ccで動作する論 理をもつＩＣ(集積回路)が、用いられるようになった。これは、ＴＴＬ(トラン ジスタトランジスタ論理)回路やＣＭＯＳ(相補型金属酸化膜半導体)回路に使わ れていた５ボルトＶ_ccの標準から、低電圧ＴＴＬ回路や低電圧ＣＭＯＳ回路のた めに使われうる３.３ボルトのＶ_ccへの推移を引き起こした。同一の全体的シス テム回路設計における５ボルトのＶ_ccと３.３ボルトのＶ_ccの双方の使用は、シ ステム設計者とＩＣ設計者の両者に困難をもたらした。ＩＣ設計者が、５ボルト または３.３ボルトの一方だけのＶ_ccを持つ他の回路にインターフェイスさせる ための回路を設計する場合、３.３ボルトのＶ_cc用に設計された回路を５ボルト のＶ_cc用に設計された回路にインターフェイスさせなければならないならときに 問題が生じる。 例えば、３.３ボルトのＶ_ccと５ボルトのＶ_ccの双方を含むハイブリッドシス テム内では、５ボルトのＶ_ccを持つデバイスの出力は、３.３ボルトのＶ_ccを持 つデバイスの出力も接続される共通の接続点に接続されうる。３.３ボルトのＶ_{c c} を持つデバイスのＣＭＯＳ出力バッファは、上記出力の接続点を駆動するため のトーテムポール出力を典型的に含みうる。ＣＭＯＳのトーテムポールは、ソー スが３.３ボルトのＶ_ccに接続されたＰチャンネルＭＯＳプルアップトランジス タと、ソースがアース接続されたＮチャンネルＭＯＳプルダウントランジスタを 典 型的に含んでおり、上記ＰチャンネルＭＯＳプルアップトランジスタとＮチャン ネルＭＯＳプルダウントランジスタの双方のドレインは、上記出力バッファの出 力接続点を形成するように互いに接続されている。このトーテムポール出力の接 続点は、システム内の共通の接続点に典型的に接続されうる。 共通接続点に接続された５ボルトのＶ_ccをもつデバイスが、共通接続点を５ボ ルトに駆動する場合、トーテムポール内の共通接続点に接続されたＰチャンネル ＭＯＳプルアップトランジスタのＰ形ドレイン領域は、トーテムポール内のＰチ ャンネルＭＯＳプルアップトランジスタのソースに接続されている３.３ボルト のＶ_cc以上に引き上げるであろう。結果として、ＰチャンネルＭＯＳプルアップ トランジスタが内部に形成されているＮウェルとＰ形ドレイン領域とによって形 成される接合ダイオードには、順バイアスが印加されうるか、あるいはＰチャン ネルＭＯＳプルアップトランジスタがターンオンさせられうる。これらのうちの いずれかが起こると、共通接続点が３.３ボルトのデバイスの３.３ボルトのＶ_cc にクランプされ、かつ電流が低下させられうる。もし、通常の使用中に非常にあ りがちなように、デバイスがその状態のままなら、５ボルトのＶ_ccをもつデバイ スから３.３ボルトのＶ_ccをもつデバイスへ大電流が流れる。このことは、かな りの電力の浪費であるばかりでなく、デバイスの一方または双方が損傷を受けた り、破壊されたりする可能性がある。 上記の問題のための幾つかの解決策が、先行技術によって提案されている。種 々の論理機能を実行するために用いられる幾つかの構成可能な機能ブロックを典 型的に備え、この構成可能な各機能ブロックが、この機能ブロックをＩ／Ｏピン に接続するのに用いられる１組のＩ／Ｏバッファを持っているようなプログラム マブル論理デバイス(ＰＬＤ)において、１つのアプローチは、５ボルト又は３. ３ボルトのいずれかである所望のＶ_ccを同一の構成可能な論理ブロック内の各Ｉ ／Ｏバッファに供給するために、これらのＩ／Ｏバッファに専用のＶ_ccoピンを 設けることであった。このアプローチは、同一の構成可能な機能ブロック内の各 ピ ン(Ｉ／Ｏバッファ)を、所望の出力電圧に設定する。 上記アプローチは、幾つかの欠点を持っている。第１に、構成可能なファンク ションブロックの夫々へのＶ_ccoピンは、そうでなければユーザの追加Ｉ／Ｏピ ンとして利用できるピンを使っている。第２に、チップ上のＶ_ccノイズが増加す る。第三に、構成可能な機能ブロックを内部で相互接続する能力がピン配置の束 縛によって激減する。 他のアプローチは、論理ファミリ間をインターフェイスするように設計された 特殊化された集積回路を用いることである。これらの特殊化された集積回路は、 外部翻訳機構(トランスレータ)として知られている。外部翻訳機構は、一方向性 又は双方向性のいずれでもよい。これらのデバイスは、構成要素数が追加され、 貴重なボード領域が使用され、電力消費が増え(とりわけワイドバスのため)、設 計が非常に複雑化し、高性能使用への適用を不可能にする伝達の遅れを生じる。 他のアプローチは、内部にＰチャンネルＭＯＳプルアップトランジスタが形成 されているＮウェルを浮かす(フローティングさせる)ことによって典型的なＣＭ ＯＳトーテムポールを変更することである。Ｎウェルが３.３ボルトのＶ_ccに接 続されるよりも、むしろ共通接続点に間接的に接続されて、その結果、共通接続 点がＶ_cc以上で駆動されたときＮウェル共通接続点に従い,または一緒にフロー トアップし、共通接続点がＶ_cc以下で駆動されたときＮウェルが共通接続点と一 緒にフロートしないので、Ｎウェルはフロート状態と呼ばれる。先行技術の中に は、Ｎウェル浮かすことを実行した幾つかのアプローチがある。 １９９２年の国際電気電子学会の個体回路会議でドッバープール達は、予稿集 の１０６,１０７ページに、Ｎウェルを浮かすのを可能にするために用いられた Ｐチャンネルプルアップトランジスタの配列を発表した。しかしながら、このア プローチは、非常にラッチアップしやすかったので、あまり望ましくなかった。 １９９４年４月４日の電子設計の６７〜１０７ページに、マーティンは、フロ ーティングＮウェルを実行するためにショットキークランプを用いる出力回路案 を発表した。ショットキーダイオードのターンオン電圧が、ＰチャンネルＭＯＳ トランジスタのドレイン領域の接合ダイオードのターンオン電圧及び上記Ｐチャ ンネルＭＯＳトランジスタのターンオン電圧よりも小さいので、Ｎウェルはフロ ート状態になる。このアプローチも、高価な追加処理を必要とし、かつラッチア ップしやすかったので、望ましくなかった。 当業者は、現在の問題が５ボルトのＶ_ccを持つデバイスと３.３ボルトのＶ_cc を持つデバイスの双方を持っているシステムに向けられているが、将来、集積回 路を動作させるＶ_ccの更なる減少が生じることも分かるであろう。したがって、 異なるＶ_cc電圧をもつデバイスを駆動するための一般的な解決策が必要である。 それゆえ、本発明の目的は、異なるＶ_cc電圧を必要とする多ロジックファミリ からなるデバイスを駆動することことができる出力バッファ回路を提供すること である。 本発明の他の目的は、プルアップトランジスタに接続されたＶ_cc電圧以上の電 圧で出力接続点が駆動されたとき、その接合ダイオードまたはそれ自体がターン オンしないプルアップトランジスタを有する出力バッファ内のトーテムポールを 提供することである。 本発明の更なる他の目的は、ピン対ピン又はブロック対ブロックの関係で出力 電圧レベルをプログラムするための分離したピンを必要としない出力バッファを 提供することである。 本発明の更なる目的は、プログラマブルな論理デバイスのピン対ピン接続を強 制しないプログラマブル論理デバイスのための出力バッファを提供することであ る。 本発明の更に他の目的は、ラッチアップに対して抵抗力のあるトーテムポール を出力バッファ内に提供することである。 本発明の目的は、さらに、出力バッファを有する第１のＶ_ccが供給される集積 回路に、上記第１のＶ_ccに接続されたＮチャンネルＭＯＳプルアップトランジス タと、アースに接続されたＮチャンネルＭＯＳプルダウントランジスタと、上記 第１のＶ_ccよりも高電圧の第２のＶ_ccを持つデバイスによって駆動されるうる共 通接続点に、上記ＮチャンネルＭＯＳプルアップトランジスタを介する電流低下 を生じることなく、接続されることができる出力接続点とを有するトーテムポー ルを設けることである。 本発明の更なる目的は、出力バッファを有する３.３ボルトのＶ_ccが供給され る集積回路に、３.３ボルトのＶ_ccに接続されたＮチャンネルＭＯＳプルアップ トランジスタと、アースに接続されたＮチャンネルＭＯＳプルダウントランジス タと、５ボルトで駆動されうる共通接続点に、上記ＮチャンネルＭＯＳプルアッ プトランジスタを介する電流低下を生じることなく、接続されることができる出 力接続点とを有するトーテムポールを設けることである。 本発明の更なる目的は、出力バッファを有する第１のＶ_ccが供給される集積回 路に、第２のＶ_ccへ接続されたＮウェル内に配置されたＰチャンネルＭＯＳプル アップトランジスタと、ＮチャンネルＭＯＳプルダウントランジスタと、第３の Ｖ_ccが供給される第２の集積回路へ共通接続点を介して接続されうる出力接続点 とを有するトーテムポールを設け、上記第３のＶ_ccは第１のＶ_ccよりも高く、上 記共通接続点が上記第２の集積回路によって第１のＶ_ccより高い電圧で駆動させ られたとき、上記ＰチャンネルＭＯＳプルアップトランジスタは電流低下を生じ ず、上記第２のＶ_ccは、上記第２の集積回路によって上記共通接続点が駆動され うる電圧に少なくとも等しくすることである。 本発明の他の目的は、５ボルトのＶ_ccへ接続されたＮウェル内に配置され,３. ３ボルトのＶ_ccに接続されたＰチャンネルＭＯＳプルアップトランジスタと、ア ースに接続されたＮチャンネルＭＯＳプルダウントランジスタと、５ボルトで駆 動されうる共通接続点に、上記ＰチャンネルＭＯＳプルアップトランジスタを介 する電流低下を生じることなく接続されることができる出力接続点とを有する出 力トーテムポールを提供することである。 本発明の概要 本発明の第１の実施例によれば、出力バッファ回路は、異なるＶ_cc電圧を必要 とする多ロジックファミリからなるデバイスを駆動することのできる。本発明の よる出力バッファ回路は、集積回路のＩ／Ｏパッドに接続されている。出力バッ ファ回路は、出力トーテムポールとレベルシフタとイネーブルロジックを備えて いる。 トーテムポールに供給されるＶ_ccは、３.３ボルトであるのが好ましく、レベ ルシフタに供給されるＶ_ccは、５ボルトであるのが好ましく、イネーブルロジッ クブロックに供給されるＶ_ccは、３.３ボルトであるのが好ましい。 トーテムポールは、レベルシフタに接続された第１の入力とイネーブルロジッ クに接続された第２の入力を有する。トーテムポールの出力は、Ｉ／Ｏバッドに 接続されている。トーテムポールは、３.３ボルトのＶ_ccに接続されたプルアッ プトランジスタと、アースに接続されたプルダウントランジスタとを備える。ト ーテムポールの出力は、上記プルアップトランジスタがターンオンするときハイ になり、上記プルダウントランジスタがターンオンするときローになり、上記プ ルダウントランジスタとプルアップトランジスタの双方がターンオフするとき高 インピーダンス状態になる。トーテムポール内のプルアップトランジスタは、上 記イネーブルロジックからレベルシフタを経てトーテムポールの第１の入力に入 る信号によってターンオンされ,ターンオフされる。トーテムポール内のプルア ップトランジスタは、上記イネーブルロジックからトーテムポールの第２の入力 に直接入る信号によってターンオンされ,ターンオフされる。 本発明の第１の実施例では、上記トーテムポール内のプルアップトランジスタ は、ＮチャンネルＭＯＳトランジスタであり、本発明の第２の実施例では、上記 トーテムポール内のプルアップトランジスタは、５ボルトのＶ_ccに接続されたＮ ウェル内に形成されたＰチャンネルＭＯＳトランジスタである。 イネーブルロジックは、このイネーブルロジックへの入力信号に応じて、トー テムポールの出力をロー論理レベル,ハイ論理レベル及び高インピーダンス状態 のいずれかに強制する。イネーブルロジックへの入力は、データ入力,大域イネ ーブル入力及び出力イネーブル入力である。大域イネーブル入力は、各出力バッ ファ回路に同時に伝えられる大域出力選択信号に応答し、出力イネーブル入力は 、個々の出力バッファ選択信号に応答する。出力バッファ回路での大域イネーブ ル入力と出力イネーブル入力の使用は、当業者にとって周知である。大域イネー ブル入力と出力イネーブル入力の双方に与えられるハイ信号は、データ入力への 信号がハイのときトーテムポールの出力をハイにし、データ入力への信号がロー のときトーテムポールの出力をローにする。大域イネーブル出力又は出力イネー ブル入力のいずれかにロー信号が与えられたとき、トーテムポールの出力は高イ ンピーダンス状態になる。 本発明の第１実施例では、上記ＮチャンネルＭＯＳプルアップトランジスタは 、上記レベルシフタからの５ボルトの信号によってターンオンさせられる。本発 明の第２の実施例では、ＰチャンネルＭＯＳプルアップトランジスタは、レベル シフタからのグラウンド(アース)レベルの信号によってターンオンさせられる。 上記レベルシフタには、５ボルト動作のために見積もられたゲート酸化膜を持 っている交差接続された第１,第２のＰチャンネルＭＯＳトランジスタと、ゲー ト酸化膜下のより長いチャンネルと，弱くドープされたドレイン領域と,この弱 くドープされたドレイン領域と同じ領域内に上記ゲートから隔ってあるより強く ドープされたドレイン領域とを持つ点で従来の低電圧ＭＯＳトランジスタと異な る低電圧ゲートオフセットＭＯＳトランジスタである第１,第２のＮチャンネル ＭＯＳトランジスタとが有る。上記両実施例におけるトーテムポール内のプルア ップトランジスタとプルダウントランジスタも、低電圧ゲートオフセットＭＯＳ トランジスタである。図面の簡単な説明 図１は、異なるＶ_cc電圧を必要とする多ロジックファミリからなるデバイスを 駆動するための本発明の出力バッファ回路のブロック図である。 図２は、異なるＶ_cc電圧を必要とする多ロジックファミリからなるデバイスを 駆動するための出力バッファ回路の第１実施例を示す図である。 図３は、本発明の使用に適した低電圧ゲートオフセット型ＣＭＯＳ(相補型金 属酸化膜半導体)トランジスタの横断面図である。 図４は、異なるＶ_cc電圧を必要とする多ロジックファミリからなるデバイスを 駆動するための出力バッファ回路の第２実施例を示す図である。好ましい実施例の詳細な説明 当業者は本発明の以下の説明が、単なる図解的なもので決して制限的なもので ないことが分かるであろう。本発明の他の実施例は、当業者にとっては、容易に 推測されるであろう。 本発明の出力バッファ回路は、異なるＶ_cc及び出力レベルを持つ異なる論理回 路ファミリ相互間でピンからピンへの直接接続を可能にする。例えば、本発明の 出力バッファ回路は、低電圧のＴＴＬ(トランジスタトランジスタ論理回路)のよ うなＶ_ccが３.３ボルトである論理ファミリ及びＶ_ccが３.３ボルトであるＣＭＯ Ｓ(相補完型金属酸化膜半導体)であって、ＴＴＬのような５ボルトの論理ファミ リへの共通接続点を介して接続される論理ファミリ及びＣＭＯＳを駆動するのに 用いることができる。本発明が、Ｖ_ccが３ボルトと５ボルトのデバイスをインタ ーフェイス接続することに限られず、異なるＶ_ccや出力レベルを持つ論理回路フ ァミリに一般に用いることができることは、当業者によって理解されるべきであ る。 まず、図１を参照すると、第１のＶ_ccを持つ論理ファミリからなるデバイスを 駆動するための本発明の出力バッファ回路１０のブロック図が示されている。上 記論理ファミリは、共通接続点を介して第１のＶ_cc又は第１のＶ_cc以外のＶ_ccを 持つ論理ファミリのデバイスに接続されている。上記出力バッファ回路は、トー テムポールブロック１２と、レベルシフタブロック１４とイネーブルロジックブ ロック１６を含んでいる。 トーテムポールブロック１２は、レベルシフタブロック１４に接続された第１ の入力とイネーブルロジックブロック１６に接続された第２の入力とを有する。 トーテムポールブロック１２の出力は、出力パッド１８に接続されている。トー テムポールブロック１２に供給されるＶ_ccの電圧レベルは、出力バッファ回路１ ０が備えられている集積回路に供給されるＶ_ccの電圧レベル、即ち３.３ボルト と好ましくは同じである。レベルシフタブロック１４に供給されるＶ_ccの電圧レ ベルは、好ましくは５ボルトである。イネーブルロジックブロック１６に供給さ れるＶ_ccの電圧レベルも、出力バッファ回路１０が備えられている集積回路に供 給されるＶ_ccの電圧レベル、即ち３.３ボルトと好ましくは同じである。本発明 の異なる部分に供給される同じＶ_ccの電圧レベルは、同一又は別個のＶ_cc供給電 源によって供給されうることが認識されるべきである。 好ましい実施例では、イネーブルロジックブロック１６及びトーテムポールブ ロック１２に供給されるＶ_ccは、出力バッファ回路１０を用いている集積回路に 供給されるＶ_ccと同じＶ_ccでなければならない。しかし、イネーブルロジックブ ロック１６に供給されるＶ_ccは、トーテムポールブロック１２に供給されるＶ_cc と異ならせることができ、イネーブルロジックブロック１６に供給されるＶ_ccお よびトーテムポールブロック１２に供給されるＶ_ccは、出力バッファ回路１０を 用いる集積回路に供給されるＶ_ccと同一である必要がないということも認識され るべきである。レベルシフタブロック１４に供給されるＶ_ccは、トーテムポール ブロック１２に供給されるＶ_ccよりも高い。レベルシフタ１４に供給されるＶ_cc が、トーテムポールブロック１２に供給されるＶ_ccよりどの程度高いかは、以下 の実施例で述べられる。 トーテムポールブロック１２は、３.３ボルトのＶ_ccに接続されるプルアップ トランジスタと、接地されているプルダウントランジスタとを含んでいる。プル アップトランジスタがターンオンすると、トーテムポールブロック１２の出力は 、ハイ(ＨＩＧＨ)になり、プルダウントランジスタがターンオンすると、ロー( ＬＯＷ)になり、プルアップトランジスタとプルダウントランジスタの両者がタ ーンオフすると高インピーダンスになる。トーテムポールブロック１２のプルア ップトランジスタは、イネーブルロジック１６からレベルシフタブロック１４を 経てトーテムポールブロック１２の第１の入力に入る信号によってターンオフ, ターンオンされる。トーテムポールブロック１２のプルダウントランジスタは、 イネーブルロジック１６からトーテムポールブロック１２の第２の入力に直接入 る信号によってターンオン,ターンオフされる。 以下により完全に説明されるように、上記イネーブルロジックは、イネーブル ロジックブロック１６への入力信号に応じて、トーテムポールブロック１２の出 力をロー論理レベル、ハイ論理レベル又は高インピーダンス状態のいずれかで駆 動する。イネーブルロジックブロック１６への入力は、データ入力と、大域(グ ローバル)イネーブル入力と、出力イネーブル入力である。大域イネーブル入力 は、出力バッファ回路の夫々に同時に伝えられる大域出力選択信号に応答し、出 力イネーブル入力は、個々の出力バッファ選択信号に応答する。出力バッファ回 路において大域イネーブル入力及びイネーブル入力を用いることは、当業者に周 知である。 イネブールロジックブロック１６の大域イネーブル及び出力イネーブルの双方 に与えられるハイ信号は、データ入力への信号がハイの場合、トーテムポールブ ロック１２の出力をハイにさせ、データ入力への信号がローの場合、トーテムポ ールブロック１２の出力をローにさせる。イネーブルロジックブロック１６の大 域イネーブル又は出力イネーブルのいずれかにロー信号が与えられると、トーテ ムポールブロック１２の出力は、高インピーダンス状態になる。 本発明の第１の好ましい実施例では、トーテムポールブロック１２のプルアッ プトランジスタは、ＮチャンネルＭＯＳ(金属酸化膜半導体)トランジスタであり 、本発明の第２の好ましい実施例では、トーテムポールブロック１２のプルアッ プトランジスタは、ＰチャンネルＭＯＳトランジスタである。上記Ｐチャンネル ＭＯＳトランジスタは、トーテムポールブロック１２に供給されるＶ_ccよりも高 いＶ_ccに接続されたＮウェル内に形成されている。第２の好ましい実施例では、 Ｎウェルに供給されるＶ_ccは、レベルシフタブロック１４に供給されるＶ_ccと同 一である。 さて、図２を参照すると、出力バッファ回路１０の第１の実施例の図が示され ている。本発明の第１の実施例によれば、Ｉ／Ｏ(入出力)パッド１８は、ソース がアースに接続されたＮチャンネルＭＯＳのプルダウントランジスタ２０によっ て、ロー論理レベルまで引き落とされるとともに、ドレインが３.３ボルトのＶ_{c c} 接続されたＮチャンネルＭＯＳのソースフォロワ・プルアップトランジスタ２２ によって、ハイ論理レベルまで引き上げられる。ここでさらに完全に開示される ように、ＮチャンネルＭＯＳプルダウントランジスタ２０のゲートは、イネーブ ルロジックブロック１６からの信号によって駆動され、ＮチャンネルＭＯＳソー スフォロワ・プルアップトランジスタ２２は、イネーブルロジックブロック１６ からレベルシフタ１４を経る信号によって駆動される。 レベルシフタブロック１４は、交差接続された第１,第２のＰチャンネルＭＯ Ｓトランジスタ３０,３２を含む。これらのＰチャンネルＭＯＳトランジスタは 、交差接続された上記第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２が 内部に配置されているＮウェル及びソースを有するとともに、５ボルトのＶ_ccに 接続されている。第１のＰチャンネルＭＯＳトランジスタ３０のドレインは、第 １のＮチャンネルＭＯＳトランジスタ３４のドレインに接続されている。第２の ＰチャンネルＭＯＳトランジスタ３２のドレインは、第２のＮチャンネルＭＯＳ トランジスタ３６のドレインに接続されている。第１のＰチャンネルＭＯＳトラ ンジスタ３０のゲートは、第２のＰチャンネルＭＯＳトランジスタ３２と第２の ＮチャンネルＭＯＳトランジスタ３６の共通ドレイン接続部に接続されている。 第２のＰチャンネルＭＯＳトランジスタ３２のゲートは、第１のＰチャンネルＭ ＯＳトランジスタ３０と第１のＮチャンネルＭＯＳトランジスタ３４の共通ドレ イン接続部に接続されている。第２のＰチャンネルＭＯＳトランジスタ３２のゲ ートと第１のＰチャンネルＭＯＳトランジスタ３０及び第１のＮチャンネルＭＯ Ｓトランジスタ３４のドレインからなる接続点は、トーテムポールブロック１２ 内にあるＮチャンネルＭＯＳソースフォロワ・プルアップトランジスタ２２のゲ ートに接続されている。インバータ３８は、第１のＮチャンネルＭＯＳトランジ スタ３４のゲートと、第２のＮチャンネルＭＯＳトランジスタ３６のゲートとの 間に接続されている。レベルシフタブロック１４は、イネーブルロジック１６か ら第１のＮチャンネルＭＯＳトランジスタ３４のゲートへの信号、及びイネーブ ルロジック１６からインバータ３８を経て第２のＮチャンネルＭＯＳトランジス タ３ ６のゲートへの信号によって駆動される。レベルシフタブロック１４の動作は、 以下に説明される。 イネーブルロジックブロック１６は、イネーブルロジックブロック１６への入 力信号に応じて、トーテムポールブロック１２の出力がロー論理レベル、ハイ論 理レベル又は高インピーダンス状態のいずれかになるように強制する。イネーブ ルロジックブロック１６への入力は、データ入力と、大域イネーブル入力と、出 力イネーブル入力である。出力イネーブルロジックブロック１６において、デー タ入力がナンド(否定積)ゲート４０の第１の入力であり、大域イネーブル入力が 第１のアンド(論理積)ゲート４２の第１の入力であり、出力イネーブル入力が第 １のアンドゲート４２の第２の入力である。第１のアンドゲート４２の出力は、 ナンドゲート４０の第２の入力である。当業者は、択一的実施例において、大域 イネーブル入力を省略できることを理解するであろう。 ナンドゲート４０の出力は、レベルシフタブロック１４内の第１のＮチャンネ ルＭＯＳトランジスタ３４のゲート、及びレベルシフタブロック１４内の第１, 第２のＮチャンネルＭＯＳトランジスタ３４と３６の間に接続されたインバータ ３８を経てレベルシフタブロック１４内の第２のＮチャンネルＭＯＳトランジス タ３６のゲートを駆動する。第１のアンドゲート４２の出力とナンドゲート４０ の出力は、夫々第２のアンドゲート４４の第１の入力と第２の入力に接続されて いる。第２のアンドゲート４４の出力は、トーテムポールブロック１２のＮチャ ンネルＭＯＳプルダウントランジスタ２０を駆動する。 ３.３ボルトのＶ_ccは、レベルシフタブロック１４内のインバータ３８、イネ ーブルロジックブロック１６内のナンドゲートの４０と第１,第２のアンドゲー トの４２,４４、及びトーテムポールブロック１２内のＮチャンネルＭＯＳソー スフォロワ・プルアップトランジスタ２２に供給されている。５ボルトのＶ_ccは 、第１,第２の交差接続されたＰチャンネルＭＯＳトランジスタ３０,３２のソ ースと、交差接続された第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２ が内部に配置されているＮウェルとに供給されている。 交差接続された第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２のゲー ト酸化膜は、５ボルトの動作のために見積もられた厚みをもっている。レベルシ フター内の第１,第２のＮチャンネルＭＯＳトランジスタ３４,３６、及びトテム ポールブロック１２内のＮチャンネルＭＯＳプルダウントランジスタ２０とＮチ ャンネルＭＯＳプルアップトランジスタ２２は、第１の実施例においては低電圧 ゲートオフセット(ＬＧＯ)のＣＭＯＳトランジスタである。以下により完全に説 明されるＬＧＯトランジスタは、ゲート酸化膜下のより長いチャンネルと、弱く ドープされたドレイン領域と、この弱くドープされたドレイン領域と同じ領域に あるが上記ゲートから隔ったより強くドープされたドレイン領域とを有する点で 、従来の低電圧のＣＭＯＳトランジスタと異なる。レベルシフター内の第１,第 ２のＮチャンネルＭＯＳトランジスタ３４,３６及びトーテムポールブロック１ ２内のＮチャンネルＭＯＳプルダウントランジスタ２０とＮチャンネルＭＯＳプ ルアップトランジスタ２２は、この技術分野で知られている従来の低電圧ＭＯＳ トランジスタとすることができることもまた理解されるべきである。 出力バッファ回路１０の出力は、イネーブルロジックブロック１６への入力信 号に依存している。大域イネブール信号又は出力イネーブル信号のいずれかがロ ーのとき、第１のアンドゲート４２の出力はローになる。この場合、ナンドゲー ト４０の出力はハイになり、第２のアンドゲート４４の出力はローになる。第２ のアンドゲート４４のロー出力は、Ｎチャンネルプルダウントランジスタ２０を ターンオフさせる。ナンドゲート４０のハイ出力は、レベルシフタブロック１４ 内の第１のＮチャンネルＭＯＳトランジスタ３４をターンオンさせ、レベルシフ タブロック１４内の第２のＮチャンネルＭＯＳトランジスタ３６をインバータ３ ８を介してターンオフさせる。 第１のＮチャンネルＭＯＳトランジスタ３４のドレインが交差接続されたトラ ンジスタ対の第２のＰチャンネルＭＯＳトランジスタ３２のゲートに接続されて いるので、第１のＮチャンネルＭＯＳトランジスタ３４がターンオンすると、第 ２のＰチャンネルＭＯＳトランジスタ３２がターンオンさせられる。このターン オンの結果、第２のＰチャンネルＭＯＳトランジスタ３２のドレインは、５ボル トに引き上げられる。第２のＮチャンネルＭＯＳトランジスタ３６がターンオフ すると、第２のＰチャンネルＭＯＳトランジスタ３２のドレインの５ボルトが、 第１のＰチャンネルＭＯＳトランジスタ３０のゲートに印加されるので、交差接 続されたトランジスタ対の第１のＰチャンネルＭＯＳトランジスタ３０をもター ンオフさせる。トーテムポールブロック内のＮチャンネルＭＯＳソースフォロワ ・プルアップトランジスタ２２は、第１のＰチャンネルＭＯＳトランジスタ３２ のゲートと第１のＰチャンネルＭＯＳトランジスタ３０及び第２のＮチャンネル ＭＯＳトランジスタ３４のドレインとからなる接続点に接続されているが、この ような状況下でターンオフし、Ｉ／Ｏパッド１８は高インピーダンス状態になる 。 大域イネーブル信号と出力イネーブル信号の双方がハイの場合、トーテムポー ルブロック１２の出力は、データ入力での入力信号に従う。大域イネーブル入力 と出力イネーブル入力の両信号がハイになると、第１のアンドゲート４２の出力 がハイになる。第１のアンドゲート４２のハイ出力は、ナンドゲート４０と第２ のアンドゲート４４の双方の出力を、データ入力の補数とする。第２のアンドゲ ート４４からのロー出力は、トーテムポールブロック１２内のＮチャンネルＭＯ Ｓプルダウントランジスタ２０をターンオフさせる。ナンドゲート４０からのロ ー出力は、トーテムポール１２内のＮチャンネルＭＯＳプルアップトランジスタ ２２をレベルシフタ１４を介してターンオンさせて、出力パッド１８の論理レベ ルをハイにする。 レベルシフタブロック１４内の、ナンドゲート４０のロー出力が、レベルシフ タブロック１４内の第１のＮチャンネルＭＯＳトランジスタ３４をターンオフさ せるとともに、レベルシフタブロック１４内の第２のＮチャンネルＭＯＳトラン ジスタ３６をインバータ３８を介してターンオンさせる。第２のＮチャンネルＭ ＯＳトランジスタ３６がターンオンすると、このトランジスタのドレインがアー スに接続され、このドレインのアースへの接続が、第１のＰチャンネルＭＯＳト ランジスタ３０をターンオンさせる。なぜなら、第２のＮチャンネルＭＯＳトラ ンジスタ３６のドレインが、交差接続されたトランジスタ対の第１のＰチャンネ ルＭＯＳトランジスタ３０のゲートに接続されているからである。第１のＰチャ ンネルＭＯＳトランジスタ３０がターンオンした結果、そのドレインは、５ボル トに引き上げられる。第１のＮチャンネルＭＯＳトランジスタ３４のターンオフ は、交差接続されたトランジスタ対の第２のＰチャンネルＭＯＳトランジスタ３ ２をもターンオフさせる。このとき、第１のＰチャンネルＭＯＳトランジスタ３ ０のドレインの５ボルトが、第２のＰチャンネルＭＯＳトランジスタ３２のゲー トに印加される。トーテムポール内のＮチャンネルＭＯＳソースフォロワ・プル アップトランジスタ２２は、第２のＰチャンネルＭＯＳトランジスタ３２のゲー トと第１のＰチャンネルＭＯＳトランジスタ３０及び第１のＮチャンネルＭＯＳ トランジスタ３４のドレインからなる接続点に接続されているが、このような状 況下でターンオンし、Ｉ／Ｏパッド１８は、ハイ論理レベルになる。 第２のアンドゲート４４からのハイ出力は、トーテムポールブロック１２のＮ チャンネルＭＯＳプルダウントランジスタ２０をターンオンさせ、ナンドゲート ４０からのハイ出力は、レベルシフタブロック１４を介してトーテムポールブロ ック１２のＮチャンネルＭＯＳプルアップトランジスタ２２を上述のようにター ンオフさせる。これが出力パッド１８の論理レベルをローにする。 当業者が図２を検討すれば容易に理解できるように、ＮチャンネルＭＯＳソー スフォロワ・プルアップトランジスタ２２をプルアップデバイスとして使用する ことは、Ｖ_ccが３.３ボルトのデバイスとＶ_ccが５ボルトのデバイスの双方を、 Ｉ ／Ｏパッド１８に接続することを可能にする。出力バッファ回路１０が高インピ ーダンス状態であるとき、別のデバイスからＩ／Ｏパッド１８への５ボルトの信 号は、Ｎチャンネルプルアップトランジスタ２２の接合ダイオード又はＮチャン ネルプルアップトランジスタ２２をターンオンさせない。このことは、Ｉ／Ｏパ ッド１８が３.３ボルトのＶ_ccに固定されるのを防ぎ、それによって電流の大き な低下を防ぐ。ドレインが３.３ボルトに接続されているＮチャンネルＭＯＳプ ルアップトランジスタ２２のゲートに５ボルトの信号を印加できるレベルシフタ ブロック１４は、トーテムポールブロック１２の出力におけるレール対レールの 電圧スイングを確実にする。加えて、総てがＮチャンネルのトーテムポールブロ ック１２を使用することによって、ラッチアップに対する高い免疫を持たせ、高 価でないノンエピタキシャルのウェハーの使用を促進する。 交差接続されている第１,第２のＰチャンネルＭＯＳトランジスタ３０と３２ のゲート酸化膜の厚さが、５ボルト動作のために見積もられていることを、当業 者は認識すべきである。さらに、レベルシフタブロック１４内の第１,第２のＰ チャンネルＭＯＳトランジスタ３４,３６及びトーテムポール出力ブロック１２ 内のＮチャンネルＭＯＳプルダウン,プルアップのトランジスタ２０,２２は、第 １の実施例では図３に示されているＬＧＯ(低ゲートオフセット)トランジスタで ある。この問題は、現在、Ｖ_ccが５／３.３ボルトのハイブリッドシステムに向 けられているのだが、将来、集積回路の動作電圧をさらに下げる必要が生じるで あろうし、本発明がこのような変化を意図していることもまた当業者によって理 解されるべきである。 ＬＧＯトランジスタ５０が図３に示されている。ＬＧＯトランジスタ５０は、 当業者に周知の低電圧ＣＭＯＳトランジスタの変形例である。ＬＧＯトランジス タ５０は、ＰチャンネルＭＯＳトランジスタ又はＮチャンネルＭＯＳトランジス タのいずれであってもよい。ＬＧＯトランジスタ５０の変形例の特徴は、ポリシ リコンゲート５６とゲート酸化膜５６下のチャンネル５２が、従来の低電圧ＣＭ ＯＳ トランジスタよりも長く、弱くドープされたドレイン領域(ＬＤＤ)５８が、ポリ シリコンゲート５４の一方側の下方の領域に接しており、ＬＤＤ５８と同じ領域 にあるより強くドープされたドレイン領域６０が、ポリシリコンゲート５４から 隔たっていることである。第２の強くドープされたソース領域６２は、ポリシリ コンゲート５４の他方側の下方の領域に接する。 ＬＤＤ５８は、従来の低電圧ＣＭＯＳトランジスタよりも高い電圧でのＬＧＯ トランジスタ５０の動作を可能にするので、有利である。ＬＧＯトランジスタ５ ０が導通すると、ＬＤＤ５８は、電流の流れと直列に相当な抵抗を生じさせるこ とによって、ゲート５４下の横方向の電場を減少させる。チャンネル５２の長さ の増加も、ゲート５４下の横方向電場の減少を促進する。ＬＧＯトランジスタ５ ０が非導通になると、ドレイン降伏電圧は増加する。 ＬＧＯトランジスタ５０は、当業者に周知の標準的なＣＭＯＳ加工法を用いて 加工される。ＬＧＯトランジスタ５０を作る加工段階は、たいていの組立の環境 下で低電圧ＣＭＯＳトランジスタを代表的に作るために用いられている加工段階 と同じである。ポリシリコンゲート５４のためのマスクと強くドープされたドレ イン領域６０,６２のためのマスクだけは、変える必要がある。ＬＧＯトランジ スタ５０のためのマスクにおける変化は、ポリシリコンゲート５４下のチャンネ ルがより長くなったり、強くドープされたソース／ドレイン領域６０の隔たりが より長くなるという結果を生じる。 本発明は、本発明の出力バッファ回路を備えた集積回路Ｉ／Ｏパッドを、Ｖ_cc が３.３ボルトのＣＭＯＳ、Ｖ_ccが３.３ボルトのＴＴＬ、又はＶ_ccが５ボルトの ＴＴＬのデバイスバス及び入力に使用者がパッド対パッドの関係で接続すること を可能にする。このことは、ブロック対ブロックの関係でＶ_ccを選択するアプロ ーチよりも効率的である。当業者は、一般的に本発明が、異なる電圧で動作する 数個の論理ファミリのどれにも適用できるということが理解できるであろう。将 来の時 点でＶ_ccにおける他の変化が起こる可能性があり、このような変化を本発明が意 図しているということは理解できよう。 図４は、異なるＶ_cc電圧を必要とする多ロジックファミリからなるデバイスを 駆動するための出力バッファ回路８０の本発明の第２実施例を示す図である。図 ４で示す実施例は、図２の実施例と幾分異なっている。不必要な参照番号の重複 を避けるため、図２の部材に対応する図４の部材には、両図において同一の参照 番号を付している。 さて、図４をを参照すると、出力バッファ回路８０の第２の実施例が示されて いる。本発明の第２の実施例によると、Ｉ／Ｏパッド１８は、ソースがアースに 接続されたＮチャンネルＭＯＳプルダウントランジスタ２０によってロー論理レ ベルに引き下げられるとともに、ソースが３.３ボルトのＶ_ccに接続されたＰチ ャンネルＭＯＳプルアップトランジスタ７０によってハイ論理レベルに引き上げ られる。ＰチャンネルＭＯＳプルアップトランジスタ７０は、５ボルトのＶ_ccに 接続されたＮウェル内に配置されている。ここでさらに完全に開示するように、 ＮチャンネルＭＯＳプルダウントランジスタ２０のゲートは、イネーブルロジッ クブロック１６からの信号によって駆動され、ＰチャンネルＭＯＳプルアップト ランジスタ７０は、レベルシフタブロック１４を介してイネーブルロジックブロ ック１６からの信号によって駆動される。 レベルシフタブロック１４は、第１,第２の交差接続されたＰチャンネルＭＯ Ｓトランジスタ３０,３２が５ボルトのＶ_ccに接続されて内部に配置されたＮウ ェル及びソースを有する互いに交差接続された第１,第２のＰチャンネルＭＯＳ トランジスタ３０,３２を有する。第１のＰチャンネルＭＯＳトランジスタ３０ のドレインは、第１のＮチャンネルＭＯＳトランジスタ３４のドレインに接続さ れている。第２のＰチャンネルＭＯＳトランジスタ３２のドレインは、第２のＮ チャンネルＭＯＳトランジスタ３６のドレインに接続されている。第１のＰチャ ン ネルＭＯＳトランジスタ３０のゲートは、第２のＰチャンネルＭＯＳトランジス タ３２と第２にＮチャンネルＭＯＳトランジスタ３６の共通ドレイン接続部に接 続されている。第２のＰチャンネルＭＯＳトランジスタ３２のゲートは、第１の ＰチャンネルＭＯＳトランジスタ３０と第１のＮチャンネルＭＯＳトランジスタ ３４の共通ドレイン接続部に接続されている。第１のＰチャンネルＭＯＳトラン ジスタ３０のゲートと第２のＰチャンネルＭＯＳトランジスタ３２及び第２のＮ チャンネルＭＯＳトランジスタ３６のドレインからなる接続点は、トーテムポー ルブロック１２内にあるＰチャンネルＭＯＳソースフォロワ・プルアップトラン ジスタ７０に接続されている。インバータ３８は、第１のＮチャンネルＭＯＳト ランジスタのゲートと、第２のＮチャンネルＭＯＳトランジスタ３６のゲートと の間に接続されている。レベルシフタブロック１４は、イネーブルロジック１６ から第１のＮチャンネルＭＯＳトランジスタ３４のゲートへの信号、及びイネー ブルロジック１６からインバータ３８を経て第２のＮチャンネルＭＯＳトランジ スタ３６ゲートへの信号によって駆動される。 イネーブルロジックブロック１６は、イネーブルロジックブロック１６への入 力信号に応じて、トーテムポールブロック１２の出力がロー論理レベル、ハイ論 理レベル又は高インピーダンス状態のいずれかになるように強制する。イネーブ ルロジックブロック１６への入力は、データ入力と、大域イネーブル入力と、出 力イネーブル入力である。大域イネーブル入力は、夫々の出力バッファ回路に同 時に伝えられる大域出力選択信号に応答し、出力イネーブル入力は、個々の出力 選択信号に応答する。出力バッファ回路での大域イネーブル入力と出力イネーブ ル入力の使用は、当業者によく知られている。イネーブルロジックブロック１６ において、データ入力がナンドゲート４０の第１の入力であり、大域イネーブル 入力がアンドゲート４２の第１の入力であり、出力イネーブル入力が第１のアン ドゲート４２の第２の入力であり、第１のアンドゲート４２の出力がナンドゲー ト４０の第２の入力である。 ナンドゲート４０の出力は、レベルシフタブロック１４内の第１のＮチャンネ ルＭＯＳトランジスタ３４のゲートを駆動するとともに、レベルシフタブロック １４内の第１と第２のＮチャンネルＭＯＳトランジスタ３４,３６との間に接続 されたインバータ３８を介して第２のＮチャンネルＭＯＳトランジスタ３６のゲ ートを駆動する。第１アンドゲート４２の出力及びナンドゲート４０の出力は、 第２のアンドゲート４４の第１及び第２の入力に夫々接続される。第２のアンド ゲート４４の出力は、トーテムポールブロック１２内のＮチャンネルＭＯＳプル ダウントランジスタ２０のゲートを駆動する。 ３.３ボルトのＶ_ccは、レベルシフタブロック１４内のインバータ３８と、ナ ンドゲート４０と、イネーブルロジックブロック１６内の第１アンドゲート４２ 及び第２ナンドゲート４４と、トーテムポールブロック１２内のＰチャンネルＭ ＯＳプルアップトランジスタ７０とに供給される。５ボルトのＶ_ccは、交差接続 された第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２のソースと、交差 接続された第１,第２ＰチャンネルＭＯＳトランジスタ３０,３２とＰチャンネル ＭＯＳプルアップトランジスタ７０とが内部に配置されたＮウェルに供給される 。 交差接続された第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２のゲー ト酸化膜は、５ボルトのＶ_ccのために見積もられた厚みを有する。第２の好まし い実施例では、レベルシフタブロック１４内の第１，第２のＮチャンネルＭＯＳ トランジスタ３４,３６と、トーテムポールブロック１２内のＮチャンネルＭＯ Ｓプルダウントランジスタ２０及びＰチャンネルＭＯＳプルアップトランジスタ ７０とは、既に説明したようにＬＧＯトランジスタである。 出力バッファ回路８０の出力は、イネーブルロジック１６の入力における入力 信号に依存している。大域イネーブル信号又は出力イネーブル信号のいずれかが ローの場合、第１のアンドゲート４２の出力はローである。この場合、第１のナ ンドゲート４０の出力がハイになり、第２のアンドゲート４４の出力はローにな る。第２のアンドゲート４４のロー出力は、ＮチャンネルＭＯＳプルダウントラ ンジスタ２０をターンオフする。ナンドゲート４０のハイ出力は、レベルシフタ ブロック１４内の第１のＮチャンネルＭＯＳトランジスタ３４をターンオンさせ 、レベルシフタブロック１４内の第２のＮチャンネルＭＯＳトランジスタ３６を インバータ３８を介してターンオフさせる。 第１のＮチャンネルＭＯＳトランジスタ３４のドレインが交差接続されたトラ ンジスタ対の第２のＰチャンネルＭＯＳトランジスタ３２のゲートに接続されて いるので、ＮチャンネルＭＯＳトランジスタ３４がターンオンすると、このトラ ンジスタのドレインがアースに接続され、このドレインのアースへの接続が、第 ２のＰチャンネルＭＯＳトランジスタ３２をターンオンさせる。このターンオン の結果、第２のＰチャンネルＭＯＳトランジスタ３２のドレインは、５ボルトに 引き上げられる。第２のＮチャンネルＭＯＳトランジスタ３６のターンオフは、 交差接続されたトランジスタ対の第１のＰチャンネルＭＯＳトランジスタ３０を もターンオフさせる。このとき、第２のＰチャンネルＭＯＳトランジスタ３２の ドレイン５ボルトが、第１のＰチャンネルＭＯＳトランジスタ３０のゲートに印 加される。ＰチャンネルＭＯＳプルアップトランジスタ７０は、第１Ｐチャンネ ルＭＯＳトランジスタ３０のゲートと,第２のＰチャンネルＭＯＳトランジスタ ３２及び第２のＮチャンネルＭＯＳトランジスタ３６のドレインとからなるレベ ルシフタブロック１４内の接続点に接続されているが、このような状況下でター ンオフし、出力パッド１８は高インピーダンス状態になる。 大域イネーブル信号と出力イネーブル信号の双方がハイの場合、トーテムポー ルブロック１２の出力は、データ入力での入力信号に従う。大域イネーブル入力 と出力イネーブル入力の両信号がハイになると、第１のアンドゲート４２の出力 がハイになる。第１のアンドゲート４２のハイ出力は、ナンドゲート４０と第２ のアンドゲート４４の双方の出力を、データ入力の補数とする。 第２のアンドゲート４４からのロー出力は、トーテムポールブロック１２内の ＮチャンネルＭＯＳプルダウントランジスタ２０をターンオフさせ、ナンドゲー ト４０からのロー出力は、レベルシフタ１４を介してトーテムポール１２内のＰ チャンネルＭＯＳプルアップトランジスタ７０をターンオンさせて、出力パッド １８の論理レベルをハイにする。 レベルシフタブロック１４において、ナンドゲート４０のロー出力は、レベル シフタブロック１４内の第１のＮチャンネルＭＯＳトランジスタ３４をターンオ フさせ、インバータ３８を介してレベルシフタ１４内の第２のＮチャンネルＭＯ Ｓトランジスタ３６をターンオンさせる。ターンオンした第２のＮチャンネルＭ ＯＳトランジスタ３６は、そのドレインをアースに接続し、このドレインのアー スへの接続は第２のＮチャンネルＭＯＳトランジスタ３６のドレインが交差接続 されたトランジスタ対の第１ＰチャンネルＭＯＳトランジスタ３０のゲートに接 続されているので、第１のＰチャンネルＭＯＳトランジスタ３０をターンオンさ せる。このターンオンの結果、第１のＰチャンネルＭＯＳトランジスタ３０のド レインは、５ボルトに引き上げられる。ターンオフした第１のＮチャンネルＭＯ Ｓトランジスタ３４は、第１のＰチャンネルＭＯＳトランジスタ３０のドレイン の５ボルトが第２のＰチャンネルＭＯＳトランジスタ３２のゲートに印加される ので、交差接続されたトランジスタ対の第２のＰチャンネルＭＯＳトランジスタ ３２をターンオフさせる。トーテムポール内のＰチャンネルＭＯＳソースフォロ ワ・プルアップトランジスタ７０は、第１のＰチャンネルＭＯＳトランジスタ３ ０のゲートと第１のＰチャンネルＭＯＳトランジスタ３０及び第２のＮチャンネ ルＭＯＳトランジスタ３２のドレインからなるレベルシフタ１４内の接続点に接 続されているが、このような状況下で、Ｉ／Ｏパッド１８は、ハイ論理レベルに なる。 第２のアンドゲート４４からのハイ出力は、トーテムポールブロック１２内の ＮチャンネルＭＯＳプルダウントランジスタ２０をターンオンさせ、ナンドゲー ト４０からのハイ出力は、レベルシフタブロック１４を介してトーテムポールブ ロック１２内のＰチャンネルＭＯＳプルアップトランジスタ７０を上述のように ターンオフさせる。これが、出力パッド１８の論理レベルをローにする。 当業者が図４を検討すれば容易に理解できるように、５ボルトのＶ_ccに接続さ れるＮウェル内に配置されたＰチャンネルＭＯＳプルアップトランジスタ７０を プルアップデバイスとして使用することは、３.３ボルトと５ボルトのデバイス の双方を出力パッド１８に接続することを可能にする。Ｎウェルが５ボルトのＶ_cc に接続されているので、出力パッド１８に接続されているＰチャンネルＭＯＳ プルアップトランジスタ７０のＰ形ドレイン領域が、他のデバイスによって５ボ ルトで駆動された場合、ＰチャンネルＭＯＳプルアップトランジスタ７０内の接 合ダイオードの順バイアスはなくなるであろう。さらに、上記出力パッドの電圧 は、ＰチャンネルＭＯＳプルアップトランジスタ７０をターンオフさせるために ,レベルシフタブロック１４によってＰチャンネルＭＯＳプルアップトランジス タ７０のゲートに供給される電圧よりも高くないので、出力パッドが５ボルトで 駆動されても、ＰチャンネルＭＯＳプルアップトランジスタ７０はターンオンし ない。 交差接続された第１,第２のＰチャンネルＭＯＳトランジスタ３０,３２のゲー ト酸化膜の厚みが、５ボルトのＶ_ccのために見積られていることは、当業者に理 解されるべきである。さらに、レベルシフタブロック１４内の第１,第２のＮチ ャンネルＭＯＳトランジスタ３４,３６と、トーテムポール出力ブロック１２内 のＮチャンネルＭＯＳプルダウントランジスタ２０及びＰチャンネルＭＯＳプル アップトランジスタ７０とは、第２の実施例においては、図３で示されるＬＧＯ トランジスタである。レベルシフタブロック１４内の第１,第２のＮチャンネル ＭＯＳトランジスタ３４,３６と、トーテムポール出力ブロック１２内のＮチャ ンネルＭＯＳプルダウントランジスタ２０及びＰチャンネルＭＯＳプルアップト ラ ンジスタ７０とは、この技術分野で周知の従来の低電圧ＭＯＳトランジスタにす ることができることもまた理解されるべきである。 本発明の実施例と適用が既に示され,説明されたが、上述の内容以上のより多 くの変更が、本発明の概念から離れることなく可能であることは、当業者に明白 であろう。従って、本発明は、添付の請求の範囲の趣旨以外によって制限される ことはない。

Claims (1)

1. 【特許請求の範囲】 １．第２のＶ_cc電圧を必要とする多ロジックファミリからなるデバイスとインタ ーフェイス接続できる第１のＶ_ccを有する集積回路のための出力バッファ回路に おいて、 データ入力と、出力イネーブル入力と、第１,第２の出力とを有するイネーブ ルロジック回路と、 上記イネーブルロジック回路の上記第１の出力に接続された入力と、出力とを 有するレベルシフタと、 上記レベルシフタの出力に接続された第１の入力と、上記イネーブルロジック 回路の第２の出力に接続された第２の入力と、出力パッドに接続された出力とを 有するトーテムポールとを備えたことを特徴とする出力バッファ回路。 ２．請求項１に記載の出力バッファ回路において、上記イネーブルロジック回路 は、 上記データ入力としての第１の入力と、上記出力イネーブル入力としての第２ の入力と、上記第１の出力としての出力とを有するナンド(否定積)ゲートと、 上記ナンドゲートの出力に接続された第１の入力と、上記出力イネーブル入力 に接続された第２の入力と、上記第２の出力としての出力とを有するアンド(論 理積)ゲートを備えたことを特徴とする出力バッファ回路。 ３．請求項１に記載の出力バッファ回路において、上記イネーブルロジック回路 は、大域イネーブル入力をさらに備えたことを特徴とする出力バッファ回路。 ４．請求項１に記載の出力バッファ回路において、上記イネーブルロジック回路 は、 上記データ入力の接続点としての第１の入力と、第２の入力と、上記第１の出 力としての出力とを有するナンドゲートと、 上記大域イネーブル入力としての第１の入力と、上記出力イネーブル入力とし ての第２の入力と、上記ナンドゲートの第２の入力に接続された出力とを有する 第１のアンドゲートと、 上記ナンドゲートの出力に接続された第１の入力と、上記第１のアンドゲート の出力に接続された第２の入力と、上記第２の出力としての出力とを有する第２ のアンドゲートとを備えたことを特徴とする出力バッファ回路。 ５．請求項１に記載の出力バッファ回路において、上記レベルシフタは、 第３のＶ_ccに接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＰチャンネルＭＯＳトランジスタであって、上記第１のＰチャンネルＭＯＳ トランジスタのゲートが、上記第２のＰチャンネルＭＯＳトランジスタのドレイ ンに接続され、上記第２のＰチャンネルＭＯＳトランジスタのゲートが、上記第 １のＰチャンネルＭＯＳトランジスタのドレインに接続されて、上記交差接続さ れたトランジスタ対を形成する第１,第２のＰチャンネルＭＯＳトランジスタと 、 アース電位に接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＮチャンネルＭＯＳトランジスタであって、上記第１のＮチャンネルＭＯＳ トランジスタのドレインが、上記第１のＰチャンネルＭＯＳトランジスタのドレ インに接続されて、上記出力としての第１の接続点を形成するとともに、上記第 ２のＮチャンネルＭＯＳトランジスタのドレインが、上記第２のＰチャンネルＭ ＯＳトランジスタのドレインに接続されて、第２の接続点を形成する第１,第２ のＮチャンネルＭＯＳトランジスタと、 上記第１のＮチャンネルＭＯＳトランジスタのゲートと上記イネーブルロジッ ク回路の第１の出力に接続された入力と、上記第２のＮチャンネルＭＯＳトラン ジスタのゲートに接続された出力とを有するインバータとを備えたことを特徴と する出力バッファ回路。 ６．請求項１に記載の出力バッファ回路において、上記第１のＶ_ccは、３.３ボ ルトが基準であり、上記第２のＶ_ccは、５ボルトが基準であることを特徴とする 出力バッファ回路。 ７．請求項５に記載の出力バッファ回路において、上記第３のＶ_ccは、３.３ボ ルトが基準であることを特徴とする出力バッファ回路。 ８．請求項５に記載の出力バッファ回路において、上記第２のＶ_ccは、上記第３ のＶ_ccと同一であることを特徴とする出力バッファ回路。 ９．請求項５に記載の出力バッファ回路において、上記第２のＶ_ccと上記第３の Ｖ_ccは、５ボルトが基準であることを特徴とする出力バッファ回路。 １０．請求項１に記載の出力バッファ回路において、上記出力トーテムポールは 、 第３のＶ_ccに接続されたドレインと、ソースと、上記第１の入力としてのゲー トとを有するＮチャンネルＭＯＳプルアップトランジスタと、 アース電位に接続されたソースと、上記ＮチャンネルＭＯＳプルアップトラン ジスタのソースに接続されて,上記出力接続点を形成するドレインと、上記第２ の入力としてのゲートとを有するＮチャンネルＭＯＳプルダウントランジスタと を備えたことを特徴とする出力バッファ回路。 １１．請求項１０に記載の出力バッファ回路において、上記第３のＶ_ccは、３. ３ボルトが基準であることを特徴とする出力バッファ回路。 １２．請求項１０に記載の出力バッファ回路において、上記第１のＶ_ccは、上記 第３のＶ_ccと同一であることを特徴とする出力バッファ回路。 １３．請求項１０に記載の出力バッファ回路において、上記第１のＶ_ccと上記第 ３のＶ_ccは、３.３ボルトが基準であることを特徴とする出力バッファ回路。 １４．請求項１に記載の出力バッファ回路において、上記出力トーテムポールは 、 第３のＶ_ccに接続されたソースと、ドレインと、上記第１の入力としてのゲー トとを有するＰチャンネルＭＯＳプルアップトランジスタであって、第４のＶ_cc に接続されたＮウェル内に配置されたＰチャンネルＭＯＳプルアップトランジス タと、 アース電位に接続されたソースと、上記ＰチャンネルＭＯＳプルアップトラン ジスタの上記ドレインに接続されて上記出力接続点を形成するドレインと、上記 第２の入力としてのゲートとを有するＮチャンネルＭＯＳプルダウントランジス タとを備えたことを特徴とする出力バッファ回路。 １５．請求項１４に記載の出力バッファ回路において、上記第３のＶ_ccは、３. ３ボルトが基準であることを特徴とする出力バッファ回路。 １６．請求項１４に記載の出力バッファ回路において、上記第１のＶ_ccは、上記 第３のＶ_ccと同一であることを特徴とする出力バッファ回路。 １７．請求項１４に記載の出力バッファ回路において、上記第２のＶ_ccは、上記 第４のＶ_ccと同一であることを特徴とする出力バッファ回路。 １８．請求項１４に記載の出力バッファ回路において、上記第１のＶ_ccと上記第 ３のＶ_ccは、５ボルトが基準あることを特徴とする出力バッファ回路。 １９．請求項１４に記載の出力バッファ回路において、上記第２のＶ_ccと上記第 ４のＶ_ccは、５ボルトが基準あることを特徴とする出力バッファ回路。 ２０．第２のＶ_cc電圧を必要とする多ロジックファミリからなるデバイスとイン ターフェイス接続できる第１のＶ_ccを有する集積回路のための出力バッファ回路 において、 第３のＶ_ccに接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＰチャンネルＭＯＳトランジスタであって、第１のＰチャンネルＭＯＳトラ ンジスタのゲートが、上記第２のＰチャンネルＭＯＳトランジスタのドレインに 接続され、第２のＰチャンネルＭＯＳトランジスタのゲートが、上記第１のＰチ ャンネルＭＯＳトランジスタのドレインに接続されて、交差接続されたトランジ スタ対を形成する第１,第２のＰチャンネルＭＯＳトランジスタと、 アース電位に接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＮチャンネルＭＯＳトランジスタであって、上記第１のＮチャンネルＭＯＳ トランジスタが、上記第１のＰチャンネルＭＯＳトランジスタのドレインに接続 されて第１の接続点を形成するとともに、上記第２のＮチャンネルＭＯＳトラン ジスタのドレインが、上記第２のＰチャンネルＭＯＳトランジスタのドレインに 接続されて、第２の接続点を形成する第１,第２のＮチャンネルＭＯＳトランジ スタと、 上記第１のＮチャンネルＭＯＳトランジスタのゲートに接続された入力と、上 記第２のＮチャンネルＭＯＳトランジスタのゲートに接続された出力とを有する インバータと、 第４のＶ_ccに接続されたドレインと、ソースと、上記第１の接続点に接続され たゲートとを有するＮチャンネルＭＯＳプルアップトランジスタと、 アース電位に接続されたソースと、上記ＮチャンネルＭＯＳプルアップトラン ジスタの上記ソースに接続されて,上記出力接続点を形成するドレインと、ゲー トとを有するＮチャンネルＭＯＳプルダウントランジスタと、 上記インバータの上記入力と上記ＮチャンネルＭＯＳプルダウントランジスタ の上記ゲートとに出力信号を印加するための手段とを備えたことを特徴とする出 力バッファ回路。 ２１．請求項２０に記載の出力バッファ回路において、上記第１のＶ_ccは、３. ３ボルトが基準であり、上記第２のＶ_ccは、５ボルトが基準であることを特徴と する出力バッファ回路。 ２２．請求項２０に記載の出力バッファ回路において、上記第３のＶ_ccは、５ボ ルトが基準であることを特徴とする出力バッファ回路。 ２３．請求項２０に記載の出力バッファ回路において、上記第４のＶ_ccは、３. ３ボルトが基準であることを特徴とする出力バッファ回路。 ２４．請求項２０に記載の出力バッファ回路において、上記第１のＶ_ccは、上記 第４のＶ_ccと同一であることを特徴とする出力バッファ回路。 ２５．請求項２０に記載の出力バッファ回路において、上記第２のＶ_ccは、上記 第３のＶ_ccと同一であることを特徴とする出力バッファ回路。 ２６．請求項２０に記載の出力バッファ回路において、上記第１のＶ_ccと上記第 ４のＶ_ccは、３.３ボルトが基準であることを特徴とする出力バッファ回路。 ２７．請求項２０に記載の出力バッファ回路において、上記第２のＶ_ccと上記第 ３のＶ_ccは、３.３ボルトが基準であることを特徴とする出力バッファ回路。 ２８．請求項２０に記載の出力バッファ回路において、出力信号を印加するため の上記手段は、 データ入力接続点に接続された第１の入力と、出力イネーブル信号接続点に接 続された第２の入力と、上記インバータの入力に接続された出力とを有するナン ドゲートと、 上記ナンドゲートの出力に接続された第１の入力と、上記イネーブル信号接続 点に接続された第２の入力と、上記ＮチャンネルＭＯＳプルダウントランジスタ の上記ゲートに接続された出力とを有するアンドゲートとを備えることを特徴と する出力バッファ回路。 ２９．請求項２０に記載の出力バッファ回路において、出力信号を印加するため の上記手段は、 データ入力接続点に接続された第１の入力と、第２の入力と、上記インバータ の入力に接続された出力とを有するナンドゲートと、 大域イネーブル信号接続点に接続された第１の入力と、出力イネーブル信号接 続点に接続された第２の入力と、上記ナンドゲートの第２の入力に接続された出 力とを有する第１のアンドゲートと、 上記ナンドゲートの出力に接続された第１の入力と、上記第１のアンドゲート の出力に接続された第２の入力と、上記ＮチャンネルＭＯＳプルダウントランジ スタに接続された出力とを有する第２のアンドゲートとを備えることを特徴とす る出力バッファ回路。 ３０．第２のＶ_cc電圧を必要とする多ロジックファミリからなるデバイスとイン ターフェイス接続できる第１のＶ_ccを有する集積回路のための出力バッファ回路 において、 第３のＶ_ccに接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＰチャンネルＭＯＳトランジスタであって、上記第１のＰチャンネルＭＯＳ トランジスタのゲートが、上記第２のＰチャンネルＭＯＳトランジスタのドレイ ンに接続され、上記第２のＰチャンネルＭＯＳトランジスタのゲートが、上記第 １のＰチャンネルＭＯＳトランジスタのドレインに接続されて、交差接続された トランジスタ対を形成する第１,第２のＰチャンネルＭＯＳトランジスタと、 アース電位に接続された夫々のソースとドレインとゲートとを有する第１,第 ２のＮチャンネルＭＯＳトランジスタであって、上記第１のＮチャンネルＭＯＳ トランジスタが、上記第１のＰチャンネルＭＯＳトランジスタのドレインに接続 されて第１の接続点を形成するとともに、上記第２のＮチャンネルＭＯＳトラン ジスタのドレインが、上記第２のＰチャンネルＭＯＳトランジスタのドレインに 接続されて、第２の接続点を形成する第１,第２のＮチャンネルＭＯＳトランジ スタと、 上記第１のＮチャンネルＭＯＳトランジスタのゲートに接続された入力と、上 記第２のＮチャンネルＭＯＳトランジスタのゲートに接続された出力とを有する インバータと、 第４のＶ_ccに接続されたソースと、ドレインと、上記第２の接続点に接続され たゲートとを有するとともに、第５のＶ_ccに接続されたＮウェル内に配置された ＰチャンネルＭＯＳプルアップトランジスタと、 アース電位に接続されたソースと、上記ＰチャンネルＭＯＳプルアップトラン ジスタの上記ドレインに接続されて,出力接続点を形成するドレインと、ゲート とを有するＮチャンネルＭＯＳプルダウントランジスタと、 上記インバータの上記入力と上記ＮチャンネルＭＯＳプルダウントランジスタ の上記ゲートとに出力信号を印加するための手段とを備えたことを特徴とする出 力バッファ回路。 ３１．請求項３０に記載の出力バッファ回路において、上記第１のＶ_ccは、３. ３ボルトが基準であり、上記第２のＶ_ccは、５ボルトが基準であることを特徴と する出力バッファ回路。 ３２．請求項３０に記載の出力バッファ回路において、上記第３のＶ_ccは、５ボ ルトが基準であることを特徴とする出力バッファ回路。 ３３．請求項３０に記載の出力バッファ回路において、上記第４のＶ_ccは、３. ３ボルトが基準であることを特徴とする出力バッファ回路。 ３４．請求項３０に記載の出力バッファ回路において、上記第５のＶ_ccは、５ボ ルトが基準であることを特徴とする出力バッファ回路。 ３５．請求項３０に記載の出力バッファ回路において、上記第１のＶ_ccは、上記 第４のＶ_ccと同一であることを特徴とする出力バッファ回路。 ３６．請求項３０に記載の出力バッファ回路において、上記第２のＶ_ccと、上記 第３のＶ_ccと、上記第５のＶ_ccとは同一であることを特徴とする出力バッファ回 路。 ３７．請求項３０に記載の出力バッファ回路において、上記第１のＶ_ccと上記第 ４のＶ_ccは、３.３ボルトが基準であることを特徴とする出力バッファ回路。 ３８．請求項３０に記載の出力バッファ回路において、上記第２のＶ_ccと上記第 ３のＶ_ccは、３.３ボルトが基準であることを特徴とする出力バッファ回路。 ３９．請求項３０に記載の出力バッファ回路において、上記出力信号を印加する ための手段は、 データ入力接続点に接続された第１の入力と、イネーブル信号接続点に接続さ れた第２の入力と、上記インバータの入力に接続された出力とを有するナンドゲ ートと、 上記ナンドゲートの出力に接続された第１の入力と、イネーブル信号接続点に 接続された第２の入力と、上記ＮチャンネルＭＯＳプルダウントランジスタのゲ ートに接続された出力とを有するアンドゲートを備えることを特徴とする出力バ ッファ回路。 ４０．低電圧ゲートオフセットＭＯＳトランジスタであって、 第１の導電型の基板と、 上記基板内のチャンネルを形成する第１の領域上に配置された低電圧ゲート酸 化膜と、 上記低電圧ゲート酸化膜上に配置されたゲートと、 第２の導電型で強くドープされ、かつ上記チャンネルに第１の側で接するソー スを形成する上記基板の第２の領域と、 上記第２の導電型で弱くドープされ、かつ上記チャンネルに第２の側で接して ドレインの第１の部分を形成する上記基板の第３の領域と、 上記第２の導電型で強くドープされ、かつ上記チャンネルから上記第２の側で 隔ってドレインの第２の部分を形成する上記基板の第４の領域とを備えたことを 特徴とする低電圧ゲートオフセットＭＯＳトランジスタ。