KR100298927B1 - 다중 전원 분리를 지니는 풀 스윙 파워 다운 버퍼 회로 - Google Patents

다중 전원 분리를 지니는 풀 스윙 파워 다운 버퍼 회로 Download PDF

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다니엘 이. 박서
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Abstract

본 발명은 풀스윙 CMOS 출력 버퍼 회로 (20, 30, 40, 50) 에 관한 것으로, 예컨대 3.3 V 표준규격 및 5 V 표준규격 부분회로와 같이 호환가능하지 않은 전원 회로를 분리시키고, 공통 외부버스로부터 휴지 상태에 있거나 또는 파워 다운된 버퍼 회로의 전원 레일을 분리시킨다. 풀업 출력 트랜지스터 (PMOS1) 는, P 형 캐리어 반도체 재료의 기판 (PSUB) 에 형성된 N 형 캐리어 반도체 재료의 웰 (NWELL) 에 제조된다. P 채널 NWELL 분리 스위치 트랜지스터 (PW1) 는, 상기 웰 (NWELL) 과 고전위 전원 레일 (VCC) 사이에 결합된 1 차 전류 경로 및 실질적으로 동기하여 동작하기 위하여 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드에 결합된 제어 게이트 노드를 지닌다. NWELL 분리 스위치 트랜지스터 (PW1) 는, 풀업 출력 트랜지스터 (PMOS1) 웰 (NWELL) 을 고전위 전원 레일 (VCC) 로부터 분리시킨다. N 채널 제어 노드 분리 트랜지스터 (N1) 는, 파워 다운하는 동안 출력 트랜지스터 (PMOS1, NMOS1) 의 제어 노드를 상호간에 분리시키기 위하여 고전위 전원 레일 (VCC) 에 결합된 제어 노드를 지닌다. P 채널 피드백 턴오프 트랜지스터 (PP1) 는, 출력 (VOUT) 에 나타나는 고전위 레벨 신호에 응답하여 출력 트랜지스터 (PMOS1) 를 턴오프하기 위하여 고전위 전원 레일 (VCC) 에 결합된 제어 노드를 지닌다. 지연 방전 회로 (DDC) 는, 파워 다운하는 동안 과도 전하를 고전위 전원 레일 (VCC) 로부터 방전한다.

Description

다중 전원 분리를 지니는 풀 스윙 파워 다운 버퍼 회로
제1도는 신규한 구성요소 (PW1, PP1, N1, SD2) 를 일체화하는, 본 발명에 따른 신규한 출력 버퍼 회로에 대한 개략적인 회로 다이어그램이다.
제1a도는 공통 베이스에 대한 다중 버퍼 회로의 결합을 개략적으로 도시하는 블록 다이어그램이다.
제2도는 신규한 구성요소 (PW1, PP1, N1, PP2, NMOS6) 를 일체화하는, 본 발명에 따른 다른 출력 버퍼 회로에 대한 개략적인 회로 다이어그램이다.
제3도는 신규한 구성요소 (PW1, PP1, N1, SD2) 에 더하여 신규한 회로적 특징 (NMOS6) 을 부가하는 제1도 회로에 대한 대체적인 출력 버퍼 회로의 실시예를 개략적으로 도시하는 부분 회로 다이어그램이다.
제4도는 신규한 회로적 특징 (PW1, PP1, N1, SD2, NMOS6) 에 더하여 신규한 지연 방전 회로 (DDC) 를 일체화하는, 본 발명에 따른 다른 출력 버퍼 회로를 개략적으로 도시하는 회로 다이어그램이다.
제5도는 P 채널 트랜지스터 (PW1, PP1, PMOS1) 에 대한 공통 N 웰 제조를 도시하는, 제1도의 버퍼 회로에 대한 집적회로를 단순화한 부분 측면도이다.
제6도는 P 채널 트랜지스터 (PW1, PMOS1, PP1, PP2) 에 대한 공통 N 웰 제조를 도시하는, 제2도의 출력 버퍼 회로에 대한 집적회로를 단순화한 부분 측면도이다.
[기술 분야]
본 발명은, 공통 외부 버스를 구동시키는 다중 출력 버퍼 회로 시스템에 적용 가능한, 신규한 버퍼 회로에 관한 것이다. 본 발명은, 시스템의 부분적인 파워 다운에 있어서, 다른 버퍼 회로가 공통의 외부 버스 상에서 액티브인 동안, 신호의 파괴적 로딩 (loading) 또는 열화 (degradation) 없이, "핫 인서트 (hot insert)" 또는 "파워 다운" 가능한, 풀 스윙 CMOS 출력 버퍼 회로 (full swing CMOS output buffer circuit) 를 제공한다. 또한, 본 발명은, 상이한 전원을 분리하는 한편, 각각의 전압 레벨 사이에서 논리 신호를 변환하기 위하여 호환성이 없는 다중 전원으로부터 동작하는, 다중 출력 버퍼 회로 시스템에 적용가능하다. 예를 들면, 본 발명은, 5 V 표준규격 전원에 의한 부분 회로와 최근의 JEDEC 표준규격 8 - 1 A 의 3.3V 전원에 의한 부분 회로를 분리시키고 그것들 사이에서 변환을 행하는데 적용가능하다.
[배경 기술]
공통의 외부 버스에 결합된 종래의 출력 버퍼 회로에 있어서, 선택된 버퍼 회로의 전원 레일이 "파워 다운 (전력 차단)" 또는 "파워 업 (전력 투입)" 하는 동안, 또는 출력 버퍼 회로의 "핫 인서트" 하는 동안 문제가 발생한다. 선택된 출력 버퍼 회로의 부분적인 시스템이 파워 다운하는 동안에, 출력 버스는 액티브 상태를 유지하여, 다른 출력 버퍼 회로에 의해 구동된다. NWELL CMOS 기술에서, 파워 다운된 출력 퍼버 회로의 출력에 나타나는 고전위 레벨 신호는, P형 기판 (PSUB) 과, P 채널 또는 PMOS 풀업 출력 트랜지스터의 NWELL 사이의 기생 PN 접합 다이오드를 순방향 바이어스 할 수 있다. PMOS 풀업 트랜지스터의 NWELL은 다시, 파워 다운된 고전위 전원 레일 (VCC; high potential power rail) 에 결합된다. 이러한 누설 전류는 고전위 전원 레일을 재충전하고, 출력 버퍼회로 또는 선택된 내부 노드를 턴온하여, 출력 버퍼 회로를 통하여, 저전위 전원 레일 (GND) 또는 고전위 전원 레일 (VCC) 까지의 경로를 제공한다. 그것에 의한 바람직하지 않은 경향으로서는, 외부 버스를 로딩하는 것, "버스의 경합 (bus contention)"을 발생시키는 것, 신호를 열화시키는 것 및 외부 출력 버스 상에 의사 신호 (false signal)를 발생시킬 가능성이 있는 것 등이다. 이상적으로는, 파워 다운된 출력 버퍼 회로의 출력은 고임피던스를 유지하고, 파워 다운된 출력 버퍼 회로의 전원 레일로부터 외부 버스를 분리시켜야 한다.
파워 다운된 출력 버퍼 회로에 있어서, VCC 전원 레일에 대한 이러한 누설 경로를 회피하기 위해서 기존의 해결책이 갖고 있는 1 가지 결점은, 그것이 풀 스윙 CMOS 버퍼 회로의 사용을 방해한다는 점이다. 1 가지 해결책에 따르면, 바이폴라 또는 BiCMOS 출력 버퍼 회로에서 출력 풀업 트랜지스터 (output pullup transistor) 에 대하여, 바이폴라 트랜지스터가 사용된다. 이러한 바이폴라 출력 풀업 트랜지스터는, 외부 출력 버스로부터 내부 노드를 분리시키지만, 그것은 출력 노드를 전원 레일의 전위 레벨까지 끌어들일 수 없다. 그 결과, 시스템의 잡음 여유 (noise margin) 가 감소하고, 그 외에도 그러한 바이폴라 트랜지스터는 정상 전류 (static current)를 소비한다. 다른 해결책에 따르면, PMOS 트랜지스터 대신에 인핸스먼트 모드 N 채널 또는 NMOS 트랜지스터가, 출력 풀업 트랜지스터에 사용된다. 이러한 인핸스먼트 모드 NMOS 풀업 트랜지스터도 마찬가지로, 드레스홀드 (threshold) 전압 강하를 도입하여, 출력 노드를 고전위 전원 레일 (VCC)의 전압 레벨까지 끌어들일 수 없다.
비정합 (mismatched), 즉 비호환 (incompatible) 의 전원을 지니는 다중 출력 버퍼 회로 시스템에 있어서도, 동일한 문제에 직면한다. 외부 출력 버스를 구동시키는 몇가지 부분 시스템 및 출력 버퍼 회로는 제 1 전원에 결합되고, 이것에 대하여 다른 부분 시스템 및 출력 버퍼 회로는, 상이한 전압 레벨에 있는 제 2 전원에 결합된다. 당면한 문제는, 5 V 표준규격 전원 회로를 신규한 JEDEC 표준규격 8 - 1 A 의 3.3 V 전원 회로와 조합하는 시스템에 있다. 5 V 표준규격 출력 버퍼 회로에 의해 구동되는 공통 버스 상의 5 볼트 신호는, PN 접합을 통하여 드레인에서 PMOS 출력 풀업 트랜지스터를 통한 기생 P+D/NWELL 다이오드를 형성하는 NWELL로, 보다 낮은 전위의 3.3 V 표준 규격 출력 버퍼 회로의 3.3 V 전원 레일에 대한 누설 전류 경로를 일으킨다. 동일한 문제는, 다중 전원 시스템에 일체화된 3.3 V/5 V 트랜스레이터 (translator) 및 5 V3.3 V 트랜스레이터에서도 발생한다.
다른 배경에 대하여 기술하자면, 1992 년에 전자 공업회 (EIA; Electronic Industries Association) 의 전자소자기술 연합평의회 (JEDEC; Joint Electoron Device Engineering Council) 는, 3.3 V 전원을 기초로 한 신규의 저전압 집적회로 표준규격을 채용하였다. 이러한 신규의 저전압 표준규격은, JEDEC 표준규격 8 - 1 A으로 지정되어 있으며, 일반적으로 3 V 표준규격으로 알려져 있다. 공칭 3.3 V인 이러한 신규의 JEDEC 표준규격 8 - 1 A는, 5 V 전원에 대하여 종래의 집적 회로 JEDEC 표준규격 (18, 20) 과 대조를 이루는 것이다. 3.3 V 표준규격 및 5 V 표준규격은, 각각 전원의 전압 레벨에 관하여, 그리고 2 개의 상이한 회로에 의하여 발생하는 고논리 및 저논리 전위 레벨 신호에 대하여 호환성이 없다.
종래의 5 V 표준규격 및 신규한 3.3 V 표준규격에 대하여, 각각의 CMOS 출력 버퍼는 일반적으로, 출력을 고논리 및 저논리 레벨에 대한 각각의 레일 전압으로, 출력이 무부하 또는 저부하 상태로 되도록 끌어들인다. 3.3 V 및 5 V 표준규격 공급 전압 레벨과, 각각의 CMOS 고논리 및 저논리 전위 레벨 신호는 비호환성이기 때문에, 3.3 V와 5 V의 표준규격 부분 회로 사이에서 통신하기 위해서는 변환이 필요하다. 공칭 3.3 V 의 전원에 대하여 신규한 저전압 표준규격은, CMOS, 바이폴라 및 BiCMOS 기술의 IC에도 적용가능하다.
신규한 3.3 V 표준규격의 적용예로는, 노트북, 서브 노트북, 파워북, 핸드 헬드형 (hand held) 및 일반적으로 퍼서널 디지털 어시스턴스 또는 PDA 라 불리는 펜 입력형의 포터블 (potable) 또는 모빌 (mobile) 개인용 컴퓨터를 포함한다.
이러한 3.3 V 표준규격은, 배터리 전원으로부터의 소비 전력이 보다 적어지고, 그 결과 구동 시간이 길어진다. 신규한 저전압 표준규격의 다른 이점은, 신규한 CMOS 고논리 및 저논리 신호 전위 레벨이, 바이폴라 TTL 회로의 논리 신호 전위 레벨과 호환성을 지닌다는 점이다. 그러나, 컴퓨터의 서브 시스템 모두가 3.3 V 표준규격으로 반드시 변환되는 것은 아니라는 점에서, 노트북 및 PDA 컴퓨터에 대하여 이러한 신규한 3.3 V 표준규격을 적용하는 것은 곤란한 면이 있다. 예를 들면, 시판되는 디스크 드라이브가 5 볼트 표준규격을 기초로 하여 계속적으로 동작하게 되면, 디스크 제어기를 포함하는 디스크 드라이브 서브 시스템은, 5 V 표준규격 회로를 기초로 하는 것이어야 한다.
이와 같이 노트북 또는 다른 PDA 컴퓨터에서, 시스템 보드 또는 머더보드 (motherboard) 에는, 3.3 V 마이크로프로세서 (μP) 컴퓨터 시스템과, 액정 디스플레이 (LCD) 포트, RS 232 통신 포트, 전원 포트, 및 외부 메모리 포트 등의 주변기기를 제어하기 위한 복수개의 포트를 포함한다. 그러나 디스크 드라이브 포트는 5 V의 서브시스템, 즉 하드디스크 드라이브를 구동하는 디스크 제어기와 통신할 수 있다. 여기에서 3.3 V μP 시스템과, 디스크 드라이브 포트 및 5 V 디스크 드라이브 제어기 서브 시스템과의 사이에 트랜스레이터가 필요하게 된다. 이와같이 3.3V로 부터 5V로의 트랜스레이터는, 예를 들면, National Semiconductor Corporation 에 의한 트랜스레이터 디바이스 (LVX4245 (TM)) 가 시판되고 있다.
"파워 다운" 문제에 필적하는 문제가 3.3 V 및 5 V 전원을 조합한 서브시스템과 같이 신규한 복합 다중 전원 시스템, 및 공통의 버스에 결합된 다중 비호환 전원 출력 버퍼 회로를 지니는 트랜스레이터에 대하여 발생한다. 액티브한 버퍼 회로에 의해 출력 버스로 인가되는 고전압 레벨 전원 신호로부터, 공통의 버스 상에 있는 휴지 (quiet) 출력 버퍼회로의 저전압 전원 레일로의 기생 누설 경로가 생성된다. 트랜스레이터 회로 내에 있어서 전원의 경합을 방지하기 위해서도, 분리가 필요하게 된다.
[발명의 목적]
본 발명의 1 가지 목적은, "파워 다운" 하는 경우에, 공통의 외부 출력 버스에 대한 고임피던스를 여전히 나타낼 수 있는, 풀 스윙 CMOS 버퍼 회로에 대하여 신규한 출력 버퍼 회로 구성을 제공하는 것이다. 이러한 신규한 출력 버퍼 회로는, PMOS 풀업 트랜지스터를 통하여 출력 버스로부터 파워 다운된 고전위 전원 레일까지의 기생 누설 전류 경로를 방지한다. 실제적으로, 본 발명은 "파워 다운 트라이스테이트 (tristate)" 상태를 보장한다.
본 발명의 다른 목적은, "파워 다운" 또는 "핫 인서트" 하는 동안에, 공통 버스의 로딩, 버스 경합의 발생, 신호의 열화, 공통 출력 버스 상에 의사 신호의 발생을 회피하는, 풀 스윙 CMOS 출력 버퍼 회로를 제공하는 것이다. 중요한 것은, 풀 스윙 CMOS 동작에 있어서, 출력 풀업 트랜지스터가 P 채널 트랜지스터라는 점이다.
본 발명의 또다른 목적은, 다중 전원 공통 버스 출력 버퍼 회로 시스템에 사용하는 신규한 출력 버퍼 회로 구성에 있어서, 상이한 비호환 전원 사이에 있는 파괴적 누설 경로를 방지하는 것이다. 예를 들면 본 발명은, 3.3 V/5 V 트랜스레이터와 5 V3.3 V 트랜스레이터 및 출력 버퍼 회로를 포함하여, 5 V 표준규격 회로와 3.3 V 표준규격 회로를 혼합하여 조합하는 시스템 회로에 사용하는데 적당하게 사용할 수 있다.
[발명의 개시]
이상의 목적을 달성하기 위하여, 본 발명은, 고전위 및 저전위 레벨의 출력 신호를 전송하기 위한 출력 (VOUT)과, 이러한 출력과 고전위 전원 레일 사이에 결합된 1 차 전류 경로를 지니는 P 채널 풀업 출력 트랜지스터 (PMOS1) 를 지니는 형태의 신규한 버퍼 회로를 제공한다. 이러한 풀업 출력 트랜지스터 (PMOS1)는, 버퍼 회로에 결합된 제어 노드를 지니고, 고전위 전원 레일 (VCC) 을 출력 (VOUT) 에 결합하기 위한 풀업 출력 트랜지스터의 1차 전류 경로의 도통 상태를 제어한다. 풀업 출력 트랜지스터는, P 형 캐리어 반도체 재료 기판 (PSUB) 에 형성된 N 형 캐리어 반도체 재료의 웰 (NWELL) 에 제조된다. 이러한 웰은 고전위 전원 레일 (VCC) 에 결합되고, 기판은 저전위 전원 레일 (GND) 에 결합된다.
본 발명에 따르면, 이러한 웰 (NWELL)과 고전위 전원 레일 (VCC) 사이에 결합된 1 차 전류 경로를 지니는, P 채널 NWELL 분리 스위치 트랜지스터 (PW1) 가 제공된다. 이러한 N 웰 분리 스위치 트랜지스터 (PW1) 는, 버퍼 회로에 있어서 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드에 결합된 제어 노드를 지니고, NWELL 분리 스위치 트랜지스터 (PW1) 의 도통 상태를 출력 풀업 트랜지스터 (PMOS1) 와 실질적으로 동기하도록 제어한다. 풀업 출력 트랜지스터 (PMOS1) 의 웰 (NWELL) 은 그것에 의해, 풀업 출력 트랜지스터 (PMOS1) 가 도통하지 않을 경우에, 고전위 전원 레일 (VCC) 로부터 분리된다.
보다 상세하게 기술하자면, 이러한 출력 버퍼 회로는, 제어 노드가 버퍼 회로에 결합되고, 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 가 출력에 결합되고 있는 형태이다. 입력 (VIN) 은 데이터 입력 신호를 수신하고, 조기 구동 회로 (predriver circuit) 가 그 입력 (VIN) 과 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 의 제어 노드 사이에 결합되며, 이러한 출력 트랜지스터를 구동하게 된다.
본 발명의 또다른 특징에 의하면, N 채널 제어 노드 분리 트랜지스터 (N1) 가 설치되고, 이것은 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드와 버퍼 회로의 조기 구동 회로 사이에 결합된 1 차 전류 경로를 지닌다. 이러한 제어 노드 분리 트랜지스터 (N1) 는, 고전위 전원 레일 (VCC) 이 파워 다운하는 동안 또는 비호환 전원 전압 레벨을 사용하는 동안, 제어 노드 분리 트랜지스터 (N1) 를 턴오프 시키고 또한 출력 트랜지스터 (PMOS1, NMOS1) 의 제어 노드를 상호간에 분리시키기 위하여, 고전위 전원 레일 (VCC) 에 결합된 제어 노드를 지닌다.
본 발명은 또한, 출력 (VOUT) 과 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드 사이에 결합된 1 차 전류 경로를 지니는 P 채널 피드백 턴오프 트랜지스터 (PP1) 를 제공한다. 이러한 피드백 턴오프 트랜지스터 (PP1) 는, 고전위 전원 레일 (VCC)에 결합된 제어 노드를 지니고, 버퍼 회로가 파워 다운하는 동안 또는 상이한 비호환 전원을 사용하는 동안, 출력 (VOUT) 에 있어서 고전위 레벨 신호에 응답하여 풀업 출력 트랜지스터 (PMOS1) 를 턴오프한다.
본 발명의 출력 버퍼 회로에 대한 이점은, 그것이 다중 출력 버퍼 회로 시스템의 부분적인 파워 다운에 대하여 적용 가능할 뿐만 아니라, 동일한 칩 상에 있어서 비정합 또는 비호환 전원의 문제를 해결하기 위해서도 적용 가능하다는 점이다. 따라서, 공통의 외부 버스에 결합된 서브 시스템을, 3.3 V 표준규격 전원 및 5 V 표준규격 전원과 같이, 비정합 또는 비호환 전원에 의해 구동할 수 있다. 출력 풀업 트랜지스터 (PMOS1) 와 동기하여 개방 또는 비도통 상태로 되는 NWELL 분리 스위치 트랜지스터 (PW1) 는, 출력 버스에 있어서 5 볼트 신호로부터, 공통의 버스 상에 있는 휴지의 3.3 V 표준규격 출력 버퍼 회로의 3.3 V 내부 전원 레일까지의 파괴적 경로를 차단하거나 방지한다. 그 결과, 비호환 또는 비정합의 전원 레일이 분리 상태를 유지하는 한, 3.3 V 및 5 V 의 서브 시스템과 출력 버퍼 회로 모두는 동일한 공통 버스에 결합하여 공존할 수 있다. 출력 버퍼 회로는 또한, 각각의 전원 레일을 분리함과 동시에, 3.3 볼트로부터 5 볼트 레벨 신호로 변환할 수 있다.
본 발명의 다른 특징에 따르면, 통상의 동작 모드에서 사용하기 위한 P 채널 레일 풀 (pull-to-the-rail) 트랜지스터 (PP2) 가 제공된다. 1 차 전류 경로가, 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드와 고전위 전원 레일 (VCC) 사이에 결합되어 있다. 레일 풀 트랜지스터 (PP2) 는 출력 (VOUT) 에 결합된 제어 노드를 지니고, 출력 (VOUT) 에 있어서 저전위 레벨 신호에 응답하여, 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드를 고전위 전원 레일 (VCC) 로 풀업한다.
본 발명의 또다른 특징에 따르면, 풀업 출력 트랜지스터 (PMOS1), P 채널 분리 스위치 트랜지스터 (PW1), 피드백 턴오프 트랜지스터 (PP1) 및 P 채널 레일 풀 트랜지스터 (PP2) 는, N 형 캐리어 반도체 재료로 구성되는 동일한 웰 (NWELL) 에서 제조된다.
본 발명은 또한, N 채널 풀다운 출력 트랜지스터 (NMOS1) 의 제어 노드와 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로를 지니는 N 채널 레일 풀 트랜지스터 (NMOS6) 를 포함할 수 있다. N 채널 레일 풀 트랜지스터 (NMOS6) 의 제어 노드는 출력 (VOUT) 에 결합되고, 출력 (VOUT) 에 있어서 고전위 레벨 신호에 응답하여, 풀다운 출력 트랜지스터 (NMOS1) 의 제어 노드를 저전위 전원 레일 (GND) 의 전위 레벨로 풀다운한다.
본 발명은 또한, 출력 (VOUT) 과 저전위 전원 레일 (GND) 사이, 및 고전위 전원 레일 (VCC) 과 저전위 전원 레일 (GND) 사이에 결합된, 지연 방전 회로 (DDC) 를 제공한다. 이러한 지연 방전 회로 (DDC) 는, 고전위 전원 레일 (VCC) 과 저전위 전원 레일 (GND) 사이에 결합되고, 중간 노드 (nrc) 를 지니는 RC 지연 네트워크를 일체화한다.
지연 방전 회로 (DDC) 는 또한, 출력 (VOUT) 과 출력 노드 (no) 사이, 및 출력 노드 (no) 와 저전위 전원 레일 (GND) 의 사이에 결합된 1 차 전류 경로를 지니는 구동단 (PMOS2, NMOS7)을 일체화한다. 이러한 구동단의 입력 제어 노드는, RC 지연 네트워크의 중간 노드 (nrc) 에 결합된다. 이러한 구동단은, 버퍼 회로가 파워 다운하는 동안 출력 버스와 출력 (VOUT) 에 나타나는 과도적인 고전위 레벨 신호에 응답하여, 출력 노드 (no) 에 전류를 전송하도록 구성되어 있다.
지연 방전 회로 (DDC) 는 또한, 고전위 전원 레일 (VCC) 와 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로를 지니는 VCC 방전 트랜지스터 (NMOS8) 를 포함한다. VCC 방전 트랜지스터 (NMOS8) 의 제어 노드는 DDC 구동단 (PMOS2, NMOS7) 의 출력 노드 (no) 에 결합되고, 버퍼 회로가 파워 다운하는 동안 버스 및 출력 (VOUT) 상에 고전위 레벨 신호가 발생함에 따라, 고전위 전원 레일 (VCC) 로부터 과도적 전하를 방전한다.
본 발명의 다른 목적, 특징, 및 이점은, 이하 기술하는 명세서 및 첨부 도면에 의해 자명해질 것이다.
본 발명의 바람직한 실시예 및 최량의 실시 태양에 대한 설명
제 1 도에는 본 발명에 따른 풀 스윙 CMOS 출력 버퍼 회로 (20) 를 도시하고 있다. 이러한 출력 버퍼 회로 (2) 는, 제 1a 도에 도시하는 바와 같이, 각각의 출력 (VOUT) 에 있어서 공통의 외부 버스 (25) 에 결합된 다중 출력 버퍼 회로 (20, 22) 의 시스템 중 하나일 수 있다. 이러한 출력 버퍼 회로 (20) 는, 입력 (VIN) 에 있어서 데이터 신호에 응답하여, 출력 (VOUT) 에 고논리 및 저논리 전위 레벨의 출력 신호를 전송한다. 출력 버퍼 회로 (20) 는 또한, 트라이스테이트 이네이블 회로를 포함하고, 외부 버스 (25) 상에서 출력 버퍼 회로가 인액티브 (inactive) 또는 휴지 상태에 있고 다른 버퍼 회로가 액티브 상태에 있는 경우에, 공통 외부 버스 (25) 상의 출력 (VOUT) 에 있어서 고임피던스의 제 3 상태를 실현하는 트라이스테이트 이네이블 입력 (OE) 을 지닌다.
출력 (VOUT) 에 있어서 고논리 및 저논리 전위 레벨 신호를 전송하기 위하여, P 채널 풀업 출력 트랜지스터 (PMOS1) 는, 고전위 전원 레일 (VCC) 과 출력 (VOUT) 사이에 결합된다. N 채널 1 차 풀다운 출력 트랜지스터 (NMOS1) 는, 출력 (VOUT) 과 저전위 전원 레일 (GND) 사이에 결합된다. 버퍼 회로 (20) 에 대하여 이러한 출력 풀다운 회로는 또한, 1 차 풀다운 출력 트랜지스터 (NMOS1) 와 병렬로 결합된 작은 채널 폭의 2 차 풀다운 출력 트랜지스터 (NMOS2) 를 포함하여, 지연 요소가 PMOS 트랜지스터 (P2) 에 의해 제공되게 한다. 지연 트랜지스터 (P2) 의 1 차 전류 경로는, 2 차 및 1 차 풀다운 출력 트랜지스터 (NMOS2, NMOS1) 의 제어 게이트 노드 사이에 결합된다.
이러한 출력 풀다운 회로 구성은, 출력 (VOUT) 에서 고논리 레벨로부터 저논리 레벨로 천이하는 동안, 출력 (VOUT) 으로부터의 싱크 (sink) 전류를 분기 턴온 (bifurcated turn on) 시킨다. 이것은, 처음에 입력 신호에 응답하여 작은 채널폭의 2 차 풀다운 출력 트랜지스터 (NMOS2) 를 턴온하고, 계속해서 선택된 지연 시간 후에, 1 차 풀다운 출력 트랜지스터 (NMOS1) 를 턴온하는 것에 의해 달성된다. 출력 싱크 전류의 분기 턴온은, 스위칭 유도 노이즈, 즉 접지 바운스 (ground bounce) 및 접지 언더슈트 (ground undershoot)를 감소시킨다. 이것에 대해서는, 1990 년 10 월 2 일자에 발행된 "스위칭 유도 노이즈를 감소시키기 위한 출력 버퍼 (OUTPUT BUFFER FOR REDUCING SWITCHING INDUCED NOISE)" 라는 제목의 Jeffrey B. Davis 의 미국특허 제 4,961,010 호, 및 1991 년 7 월 30 일자에 발행된 "스위칭 유도 노이즈를 감소시키기 위한 출력 전압 검출 기능을 지니는 출력 버퍼회로 (OUTPUT BUFFER CIRCUIT WITH OUTPUT VOLTAGE SENSING FOR REDUCING SWITCHING INDUCED NOISE)" 라는 제목의 Jeffrey B. Davis 의 미국특허 제 5,036,222 호에 상세하게 기재하고 있다. 쇼트키 다이오드 (SD1) 는, 출력 (VOUT) 에 있어서 저논리로부터 고논리 전이 레벨로 천이하는 동안, 1 차 풀다운 출력 트랜지스터 (NMOS1) 의 턴오프를 용이하게 한다.
입력 (VIN) 은, 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 를 구동하기 위한 조기 구동 회로 (PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5) 에 결합된다. 트라이스테이트 이네이블 입력 (OE) 도 또한 조기 구동 회로에 결합되고, 이러한 회로는 고임피던스의 제 3 상태를 실현하기 위하여 트라이스테이트 이네이블 회로를 포함한다. 이러한 조기 구동 회로는 예컨대, 병합형 NAND/NOR 게이트 형의 조기 구동기이고, 이러한 조기 구동 회로는 출력 풀업 및 풀다운 트랜지스터의 동시적 도통을 감소시킨다.
본 발명에 따르면, P 채널 NWELL 스위치 트랜지스터 (PW1) 가 고전위 전원 레일 (VCC) 과 NWELL 또는 백게이트 풀업 출력 트랜지스터 (PMOS1) 사이에 1 차 전류 경로와 결합된다. NWELL 스위치 트랜지스터 (PW1) 의 제어 게이트 노드는, 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드에 결합되고, 트랜지스터 (PW1, PMOS1) 는 실질적으로 동기하여 동작하게 된다. 이하 상세하게 기술하는 바와 같이, 출력 (VOUT) 에 있어서 관심의 대상인 복수의 P 채널 트랜지스터는 동일한 NWELL에 구성되고, 이러한 NWELL은 NWELL 스위치 트랜지스터 (PW1) 에 의해 구동된다. 따라서, PMOS 트랜지스터 (PW1) 는, 출력에 있어서 P 채널 트랜지스터의 NWELL을, 고전위 전원 레일 (VCC) 로부터 분리할 수 있다. 출력 NWELL은, NWELL 스위치 트랜지스터 (PW1) 가 도통하지 않는 경우에, 고전위 전원 레일 (VCC) 로부터 분리된다. 이것은 후술하는 바와 같이, NWELL 스위치 트랜지스터 (PW1) 와 풀업 출력 트랜지스터 (PMOS1)의 제어 게이트 노드가, 출력 버퍼 회로 (20) 의 고전위 전원 레일 (VCC) 이 파워 다운하는 동안 고논리 전위 레벨 신호에 의해 구동되는 경우, 및 출력 (VOUT) 및 고전위 전력 레일 (VCC) 에 있어서 호환성이 없는 상이한 전원 전압 레벨이 나타나는 경우가 발생한다.
출력 버퍼 회로에는 또한, P 채널 피드백 트랜지스터 (PP1) 가 포함되고, 그 1 차 전류 경로는 풀업 출력 트랜지스터 (PMOS1) 와 출력 (VOUT) 사이에 있다. 피드백 트랜지스터 (PP1) 의 제어 게이트 노드는 고전위 전원 레일 (VCC) 에 결합되고, 그것은 통상적으로 비도통 상태이다. 그러나, 파워 다운하는 동안, 또는 출력 (VOUT) 및 고전위 전원 레일 (VCC) 에 있어서 언밸런스 또는 호환성이 없는 전원 전압 레벨이 발생하는 동안, 피드백 트랜지스터 (PP1) 는 출력 (VOUT) 에 있어서 고논리 전위 레벨 신호를, NWELL 스위치 트랜지스터 (PW1) 및 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드로 피드백한다. 그러므로, 트랜지스터 (PW1, PMOS1) 는, 비도통 상태를 유지한다. 이러한 조건 하에서, 피드백 트랜지스터 (PP1) 는, 출력 (VOUT) 에 있어서 고논리 전위 레벨 신호가 발생하는 경우, 트랜지스터 (PW1, PMOS1) 의 제어 게이트 노드를 역구동한다. NWELL에서 고전위 전원 레일 (VCC) 로의 기생 접합 다이오드를 통한 누설 전류 경로 및 풀업 출력 트랜지스터 (PMOS1) 를 통하는 임의의 직접적인 전류 경로는, NWELL 스위치 트랜지스터 (PW1) 에 의해 방지된다. 파워 다운된 고전위 전원 레일 (VCC) 은, 출력 (VOUT) 과 분리된 상태를 유지한다.
피드백 트랜지스터 (PP1) 도 또한, 다른 P 채널 출력 트랜지스터와 동일한 NWELL에 형성되기 때문에, P 형 기판 (PSUB) 및 NWELL로부터 피드백 트랜지스터 (PP1) 를 통한 고전위 전원 레일 (VCC) 의 기생 다이오드 경로도 또한, NWELL 스위치 트랜지스터 (PW1) 에 의해 방지된다. 이하 보다 상세하게 기술하는 바와 같이, 풀업 출력 회로와 관련되는 모든 P 채널 트랜지스터는, NWELL 스위치 트랜지스터 (PW1) 만을 통해서 고전위 전원 레일 (VCC) 로부터 구동되는 공통 NWELL에 형성된다. 따라서, 출력 (VOUT) 으로부터 고전위 전원 레일 (VCC) 을 완전히 분리한다.
마찬가지로, 제 1 도의 출력 버퍼 회로 (20) 에 포함되는 것으로써, 게이트 트랜지스터 (N1) 를 통하는 N 채널 분리 경로가 있고, 그것은 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드와 버퍼 회로 (20) 의 입력 트랜지스터 (PMOS5, NMOS4) 사이에 결합된 1 차 전류 경로를 지닌다. N 채널 분리 트랜지스터 (N1) 의 제어 게이트 노드는, 고전위 전원 레일 (VCC) 에 결합된다. 버퍼 회로 (20) 가 파워 다운하는 동안, 또는 출력 (VOUT) 및 고전위 전원 레일 (VCC) 에 있어서 언밸런스 또는 호환성이 없는 전원 전압 레벨이 발생하는 동안, NMOS 분리 게이트 트랜지스터 (N1) 는, 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 의 제어 게이트 노드를 분리한다. 쇼트키 다이오드 (SD2) 는, 풀업 출력 트랜지스터 (PMOS1) 의 턴오프를 용이하게 한다.
다중 비호환 전원을 지니고, 공통의 버스에 결합하는 다중 출력 버퍼 회로의 시스템에 있어서 출력 버퍼 회로 (20) 의 동작을 보다 잘 이해하기 위하여, 제 1a 도를 참조한다. 제 1a 도에 도시하는 바와 같이, 몇가지 출력 버퍼 회로 (20) 는, JEDEC 표준규격 8 - 1 A 의 3.3 V 표준규격 전원과 같이, 예컨대 3.3 V 의 고전위 전원 레일 (VCCA) 에 결합된다. 다른 출력 버퍼 회로 (22) 는, 5 V 표준규격 전원 (VCCB) 에 결합된다. 3.3 V 전원 레일 (VCCA) 에 결합된 출력 버퍼 회로 (20) 가 트라이스테이트 모드에서 인액티브인 경우에는, 5 V 전원 (VCCB) 에 결합된 출력 버퍼 회로 (22) 의 하나에 의해 구동되는 공통 버스 (25) 상에 5 볼트 신호가 나타날 수 있다. 그러므로, 5 V 신호는, 휴지 상태의 3.3 V 출력 버퍼 회로 (20) 의 출력 (VOUT) 에서 나타난다.
피드백 트랜지스터 (PP1) 의 제어 게이트 노드는 비교적 낮은 전위 레벨에 있는 VCCA 에 결합되기 때문에, 피드백 트랜지스터 (PP1) 를 도통하고, NWELL 스위치 트랜지스터 (PW1) 및 풀업 출력 트랜지스터 (PMOS1) 의 게이트 노드를 역구동하기 위하여, 그것은 완전하게 오프상태를 유지한다. 따라서, 출력 (VOUT) 에 있어서 5 볼트 신호는, 기생 PSUB/NWELL 다이오드를 통해 보다 낮은 3.3 V 전위 전원 레일 (VCC) 까지의 누설 전류 경로를 발견할 수는 없다. 또한, VCCA 로의 직접 적인 전류 경로에 관하여 풀업 출력 트랜지스터 (PMOS1) 를 턴온할 수도 없다. 따라서 제 1 도의 출력 버퍼 회로에 대한 P 채널 트랜지스터 풀업 출력 회로 구성은, 파워 다운하는 동안 또는 핫 인서트하는 동안, 및 다중 비호환 전원의 경우 모두에 대하여 동작 가능하고, 고전위 전원 레일 (VCC, VCCA) 을 출력 (VOUT) 과 분리한다. 외부 버스 (25) 의 파괴적인 로딩, 버스의 경합, 공통 외부 버스 (25) 상에서의 신호의 열화, 또는 의사 신호, 및 비호환 전원에 의한 파괴를 방지한다.
제 2 도에 도시하는 풀 스윙 출력 버퍼 회로 (30) 는, 버퍼 회로의 통상적인 2 상태 모드 동작시, 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 의 턴오프를 개선한다. 출력 버퍼 회로 (30) 의 구성요소 대부분은, 출력 버퍼 회로 (2) 의 구성요소와 동일하고, 동일한 참조번호로 표시되어 있다. 그 이외에도, P 채널 레일 풀 트랜지스터 (PP2) 가 결합되고, 이러한 1 차 전류 경로는 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드와 고전위 전원 레일 (VCC) 사이에 결합된다. PMOS 레일 풀 트랜지스터 (PP2) 의 제어 게이트 노드는, 출력 (VOUT) 에 결합된다.
마찬가지로, N 채널 레일 풀 트랜지스터 (NMOS6) 가, 풀다운 출력 트랜지스터 (NMOS1) 의 제어 게이트 노드와 저전위 전원 레일 (GND) 사이에 결합된다. NMOS 레일 풀 트랜지스터 (NMOS6) 의 제어 게이트 노드는, 출력 (VOUT) 에 결합된다. 출력 (VOUT) 에 있어서 저논리로부터 고논리 전위 레벨로 천이함에 따라, 레일 풀 트랜지스터 (NMOS6) 는, 풀다운 출력 트랜지스터 (NMOS1) 를 완전히 오프상태로 차단한다. 마찬가지로, 출력 (VOUT) 에 있어서 고논리로부터 저논리 전위 레벨로 천이함에 따라, 레일 풀 트랜지스터 (PP2) 는, 풀업 출력 트랜지스터 (PMOS1) 를 완전히 턴오프시킨다. 따라서 제 2 도에 도시하는 바와 같이, 턴오프를 용이하게 하는 쇼트키 다이오드 (SD1, SD2) 는 제거될 수 있다. PMOS 레일 풀 트랜지스터 (PP2) 는 또한, PW1, PMOS1 및 PP1 과 동일한 출력 NWELL에 제조될 수 있다.
또다른 변형예가, 제 3 도에 도시하는 출력 버퍼 회로 (40) 의 단편 부분으로 도시되어 있다. 출력 버퍼 회로 (40) 에 있어서, PMOS 레일 풀 트랜지스터 (PP2) 는 사용되지 않을 뿐만 아니라, 턴오프를 용이하게 하는 쇼트키 다이오드 (SD1, Sd2) 가 버퍼 회로에 복구되어 있다. 그 이외에도, N 채널 레일 풀 트랜지스터 (NMOS6) 는 유지되고 있으나, 제 3 도에서는 쇼트키 다이오드 (SD1) 및 접지 전위 전원 레일 (GND) 사이의 위치에 있다. 방전 트랜지스터 (NMOS6) 의 제어 게이트 노드는, 이 경우에도 출력 (VOUT) 에 결합된다. 이러한 위치에 있어서, N 채널 레일 풀 트랜지스터 (NMOS1) 는, 출력 (VOUT) 이 PN 접합의 드레스홀드 값 (VTH) 보다 높은 경우에, 1 차 풀다운 출력 트랜지스터 (NMOS1) 의 게이트를 방전시킨다. 방전 트랜지스터 (NMOS6) 는, 파워 다운하는 동안 출력 (VOUT) 에 과도적인 교류가 나타나고, 고전위 레벨 전원 레일 (VCC) 이 부동하는 경우에, 출력 버퍼 회로 (40) 의 성능을 개선시킨다.
고전위 전원 레일 (VCC) 이 부동하는 경우 출력 버퍼 회로의 파워가 다운되는 동안, 공통의 외부 버스 상에 있는 과도적 교류는 여전히, 전원 레일 (VCC) 에 대한 출력 (VOUT)의 기생 정전용량 교류 결합과, 파워 다운된 버퍼 회로의 내부 노드를 통하여, 내부의 VCC 전원 레일 상에 전하의 축적을 일으킬 수 있다. 예를 들면, 풀업 출력 트랜지스터 (PMOS1) 의 드레인/소오스 기생 정전 용량은, 출력 (VOUT) 과 VCC 전원 레일 사이에 바람직하지 않은 교류 결합을 가져온다. 파워 다운된 출력 버퍼 회로에 대한 이러한 문제를 해결하기 위하여, 본 발명은 제 4 도의 출력 버퍼 회로 (50) 에 도시하는 바와 같이, 신규한 지연 방전 회로 (DDC) 를 제공한다. 이러한 출력 버퍼 회로 (5) 는 출력 버퍼 회로 (20, 40)와 유사하고 동일한 구성요소 및 동일한 기능을 수행하는 구성요소는, 동일한 참조 번호로 나타낸다. 지연 방전 회로 (DDC) 를 부가하기 때문에, 제 4 도의 출력 버퍼 회로 (50) 는 파워 다운 조건에 대해서만 적용가능하고 3.3 V 표준규격 전원과 5 V 표준규격 전원이 혼재하는 다중 출력 버퍼 회로 시스템과 같은, 혼재 전원 시스템에 대해서는 적용할 수 없다.
제 4 도에 도시하는 바와 같이, 지연 방전 회로 (DDC) 는, 출력 (VOUT) 과 저전위 전원 레일 (GND) 사이, 및 고전위 전원 레일 (VCC) 과 저전위 전원 레일 (GND) 사이에 결합된 구성요소를 포함한다. 고전위 전원 레일 (VCC) 과 저전위 전원 레일 (GND) 사이에 RC 지연 네트워크가 결합되고, 중간 노드 (nrc) 를 지닌다. RC 지연 네트워크는, 고전위 전원 레일 (VCC) 에 결합된 저항 (R1) 과, 저전위 전원 레일 (GND) 에 결합된 캐패시터 (C1) 에 의해 제공된다. 저항 (R1) 및 캐패서텨 (C1) 는 중간 노드 (nrc) 에 같이 결합된다. 이러한 저항값과 정전용량값은, 버퍼 회로 (5) 가 파워 다운하는 동안, 외부 버스 및 출력 (VOUT) 상에 고전위 레벨 신호가 발생하는 경우에, 구동단 (PMOS2, NMOS7) 의 턴오프를 지연시키도록 선택된다.
구동단 (PMOS2, NMOS7) 은 인버터단이고, PMOS 트랜지스터 (PMOS2) 는 출력 (VOUT) 과 출력 노드 (no) 사이에 결합된 1 차 전류 경로를 지니며, NMOS 트랜지스터 (NMOS7) 는 출력 노드 (no) 와 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로를 지닌다. 구동단 (PMOS2, NMOS7) 에 대한 입력 제어 노드는, RC 네트워크의 중간 노드 (nrc) 에 결합된다. 이러한 구동단은, 고전위 전원 레일 (VCC) 이 부동하는 경우 버퍼 회로가 파워 다운하는 동안, 외부 버스 상 및 출력 (VOUT) 에 있어서 과도적인 고전위 레벨 신호에 응답하여, RC 지연 네트워크에 의하여 지연이 이루어진 후, 전류를 출력 노드 (no) 에 전송하도록 구성된다.
1 차 전류 경로가 고전위 전원 레일 (VCC) 과 저전위 전원 레일 (GND) 사이에 있도록 VCC 전원 레일 방전 트랜지스터 (NMOS8) 가 결합된다. 이러한 VCC 전원 레일 방전 트랜지스터 (NMOS8) 의 제어 노드는, 방전 지연 회로 (DDC) 구동단의 출력 노드 (no) 에 결합되고, 외부 버스 및 출력 (VOUT) 상에 과도적인 고전위 레벨 신호가 발생하는 경우에, 부동하는 고전위 전원 레일 (VCC) 로부터 과도 전류를 방전시키게 된다.
지연 방전 회로 (DDC) 는 또한, 풀다운 또는 방전 NMOS 레일 풀 트랜지스터 (NMOS6) 를 포함한다. 방전 트랜지스터 (NMOS6) 는, 쇼트키 다이오드 (SD1) 를 통한 풀다운 출력 트랜지스터 (NMOS1) 의 제어 노드와 저전위 전원 레일 (GND) 사이에 1 차 전류 경로가 있도록 결합된다. 방전 트랜지스터 (NMOS6) 의 제어 게이트 노드는, 지연 방전 회로 (DDC) 의 인버터단 (PMOS2, NMOS7) 의 출력 노드 (no)에 결합되고, 버퍼 회로 (50) 가 파워 다운하는 동안, 풀다운 출력 트랜지스터 (NMOS1) 의 제어 노드로부터 과도 전하를, 전원 레일 (VCC) 의 방전 트랜지스터 (NMOS8) 와 동기하여 방전한다.
바람직한 실시예에 있어서, 지연 방전 회로 (DDC) 의 구동단 PMOS 풀업 트랜지스터 (PMOS2) 는, 풀업 출력 트랜지스터 (PMOS1) 와 동일한 NWELL에 구성된다. 따라서, 출력 버퍼 회로의 출력측과 관련된 모든 P 채널 트랜지스터는, 동일한 NWELL에 제조되고, NWELL 스위치 트랜지스터 (PW1) 에 의해 구동된다.
제 5 도 및 제 6 도에는, 출력 버퍼 회로의 출력측상에 있어서 PMOS 또는 P 채널 트랜지스터 각각의 제조에 관한 집적회로 구조 (60, 70) 를 도시한다. 제 5 도 및 제 6 도에 있어서, PMOS 출력 트랜지스터의 P+ 소오드 및 드레인 영역은, 참조부호 (S, D) 로 표시한다. 각각의 트랜지스터에 대한 P+ 소오스 영역 (S) 및 드레인 영역 (D) 을 결합하는 각각의 제어 게이트 영역은 G 로 표시하는 반면, 트랜지스터 사이의 분리 영역은, 필드 산화막 (FOX) 으로 표시한다. P 채널 출력 트랜지스터의 모두는, P 형 반도체 재료 기판 (PSUB) 에 형성되는 공통의 N - 반도체 재료 NWELL에 제조된다.
제 5 도에는, 제 1 도의 출력 버퍼 회로 (20) 에 대한 P 채널 출력 트랜지스터의 전형적인 구조 (60) 를 도시한다. NWELL 스위치 트랜지스터 (PW1) 는, NWELL 또는 백게이트를 고전위 전원 레일 (VCC) 에 결합한다. 제 6 도에는, 제 2 도의 출력 버퍼 회로 (30) 에 대한 P 채널 출력 트랜지스터의 전형적인 구조 (70) 를 도시한다. 이러한 예에서, 1 이상의 트랜지스터에 있어서 소오스 및 드레인 영역으로 기능하는, P+ 반도체 재료 소오스 및 드레인 영역은, S/S 및 D/D 로 나타나 있다. 그 외에도, N - 반도체 재료의 NWELL 에는, P 채널 레일 풀 트랜지스터 (PP2) 도 일체화되어 있다.
이상 특정한 실시예를 참조하여 본 발명을 기술하였으나, 본 발명은 특허청구의 범위에서 기재하는 기술적 사상과 균등 범위 내의 변경을 포함한다.

Claims (27)

  1. 고전위 및 저전위 레벨의 출력 신호를 전송하기 위한 출력 (VOUT) 과, 고전위 (VCC) 및 저전위 (GND) 와 반대의 전원 레일 중 선택 전원 레일 (VCC) 과 상기 출력 (VOUT) 사이에 결합된 1 차 전류 경로를 지니는 선택 출력 트랜지스터 (PMOS1) 를 포함하고, 상기 선택 출력 트랜지스터 (PMOS1) 는 상기 선택 출력 트랜지스터의 1 차 전류 경로의 도통 상태를 제어하기 위하여 버퍼 회로에 결합된 제어 노드를 지니며, 상기 선택 출력 트랜지스터 (PMOS1) 는 제 2 타입의 캐리어 반도체 재료로 이루어지는 기판 (PSUB) 에 형성된 제 1 타입의 캐리어 반도체 재료로 이루어지는 웰 (NWELL) 에 제조되고, 상기 웰은 상기 선택 전원 레일 (VCC) 에 결합되고, 상기 기판 (PSUB) 은 반대의 전원 레일 (GND) 에 결합되는 버퍼 회로 (20, 30, 40, 50) 에 있어서, 상기 버퍼 회로는 : 출력 트랜지스터 (PMOS1) 의 웰 (NWELL) 과 선택 전원 레일 (VCC) 사이에 결합된 1 차 전류 경로를 지니는 웰 분리 스위치 트랜지스터 (PW1) 를 포함하고, 상기 웰 분리 스위치 트랜지스터 (PW1) 는 상기 웰 분리 스위치 트랜지스터 (PW1) 의 도통 상태를 상기 선택 출력 트랜지스터 (PMOS1) 와 실질적으로 동기하도록 제어하기 위하여 상기 선택 출력 트랜지스터 (PMOS1) 의 제어 노드에 결합된 제어 노드를 지니며, 선택 출력 트랜지스터 (PMOS1) 는 비도통의 경우에 상기 출력 트랜지스터 (PMOS1) 의 웰 (NWELL) 을 상기 선택 전원 레일 (VCC) 로부터 분리하는 버퍼 회로.
  2. 제1항에 있어서, 상기 버퍼 회로는, 상기 출력 (VOUT) 에 결합되고 상기 버퍼 회로에 결합된 제어 노드를 지니는 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 와, 데이터 입력 신호를 수신하기 위한 입력 (VIN) 과, 상기 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 를 구동하기 위하여 상기 입력 (VIN) 과 상기 출력 트랜지스터의 상기 제어 노드 사이에 결합된 조기 구동 회로 (PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5) 를 포함하고, 또한 : 상기 선택 출력 트랜지스터 (PMOS1) 의 제어 노드와 버퍼 회로의 상기 조기 구동 회로 사이에 결합된 제어 노드 분리 트랜지스터 (N1) 를 포함하고, 상기 제어 노드 분리 트랜지스터 (N1) 는, 상기 선택 전원 레일 (VCC) 이 파워 다운하는 동안 또는 비호환 전원 전압 레벨이 발생하는 동안, 상기 제어 노드 분리 트랜지스터 (N1) 를 턴오프하고 상기 출력 트랜지스터의 제어 노드를 분리하기 위하여 상기 선택 전원 레일 (VCC) 에 결합되는 제어 노드를 지니는 버퍼 회로.
  3. 제2항에 있어서, 상기 선택 출력 트랜지스터는 풀업 출력 트랜지스터 (PMOS1) 이고, 상기 제어 노드 분리 트랜지스터는 N 채널 트랜지스터 (N1) 이며, 상기 N 채널 제어 노드 분리 트랜지스터 (N1) 의 제어 게이트 노드는 고전위 전원 레일 (VCC) 에 결합되는 버퍼 회로.
  4. 제2항에 있어서, 상기 버퍼 회로는, 상기 출력 (VOUT) 과 상기 선택 출력 트랜지스터 (PMOS1) 의 제어 노드 사이에 결합된 1 차 전류 경로를 지니는 피드백 턴오프 트랜지스터 (PP1) 를 포함하고, 상기 피드백 턴오프 트랜지스터 (PP1) 는, 상기 출력 (VOUT) 에서 보다 높은 전위 레벨의 신호에 응답하여 상기 선택 출력 트랜지스터 (PMOS1) 를 턴오프하기 위하여 선택 전원 레일 (VCC) 에 결합되는 제어 노드를 포함하는 버퍼 회로 (20, 30, 40, 50).
  5. 제4항에 있어서, 상기 버퍼 회로는, 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 노드와 상기 선택 전원 레일 (VCC) 과의 사이에 결합되는 1 차 전류 경로를 지니는, 버퍼 회로의 통상 동작 모드용 레일 풀 트랜지스터 (PP2) 를 포함하고, 상기 레일 풀 트랜지스터 (PP2) 는 상기 출력 (VOUT) 에 결합되는 제어 노드를 지니며, 상기 출력 (VOUT) 에 있어서 저전위 레벨 신호가 발생하는 동안 상기 선택 출력 트랜지스터 (PMOS1) 의 제어 노드를 선택 전원 레일 (VCC) 전위 레벨까지 풀업하는 버퍼 회로 (30).
  6. 제1항에 있어서, 상기 선택 출력 풀업 트랜지스터 (PMOS1) 와 상기 웰 분리 스위치 트랜지스터 (PW1) 는 동일한 웰 (NWELL) 에 제조되는 버퍼 회로.
  7. 제4항에 있어서, 상기 선택 출력 풀업 트랜지스터 (PMOS1), 상기 웰 분리 스위치 트랜지스터 (PW1), 및 상기 피드백 턴오프 트랜지스터 (PP1) 는 동일한 웰 (NWELL) 에 제조되는 버퍼 회로.
  8. 제5항에 있어서, 상기 선택 출력 풀업 트랜지스터 (PMOS1), 상기 웰 분리 스위치 트랜지스터 (PW1), 및 상기 피드백 턴오프 트랜지스터 (PP1), 및 상기 레일 풀 트랜지스터 (PP2) 는, 동일한 웰 (NWELL) 에 내에 제조되는 버퍼 회로.
  9. 제1항에 있어서, 상기 선택 출력 트랜지스터는, P 형 캐리어 반도체 재료의 기판 (PSUB) 에 형성된 N 형 캐리어 반도체 재료 웰 (NWELL) 에 제조 되는 PMOS 풀업 출력 트랜지스터 (PMOS1) 이고, 상기 웰은 상기 고전위 전원 레일 (VCC) 에 결합되고 상기 기판 (PSUB) 은 상기 저전위 전원 레일 (GND) 에 결합되며, 상기 웰 분리 스위치 트랜지스터 (PW1) 는, 상기 풀업 출력 트랜지스터 (PMOS1) 와 동일한 웰 (NWELL) 에 제조되는 P 채널 PMOS 트랜지스터이고 상기 웰 (NWELL)과 상기 고전위 전원 레일 (VCC) 사이에 웰 분리 스위치를 형성하며, 상기 P 채널 웰 분리 스위치 트랜지스터 (PW1) 는 상기 PMOS 출력 풀업 트랜지스터 (PMOS1) 와 동기하여 동작하는 버퍼 회로.
  10. 제2항에 있어서, 각각의 구성 요소는 제 2 항에 기재하는 것으로 N 형 캐리어 반도체 재료로 이루어지는 개별적인 웰에 구성되는 복수의 버퍼 회로를 포함하고, 상기 웰의 적어도 2 개는 상이한 전원 전위 레벨을 공급하는 상이한 전원 (VCCA, VCCB) 에 결합되는 버퍼 회로 (20, 30, 40, 50).
  11. 고전위 및 저전위 레벨의 출력 신호를 전송하기 위한 출력 (VOUT) 과, 상기 출력 (VOUT) 과 고전위 전원 레일 (VCC) 사이에 결합되는 1 차 전류 경로를 지니는 P 채널 풀업 출력 트랜지스터 (PMOS1) 를 포함하고, 상기 풀업 출력 트랜지스터 (PMOS1) 는 상기 풀업 출력 트랜지스터의 1 차 전류 경로의 도통 상태를 제어하기 위하여 버퍼 회로에 결합되는 제어 게이트 노드를 지니며, 상기 풀업 출력 트랜지스터 (PMOS1) 는 P 형 캐리어 반도체 재료로 이루어지는 기판 (PSUB) 에 형성된 N 형 캐리어 반도체 재료로 이루어지는 웰 (NWELL) 에 제조되고, 상기 웰은 상기 고전위 전원 레일 (VCC) 에 결합되고 상기 기판 (PSUB) 은 저전위 전원 레일 (GND) 에 결합되는 버퍼 회로 (20, 30, 40, 50) 에 있어서, 상기 버퍼 회로는 : 상기 풀업 출력 트랜지스터 (PMOS1) 의 웰 (NWELL) 과 고전위 전원 레일 (VCC) 사이에 결합되는 1 차 전류 경로를 지니는 P 채널 NEWLL 분리 스위치 트랜지스터 (PW1) 를 포함하고, 상기 NWELL 분리 스위치 트랜지스터 (PW1) 는 상기 NWELL 분리 스위치 트랜지스터 (PW1) 의 도통 상태를 상기 풀업 출력 트랜지스터 (PMOS1) 와 실질적으로 동기하도록 제어하기 위한 버퍼 회로에 있어서 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드에 결합되는 제어 게이트 노드를 지니고, 상기 풀업 출력 트랜지스터 (PMOS1) 는 비도통의 경우에, 상기 풀업 출력 트랜지스터 (PMOS1) 의 웰 (NWELL) 을 상기 고전위 전원 레일 (VCC) 로부터 분리하는 버퍼 회로.
  12. 제11항에 있어서, 상기 버퍼 회로는, 상기 출력 (VOUT) 에 결합되고 상기 버퍼 회로에 결합된 제어 게이트 노드를 지니는 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1) 와, 데이터 입력 신호를 수신하는 입력 (VIN) 과, 상기 풀업 및 풀다운 출력 트랜지스터 (PMOS1, NMOS1)를 구동하기 위하여 상기 입력 (VIN) 과 상기 출력 트랜지스터의 상기 제어 게이트 노드 사이에 결합된 조기 구동 회로 (PMOS5, NMOS4, PMOS6, NMOS3, I1, PMOS9, NMOS5) 를 포함하는 버퍼 회로에 있어서, 상기 버퍼 회로는 : 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드와 버퍼 회로의 상기 조기 구동 회로 사이에 결합되는 1 차 전류 경로를 지니는 N 채널 제어 노드 분리 트랜지스터 (N1) 를 포함하고, 상기 제어 노드 분리 트랜지스터 (N1) 는, 상기 고전위 전원 레일 (VCC) 이 파워 다운하는 동안 또는 비호환 전원 전압 레벨이 발생하는 동안 상기 제어 노드 분리 트랜지스터 (N1) 를 턴오프하고 상기 출력 트랜지스터 (PMOS1, NMOS1) 의 제어 게이트 노드를 상호간에 분리하기 위하여 상기 고전위 전원 레일 (VCC) 에 결합되는 제어 게이트 노드를 포함하는 버퍼 회로 (20, 30, 40, 50).
  13. 제12항에 있어서, 상기 버퍼 회로는 상기 출력 (VOUT) 과 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드 사이에 결합된 1 차 전류 경로를 지니는 P 채널 피드백 턴오프 트랜지스터 (PP1) 를 포함하고, 상기 피드백 턴오프 트랜지스터 (PP1) 는, 버퍼 회로가 파워 다운하는 동안 상기 출력 (VOUT) 에 있어서 고전위 레벨 신호에 응답하여 상기 풀업 출력 트랜지스터 (PMOS1) 를 턴오프하기 위하여 상기 고전위 전원 레일 (VCC) 에 결합되는 제어 게이트 노드를 지니는 버퍼 회로 (20, 30, 40, 50).
  14. 제13항에 있어서, 상기 버퍼 회로는 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드와 상기 고전위 전원 레일 (VCC) 사이에 결합되는 1 차 전류 경로를 지니는, 버퍼 회로의 통상 동작 모드용 P 채널 레일 풀 트랜지스터 (PP2) 를 포함하고, 상기 레일 풀 트랜지스터 (PP2) 는 상기 출력 (VOUT) 에 결합된 제어 게이트 노드를 지니며, 상기 출력 (VOUT) 에 있어서 저전위 레벨 신호에 응답하여 상기 풀업 출력 트랜지스터 (PMOS1) 의 제어 게이트 노드를 상기 고전위 전원 레일 (VCC) 전원 레벨로 풀업하는 버퍼 회로 (3).
  15. 제11항에 있어서, 상기 P 채널 풀업 출력 트랜지스터 (PMOS1) 와 상기 P 채널 분리 스위치 트랜지스터 (PW1) 는 N 형 캐리어 반도체 재료로 이루어지는 동일한 웰 (NWELL) 에 제조되는 버퍼 회로 (20, 30, 40, 50).
  16. 제13항에 있어서, 상기 P 채널 풀업 출력 트랜지스터 (PMOS1), 상기 P 채널 NWELL 분리 스위치 트랜지스터 (PW1), 및 상기 P 채널 피드백 턴오프 트랜지스터 (PP1) 는, N 형 캐리어 반도체 재료로 이루어지는 동일한 웰 (NWELL) 에 제조되는 버퍼 회로 (20, 30, 40, 50).
  17. 제14항에 있어서, 상기 P 채널 풀업 출력 트랜지스터 (PMOS1), 상기 P 채널 NEWLL 분리 스위치 트랜지스터 (PW1), 상기 P 채널 피드백 턴오프 트랜지스터 (PP1), 및 상기 P 채널 레일 풀 트랜지스터 (PP2) 는 N 형 캐리어 반도체 재료로 이루어지는 동일한 웰 (NWELL) 에 제조되는 버퍼 회로 (30).
  18. 제14항에 있어서, 상기 풀다운 출력 트랜지스터 (NMOS1) 는 N 채널 출력 트랜지스터이고, 상기 N 채널 풀다운 출력 트랜지스터 (NMOS1) 의 제어 게이트 노드와 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로와, 상기 출력 (VOUT) 에 있어서 고전위 레벨 신호에 응답하여 상기 풀다운 출력 트랜지스터 (NMOS1) 의 제어 게이트 노드를 저전위 전원 레일 (GND) 의 전위 레벨로 풀다운하기 위하여 상기 출력 (VOUT) 에 결합되는 제어 게이트 노드를 지니는 버퍼 회로 (30).
  19. 제11항에 있어서 : 상기 출력 (VOUT) 은 고논리 및 저논리 전위 레벨의 출력 신호를 전송하기 위하여 버스에 결합되고, 풀다운 출력 트랜지스터 (NMOS1) 는 상기 출력 (VOUT) 과 저전위 전원 레일 (GND) 사이에 결합되며, 버퍼 회로가 파워 다운하는 동안 고전위 전원 레일 (VCC) 로부터 저전위 전원 레일 (GND) 로 과도 전하의 방전을 개선하는 경우, 상기 버퍼 회로는 : 상기 출력 (VOUT) 과 상기 저전위 전원 레일 (GND) 사이, 및 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합된 지연 방전 회로 (DDC) 를 포함하고 ; 상기 지연 방전 회로 (DDC) 는 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합되고, 중간 노드 (nrc) 를 지니는 RC 지연 네트워크를 포함하며 ; 상기 지연 방전 회로 (DDC) 는, 상기 출력 (VOUT) 과 출력 노드 (no) 사이, 및 상기 출력 노드 (no) 와 상기 저전위 전원 레일 (GND) 사이에 결합된 1차 전류 경로를 지니는 구동단(PMOS2, NMOS7) 과, 상기 RC 지연 네트워크의 상기 중간 노드 (nrc) 에 결합되는 입력 제어 노드를 포함하고, 상기 구동단은, 버퍼 회로가 파워 다운하는 동안 상기 버스 및 상기 출력 (VOUT) 에 발생하는 과도적 고전위 레벨 신호에 응답하여 상기 출력 노드 (no) 에 전류를 전송하도록 구성되고 ; 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합되는 1차 전류 경로와, 버퍼 회로가 파워 다운하는 동안 상기 버스 및 상기 출력 (VOUT) 상에 고전위 레벨 신호가 발생하는 경우에 상기 고전위 전원 레일 (VCC) 로부터 과도적 전하를 방전하기 위하여 상기 지연 방전 회로 (DDC) 의 상기 구동단 (PMOS2, NMOS7) 의 출력 노드 (no) 에 결합된 제어 노드를 지니는 VCC 방전 트랜지스터 (NMOS8) 를 포함하는 버퍼 회로.
  20. 제19항에 있어서, 상기 구동단 (PMOS2, NMOS7) 은, 상기 출력 풀업 트랜지스터 (PMOS1) 과 동일한 웰 (NWELL) 에 구성되는 PMOS 풀업 트랜지스터 (PMOS2)를 지니는 인버터단을 포함하는 버퍼 회로.
  21. 제20항에 있어서, 상기 출력 풀다운 트랜지스터 (NMOS1) 의 제어 노드와 상기 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로를 지니는 풀다운 NMOS 레일 풀 트랜지스터 (NMOS6) 를 포함하고, 상기 NMOS 레일 풀 트랜지스터 (NMOS6) 는 버퍼 회로 (50) 가 파워 다운하는 동안 상기 VCC 방전 트랜지스터 (NMOS8) 와 동기하여 상기 풀다운 출력 트랜지스터 (NMOS1) 의 제어 노드로부터 과도적 전하를 방전하기 위하여 상기 지연 방전 회로 (DDC) 의 상기 구동단 (PMOS2, NMOS7) 의 출력 노드 (no) 에 결합된 제어 게이트 노드를 지니는 버퍼 회로.
  22. 제13항에 있어서, 각각의 구성 요소는 제 13 항에 기재하는 것으로 N 형 캐리어 반도체 재료로 이루어지는 개별적인 웰에 구성되는 복수의 버퍼 회로를 포함하고, 상기 웰의 적어도 2 개는 상이한 전원 전위 레벨을 공급하는 상이한 전원 (VCCA, VCCB) 에 결합되는 버퍼 회로.
  23. 고전위 및 저전위 레벨의 출력 신호를 전송하기 위하여 버스에 결합되는 출력 (VOUT) 과, 상기 출력 (VOUT) 과 고전위 전원 레일 (VCC) 사이에 결합된 1 차 전류 경로를 지니는 풀업 출력 트랜지스터 (PMOS1) 와, 상기 출력 (VOUT) 과 저전위 전원 레일 (GND) 사이에 결합된 풀다운 출력 트랜지스터 (NMOS1)를 지니고, 버퍼 회로가 파워 다운하는 동안 고전위 전원 레일 (VCC) 로부터 저전위 전원 레일 (GND) 로의 과도 전하의 방전을 개선하는 버퍼 회로 (50) 에 있어서, 상기 버퍼 회로는 : 상기 출력 (VOUT) 과 상기 저전위 전원 레일 (GND) 사이, 및 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합되는 지연 방전 회로 (DDC) 를 포함하고 ; 상기 지연 방전 회로 (DDC) 는 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합되고, 중간 노드 (no) 를 지니는 RC 지연 네트워크를 포함하며 ; 상기 지연 방전 회로 (DDC) 는, 상기 출력 (VOUT) 과 출력 노드 (no) 사이, 및 상기 출력 노드 (no) 와 상기 저전위 전원 레일 (GND) 사이에 결합된 1 차 전류 경로를 지니는 구동단 (PMOS2, NMOS7) 과, 상기 RC 지연 네트워크의 상기 중간 노드 (nrc) 에 결합된 입력 제어 노드를 포함하고, 상기 구동단은, 버퍼 회로가 파워 다운하는 동안 상기 버스 및 상기 출력 (VOUT) 에 발생하는 과도적 고전위 레벨 신호에 응답하여 상기 출력 노드 (no) 에 전류를 전송하도록 구성되고 ; 상기 고전위 전원 레일 (VCC) 과 상기 저전위 전원 레일 (GND) 사이에 결합되는 1 차 전류 경로와, 버퍼 회로가 파워 다운하는 동안 상기 버스 및 상기 출력 (VOUT) 상에 고전위 레벨 신호가 발생하는 경우에 상기 고전위 전원 레일 (VCC) 로부터 과도적 전하를 방전하기 위하여 상기 지연 방전 회로 (DDC) 의 상기 구동단 (PMOS2, NMOS7) 의 출력 노드 (no) 에 결합된 제어 노드를 지니는 VCC 방전 트랜지스터 (NMOS8) 를 포함하는 버퍼 회로 (50).
  24. 제23항에 있어서, 상기 출력 풀업 트랜지스터 (PMOS1) 는, P 형 캐리어 반도체 재료의 기판 (PSUB) 에 형성된 N 형 캐리어 반도체 재료의 웰 (NWELL)에 제조된 PMOS 트랜지스터이고, 상기 웰 (NWELL) 은 상기 고전위 전원 레일 (VCC) 에 결합되고 상기 기판 (PSUB) 은 상기 저전위 전원 레일 (GND) 에 결합되는 버퍼 회로 (50).
  25. 제24항에 있어서, 상기 구동단 (PMOS2, NMOS7) 은, 출력 풀업 트랜지스터 (PMOS1) 와 동일한 웰 (NWELL) 에 구성되는 PMOS 풀업 트랜지스터를 포함하는 버퍼 회로.
  26. 제25항에 있어서, 상기 VCC 방전 트랜지스터는 NMOS 트랜지스터 (NMOS8) 를 포함하고, 또한 상기 출력 풀다운 트랜지스터 (NMOS1) 의 제어 노드와 상기 저전위 전원 레일(GND) 사이에 결합되는 1 차 전류 경로를 지니는 풀다운 NMOS 레일 풀 트랜지스터 (NMOS6) 를 포함하며, 상기 NMOS 레일 풀 트랜지스터 (NMOS6) 는 버퍼 회로 (50) 가 파워 다운하는 동안 상기 VCC 방전 트랜지스터 (NMOS8) 와 동기하여 상기 풀다운 출력 트랜지스터 (PMOS1) 의 제어 게이트로부터 과도적 전하를 방전하기 위하여 상기 지연 방전 회로 (DDC) 의 상기 구동단 (PMOS2, NMOS7) 의 출력 노드 (no) 에 결합되는 제어 게이트 노드를 지니는 버퍼 회로.
  27. 제23항에 있어서, 상기 RC 지연 네트워크는, 상기 고전위 전원 레일 (VCC) 에 결합된 저항 (R1) 과, 상기 저전위 전원 레일 (GND) 에 결합된 캐패시터 (C1) 와, 상기 저항 (R1)과 상기 캐패시터 (C1) 사이의 중간 노드 (nrc) 를 포함하고, 저항값 및 정전용량값은 버퍼 회로가 파워 다운하는 동안 상기 버스 및 상기 출력 (VOUT) 상에 고전위 레벨 신호가 발생하는 경우에 상기 구동단 (PMOS2, NMOS7), 턴오프를 지연하도록 선택되는 버퍼 회로.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0588630U (ja) * 1992-04-28 1993-12-03 トリニティ工業株式会社 オートクレーブ
JP3160449B2 (ja) * 1993-12-02 2001-04-25 株式会社東芝 トランジスタ回路
US5420533A (en) * 1993-12-28 1995-05-30 Goldstar Electron Co., Ltd. Pull-down circuit for wide voltage operation
US5546021A (en) * 1994-02-14 1996-08-13 Motorola, Inc. 3-state bicmos output buffer having power down capability
JP3311133B2 (ja) * 1994-02-16 2002-08-05 株式会社東芝 出力回路
US5498989A (en) * 1994-04-19 1996-03-12 Xilinx, Inc. Integrated circuit one shot with extended length output pulse
US5748035A (en) * 1994-05-27 1998-05-05 Arithmos, Inc. Channel coupled feedback circuits
JP2922424B2 (ja) * 1994-07-13 1999-07-26 松下電器産業株式会社 出力回路
US5467031A (en) * 1994-09-22 1995-11-14 Lsi Logic Corporation 3.3 volt CMOS tri-state driver circuit capable of driving common 5 volt line
US5570043A (en) * 1995-01-31 1996-10-29 Cypress Semiconductor Corporation Overvoltage tolerant intergrated circuit output buffer
US5966026A (en) * 1995-02-14 1999-10-12 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5576635A (en) * 1995-02-14 1996-11-19 Advanced Micro Devices, Inc. Output buffer with improved tolerance to overvoltage
US5517153A (en) * 1995-06-07 1996-05-14 Sgs-Thomson Microelectronics, Inc. Power supply isolation and switching circuit
US5534789A (en) * 1995-08-07 1996-07-09 Etron Technology, Inc. Mixed mode output buffer circuit for CMOSIC
JP2829264B2 (ja) * 1995-11-27 1998-11-25 株式会社東芝 文書レイアウト方法
DE69621576T2 (de) * 1995-12-26 2002-12-19 Toshiba Kawasaki Kk Integrierte Halbleiterschaltung
DE19602456C1 (de) * 1996-01-24 1997-04-10 Texas Instruments Deutschland BiCMOS/CMOS-Schaltung
US5646550A (en) * 1996-02-22 1997-07-08 Motorola, Inc. High reliability output buffer for multiple voltage system
US5736869A (en) * 1996-05-16 1998-04-07 Lsi Logic Corporation Output driver with level shifting and voltage protection
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
KR100225954B1 (ko) * 1996-12-31 1999-10-15 김영환 전력 절감용 반도체 메모리 소자
US5933025A (en) * 1997-01-15 1999-08-03 Xilinx, Inc. Low voltage interface circuit with a high voltage tolerance
DE19814675A1 (de) * 1997-04-03 1998-10-08 Fuji Electric Co Ltd Ausgabeschaltung für einen Leistungs-IC mit hoher Durchbruchsspannung
DE19715455C2 (de) * 1997-04-09 2002-11-14 X Fab Semiconductor Foundries Schaltungsanordnung für differentiellen Treiber
US6028449A (en) * 1997-08-05 2000-02-22 Lsi Logic Corporation Integrated circuit I/O buffer having pull-up to voltages greater than transistor tolerance
US5966030A (en) * 1997-08-05 1999-10-12 Lsi Logic Corporation Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance
US5963057A (en) * 1997-08-05 1999-10-05 Lsi Logic Corporation Chip level bias for buffers driving voltages greater than transistor tolerance
US5900750A (en) * 1997-08-15 1999-05-04 Lsi Logic Corporation 5V output driver on 2.5V technology
US6005413A (en) * 1997-09-09 1999-12-21 Lsi Logic Corporation 5V tolerant PCI I/O buffer on 2.5V technology
US6087852A (en) * 1997-12-19 2000-07-11 Texas Instruments Incorporated Multiplexing a single output node with multiple output circuits with varying output voltages
US6150843A (en) * 1998-01-29 2000-11-21 Vlsi Technology, Inc. Five volt tolerant I/O buffer
US6094089A (en) * 1998-03-06 2000-07-25 Hewlett-Packard Company Current limiting receiver with impedance/load matching for a powered down receiver chip
US6118303A (en) * 1998-04-17 2000-09-12 Lsi Logic Corporation Integrated circuit I/O buffer having pass gate protection with RC delay
JP3123507B2 (ja) 1998-05-06 2001-01-15 日本電気株式会社 バス回路
US6204721B1 (en) * 1998-05-20 2001-03-20 Programmable Microelectronics Corp. Method and apparatus for switching a well potential in response to an output voltage
US6130556A (en) * 1998-06-16 2000-10-10 Lsi Logic Corporation Integrated circuit I/O buffer with 5V well and passive gate voltage
DE19836361C1 (de) * 1998-08-11 2000-03-30 Siemens Ag Verfahren zur Leckstromprüfung einer Kontaktierungsstelle einer integrierten Schaltung
US6040712A (en) * 1998-11-30 2000-03-21 Altera Corporation Apparatus and method for protecting a circuit during a hot socket condition
CN1173405C (zh) * 1999-05-06 2004-10-27 松下电器产业株式会社 互补型金属氧化物半导体的半导体集成电路
US6150845A (en) * 1999-06-01 2000-11-21 Fairchild Semiconductor Corp. Bus hold circuit with overvoltage tolerance
US6181193B1 (en) 1999-10-08 2001-01-30 International Business Machines Corporation Using thick-oxide CMOS devices to interface high voltage integrated circuits
US6362665B1 (en) * 1999-11-19 2002-03-26 Intersil Americas Inc. Backwards drivable MOS output driver
US6300800B1 (en) 1999-11-24 2001-10-09 Lsi Logic Corporation Integrated circuit I/O buffer with series P-channel and floating well
DE10031837C1 (de) * 2000-06-30 2001-06-13 Texas Instruments Deutschland CMOS-Bustreiberschaltung
US6480029B2 (en) * 2000-07-12 2002-11-12 Texas Instruments Incorporated Three-volt TIA/EIA-485 driver circuit
US6580291B1 (en) 2000-12-18 2003-06-17 Cypress Semiconductor Corp. High voltage output buffer using low voltage transistors
DE60009322T2 (de) * 2000-12-21 2005-02-24 Stmicroelectronics S.R.L., Agrate Brianza Ausgangspuffer mit Konstantschaltstrom
US6909659B2 (en) * 2001-08-30 2005-06-21 Micron Technology, Inc. Zero power chip standby mode
US6552597B1 (en) * 2001-11-02 2003-04-22 Power Integrations, Inc. Integrated circuit with closely coupled high voltage output and offline transistor pair
KR100465599B1 (ko) 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
US8018268B1 (en) 2004-11-19 2011-09-13 Cypress Semiconductor Corporation Over-voltage tolerant input circuit
JP4568096B2 (ja) * 2004-11-25 2010-10-27 Ｏｋｉセミコンダクタ株式会社 入出力回路
KR100691349B1 (ko) * 2005-07-20 2007-03-12 삼성전자주식회사 멀티 파워 시스템에 사용되는 차동 회로, 출력 버퍼 회로및 반도체 집적 회로
US7088131B1 (en) 2005-07-29 2006-08-08 International Business Machines Corporation System and method for power gating
JP4823024B2 (ja) * 2006-11-09 2011-11-24 株式会社東芝 レベル変換回路
JP5290015B2 (ja) * 2009-03-25 2013-09-18 ルネサスエレクトロニクス株式会社 バッファ回路
CN111313878B (zh) * 2019-10-28 2023-05-16 圣邦微电子（北京）股份有限公司 一种模拟开关电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59153331A (ja) * 1983-02-21 1984-09-01 Toshiba Corp 半導体装置
JPS61164249A (ja) * 1985-01-16 1986-07-24 Fujitsu Ltd 半導体装置
US4670668A (en) * 1985-05-09 1987-06-02 Advanced Micro Devices, Inc. Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US4670861A (en) * 1985-06-21 1987-06-02 Advanced Micro Devices, Inc. CMOS N-well bias generator and gating system
US4906056A (en) * 1987-04-14 1990-03-06 Mitsubishi Denki Kabushiki Kaisha High speed booster circuit
US5060044A (en) * 1987-05-28 1991-10-22 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US4961010A (en) * 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
JPH0338917A (ja) * 1989-07-05 1991-02-20 Nec Corp インバータ回路
US5036222A (en) * 1990-02-22 1991-07-30 National Semiconductor Corporation Output buffer circuit with output voltage sensing for reducing switching induced noise
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5117129A (en) * 1990-10-16 1992-05-26 International Business Machines Corporation Cmos off chip driver for fault tolerant cold sparing
KR940006998B1 (ko) * 1991-05-28 1994-08-03 삼성전자 주식회사 높은 출력 이득을 얻는 데이타 출력 드라이버
US5160855A (en) * 1991-06-28 1992-11-03 Digital Equipment Corporation Floating-well CMOS output driver
GB2258100B (en) * 1991-06-28 1995-02-15 Digital Equipment Corp Floating-well CMOS output driver
US5191244A (en) * 1991-09-16 1993-03-02 Advanced Micro Devices, Inc. N-channel pull-up transistor with reduced body effect

Also Published As

Publication number Publication date
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