JP3123507B2

JP3123507B2 - バス回路

Info

Publication number: JP3123507B2
Application number: JP10123164A
Authority: JP
Inventors: 浩神谷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-05-06
Filing date: 1998-05-06
Publication date: 2001-01-15
Anticipated expiration: 2018-05-06
Also published as: US6188245B1; JPH11316630A

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、バス回路に関し、
特に、第１のデバイスと第２のデバイスとを伝送路を介
して接続するバス回路に関する。

【0002】

【従来の技術】従来この種のバス回路では、送信側デバ
イスと受信側デバイスとを伝送路を介して接続し、信号
の送受信を行う。

【0003】図８を参照すると、この種の従来技術は、送出
側デバイス１１００に設けられた出力バッファ１１１０
と、受信側デバイス１２００に設けられたレシーバ１２
１０とが伝送路１３００を介して接続されている。

【0004】出力バッファ１１１０において、出力端子１１
１２は伝送路１３００に接続されている。出力バッファ
１１１０は送出側電源ＶＤＤと出力端子１１１２との間
に電流経路を形成することにより伝送路１３００にハイ
レベル信号を出力するものであり、例えば、ＣＭＯＳイ
ンバータである。このとき、出力バッファ１１１０は、
入力信号が印可されるゲート端子を有し、送出側デバイ
ス電源ＶＤＤと伝送路１３００との間に接続されたＰＭ
ＯＳトランジスタ１１１３と、入力信号が印可されるゲ
ート端子を有し、接地電位ＧＮＤと伝送路１３００との
間に接続されたＮＭＯＳトランジスタ１１１４とを含
む。

【0005】受信側デバイス１２００において、レシーバ１
２１０の入力端子は伝送路１３００に接続されている。
レシーバ１２１０の入力端子と受信側デバイス電源Ｖｄ
ｄとの間にはダイオード１２２０が設けられている。ダ
イオード１２２０は伝送路１３００を介して受信した信
号の波形を成形する。（以下、第１の従来技術とい
う）。

【0006】一方、米国特許公報５，３３８，９７８には、
低電位電源を有するデバイスと高電位電源を有するデバ
イスとが伝送路を介して接続されたバス回路において、
高電位電源を有するデバイスによる高電位が低電位電源
を有するデバイスの出力端子に現れた場合に、出力バッ
ファ回路のプルアップトランジスタを介して低電位電源
に電流が流れるのを防ぐため、出力端子と低電位電源と
の間の電流経路を遮断させるようにした回路が開示され
ている（以下、第２の従来技術という）。

【0007】

【発明が解決しようとする課題】上述の第１の従来技術
では、送出側デバイスの電源が投入され、受信側デバイ
スの電源が投入されていない場合に、送信側デバイスの
出力バッファのＰＭＯＳトランジスタがオン状態になっ
ていると、送出側デバイスの電源から受信側デバイスの
電源に電流が流れる。この電流が流れすぎることにより
レシーバや、レシーバの入力端子と受信側デバイス電源
との間に設けられたダイオードが破壊されてしまうとい
う問題がある。

【0008】また、上述の第２の従来技術は、バッファ回路
への電源供給が停止された場合の問題に着目しているに
過ぎず、電源を投入する場合のバッファ回路を介して他
のデバイスに流れる電流を遮断することはできないとい
う問題がある。

【0009】本発明の目的は、送信側デバイスの電源から受
信側デバイスの電源に電流が流れることを防ぐことがで
きるバス回路を提供することにある。

【0010】

【課題を解決するための手段】上記課題を解決するため
に本発明のバス回路は、第１の電源に接続された第１の
回路と、第２の電源に接続された第２の回路と、前記第
１および第２の回路を接続する伝送路と、前記伝送路を
介して前記第１の電源と前記第２の電源との間に形成さ
れる電流経路を、前記第１の電源の供給が開始されてか
ら所定期間だけ遮断する遮断回路とを含む。

【0011】また、本発明の他のバス回路は、前記遮断回路
は、前記第１の電源と前記第２の電源とを結ぶ経路中に
設けられ当該経路を接続または切断するよう開閉するス
イッチ回路と、前記第１の電源の供給が開始されてから
前記所定期間の間前記スイッチ回路を閉塞させる回路と
を含む。

【0012】また、本発明の他のバス回路は、前記回路は前
記第１の電源の供給開始から前記所定期間後に前記スイ
ッチ回路を開かせる制御信号を出力し、前記スイッチ回
路は前記回路から前記制御信号を受け取るまで閉塞状態
保つことを特徴とする。

【0013】また、本発明の他のバス回路は、前記回路は前
記第１の電源の電位を入力し前記所定期間経過後に当該
電位を出力する遅延回路を含み、前記スイッチ回路は制
御端子を有するとともに該制御端子に入力された前記遅
延回路の出力に応じて前記第１の電源と前記第２の電源
との間に電流経路を形成するように接続されたトランジ
スタであることを特徴とする。

【0014】また、本発明のバス回路は、伝送路と、第１の
電源に接続され前記伝送路に信号を出力する出力回路
と、第２の電源に接続され前記伝送路を介して前記出力
回路が出力した信号を受信する受信回路と、前記伝送路
と前記出力回路との間に設けられ、前記第１の電源が供
給開始されてから所定期間経過するまで前記出力回路の
出力が前記伝送路に伝送されるのを遮断する遮断回路と
を含む。

【0015】また、本発明の他のバス回路は、前記遮断回路
は、前記第１の電源に接続された入力端子と、この入力
端子に印可された電位が前記所定期間だけ遅延されて出
力される出力端子とを有する遅延回路と、前記遅延回路
からの出力に応じて前記出力回路と前記伝送路との間の
電流経路を形成するスイッチ回路とを含む。

【0016】また、本発明の他のバス回路は、前記スイッチ
回路は、前記遅延回路の出力端子に接続された制御端子
を有し、前記制御端子への入力信号に応じて前記第１の
電源と前記伝送路との間に電流経路を形成するよう接続
されたトランジスタを含む。

【0017】また、本発明のバス回路は、伝送路と、この伝
送路にハイレベルの論理信号を出力するための電流経路
を第１の電源と出力端子との間に有し、該第１の電源の
供給が開始されてから所定期間経過するまでは当該電流
経路を遮断させる出力回路と、第２の電源に接続され前
記伝送路を介して前記出力回路の前記出力端子に接続さ
れた受信回路とを含む。

【0018】また、本発明の他のバス回路は、前記出力回路
は、前記第１の電源に接続された入力端子と、この入力
端子に印可された電位が前記所定期間だけ遅延されて出
力される出力端子とを有する遅延回路と、前記第１の電
源と前記伝送路との間に接続され、前記遅延回路の前記
出力端子からの出力に応じて前記電流経路を遮断するス
イッチ回路とを含む。

【0019】また、本発明の他のバス回路は、前記スイッチ
回路は、前記遅延回路の出力端子に接続された制御端子
を有し、前記制御端子への入力信号に応じて前記第１の
電源と前記伝送路との間に電流経路を形成するよう接続
されたトランジスタを含む。

【0020】また、本発明の他のバス回路は、前記所定時間
は前記第１の電源が供給開始されてから少なくとも前記
第２の電源が供給開始されるまでの時間であることを特
徴とする。

【0021】また、本発明の他のバス回路は、前記所定期間
は、前記第１の電源が供給開始されてから前記第２の電
源が供給開始されるまでの時間から、前記第１の電源か
ら前記第２の電源までの信号伝播時間を減じたものであ
ることを特徴とする。

【0022】また、本発明の他のバス回路は、前記受信回路
は入力端子を有し、該入力端子から前記第２の電源に向
かう電流経路を形成するダイオードをさらに含む。

【0023】また、本発明のバス回路は、第１の電源と出力
端子との間に電流経路を形成することによりハイレベル
の論理信号を伝送路に出力するバス回路において、前記
第１の電源の供給が開始されてから所定期間が経過する
まで前記電流経路を遮断する遮断回路を含む。

【0024】

【発明の実施の形態】次に本発明のバス回路の実施の形
態について図面を参照して詳細に説明する。

【0025】図１を参照すると、本発明のバス回路は、送信
側デバイス１００と、受信側デバイス２００と、伝送路
３００と、遮断回路４００とを有する。送信側デバイス
１００の出力と、受信側デバイス２００の入力とは遮断
回路４００および伝送路３００を介して接続されてい
る。

【0026】送信側デバイス１００は、出力バッファ１１０
を含む。送信側デバイス１００は、例えば、大規模集積
回路（Large Scale Integration：ＬＳＩ）である。送
信側デバイス１００は電源ＶＤＤを有する。

【0027】出力バッファ１１０は入力端子１１１と出力端
子１１２とを有する。入力端子１１１には伝送路３００
に出力されるハイレベルまたはロウレベルの論理を有す
る信号が印可される。出力バッファ１１０の出力端子１
１２は遮断回路４００を介して伝送路３００に接続され
ている。本実施の形態では、出力バッファ１１０はＣＭ
ＯＳインバータであり、ＰＭＯＳトランジスタ１１３と
ＮＭＯＳトランジスタ１１４とを含む。

【0028】ＰＭＯＳトランジスタ１１３はゲート端子を有
する。ゲート端子には入力端子１０１が接続されてい
る。ＰＭＯＳトランジスタ１１３は電源端子ＶＤＤと出
力端子１１２との間に接続されている。本実施の形態で
は、電源端子ＶＤＤの電位は、３．３ボルトである。

【0029】ＮＭＯＳトランジスタ１１４はゲート端子を有
する。ゲート端子は入力端子１０１と接続されている。
ＮＭＯＳトランジスタ１１４は出力端子１１２とグラン
ド端子ＧＮＤとの間に接続されている。ＮＭＯＳトラン
ジスタ１１４は、グランド端子ＧＮＤに代えて、電源端
子ＶＤＤより電位の低い電源端子と出力端子１１２との
間にに接続されていてもよい。

【0030】受信側デバイス２００は、レシーバ回路２１０
と、ダイオード２２０とを含む。受信側デバイス２００
は、例えば、ＬＳＩである。受信側デバイス２００は電
源Ｖｄｄを有する。本実施の形態では、電源端子ＶＤＤ
の電位は、２．５ボルトである。

【0031】レシーバ回路２１０は入力端子を有する。入力
端子は伝送路３００に接続されている。レシーバ回路２
１０は、送出側デバイス１０が送出した出力信号を伝送
路３００を介して受信する。レシーバ回路２１０は電源
Ｖｄｄに接続されている。

【0032】ダイオード２２０は、伝送路３００と電源端子
Ｖｄｄとの間に接続されている。ダイオード２２０のア
ノードは伝送路３００およびレシーバ２１０の入力端子
に接続されている。カソードは電源端子Ｖｄｄに接続さ
れている。ダイオード２２０は、伝送路３００を介しレ
シーバに入力される信号の電位が（電源端子の電位＋ダ
イオード２２０の順方向電圧）を越えたときに、伝送路
３００と電源端子Ｖｄｄとの間に電流経路を形成して伝
送路３００を流れる電流のオーバーシュートを防ぐ。ダ
イオード２２０の順方向電圧は、例えば、０．４ボルト
である。

【0033】遮断回路４００は、ＮＭＯＳトランジスタ４１
０と遅延回路４２０とを含む。遮断回路４００は、送信
側デバイス１００の外側近傍に設けられている。

【0034】ＮＭＯＳトランジスタ４１０は、遅延回路４０
２に接続されたゲート端子を有し、送信側デバイス１０
０の出力バッファ１１０の出力端子１１２と伝送路３０
０との間に接続されている。ＮＭＯＳトランジスタ４１
０はトランスファゲートであってよい。

【0035】遅延回路４２０は、電源端子ＶＤＤに接続され
た第１の端子と、ＮＭＯＳトランジスタ４１０のゲート
端子に接続された第２の端子とを有する。遅延回路４２
０は第１の端子に印可された電源端子ＶＤＤの電位を所
定期間だけ遅延させて第２の端子から出力する。この所
定期間は遅延回路４２０の遅延時間であり、電源ＶＤＤ
に電源が供給開始されてから少なくとも電源Ｖｄｄに電
源供給開始される迄の時間に設定される。より好ましく
は、所定期間は、電源ＶＤＤに電源供給開始されてから
電源Ｖｄｄに電源供給開始されるまでの時間から、電源
ＶＤＤから電源Ｖｄｄまでの信号伝搬時間を減じたもの
である。具体的には、受信側デバイスに電源が投入され
る時刻をＴｒｅｃ秒、送信側デバイスに電源が投入され
る時刻をＴｓｅｎｄ秒、ＮＭＯＳトランジスタのスイッ
チング時間Ｔｓ秒、伝送路の遅延時間Ｔｄ秒およびダイ
オードの伝搬時間Ｔｔｒａｎｓ秒とすると、（Ｔｒｅｃ
−Ｔｓｅｎｄ−Ｔｓ−Ｔｄ−Ｔｔｒａｎｓ）秒またはそ
れ以上に設定されるのが好ましい。本実施の形態では、
遅延回路４０２は２つのインバータ４２１および４２２
が２段接続されてなる。

【0036】次に、本実施の形態の動作について図１および
２を参照して説明する。

【0037】送信側デバイス１００に電源が投入されると、
電源ＶＤＤに３．３ボルトの電位が現れる。一方、受信
側デバイス２００の電源Ｖｄｄにはまだ２．５ボルトの
電位は現れていない。受信側デバイス２００には電源が
投入されていないためか、または、電源が投入されてい
ても電源Ｖｄｄに２．５ボルトの電位が現れる時間が電
源ＶＤＤに３．３ボルトの電位が現れる時間よりも遅い
ためである。

【0038】送信側デバイス１００において、出力バッファ
１１１の入力端子１０１に印可される出力信号は、電源
ＶＤＤが投入されてから初期化が行われるまでの期間は
不定状態である。入力端子１０１に印可される信号がロ
ウレベルである場合、ＰＭＯＳトランジスタ１１３がオ
ン状態となり、送信側デバイス用電源ＶＤＤと出力バッ
ファ１１１の出力端子１１３との間に電流経路が形成さ
れる。

【0039】送信側デバイス用電源ＶＤＤは遮断回路４００
の遅延回路４２０の第１の端子にも印可される。遅延回
路４２０は、第１の端子に送信側デバイス用電源ＶＤＤ
が印可され始めてから所定期間が経過するまでは、第２
の端子にロウレベルの電位を出力している。ＮＭＯＳト
ランジスタ４１０は、ゲート端子にロウレベルの電位が
入力されているため、オン状態にはならず、よって、遮
断回路４００は出力バッファを介して送信側デバイス用
電源ＶＤＤから伝送路に送出される電流を遮断する。こ
のように、遮断回路４００により、出力バッファ１１０
の出力端子１１２と伝送路３００との間には電流経路が
形成されない。

【0040】遅延回路４２０の遅延時間である所定期間が経
過したとき、遅延回路４２０は第２の端子にハイレベル
３．３ボルトの電位を出力する。ＮＭＯＳトランジスタ
４１０は、ゲート端子にハイレベルの電位が印可される
ため、オフ状態からオン状態に遷移する。送信側デバイ
ス用電源ＶＤＤから出力バッファ１１０を介して流れる
電流は、ＮＭＯＳトランジスタ４１０を介して伝送路３
００に送出される。

【0041】遅延回路４２０の遅延時間は、電源ＶＤＤに電
源が供給開始されてから少なくとも電源Ｖｄｄに電源供
給開始される迄の時間に設定されているため、送信側デ
バイス用電源ＶＤＤからの電流がＮＭＯＳトランジスタ
４１０を介して伝送路３００に送出されたときには、受
信側デバイス２００は電源投入が完了している。したが
って、受信側デバイス用電源Ｖｄｄには２．５ボルトの
電位が現れているため、ダイオード２２０のアノード端
子に印可される電位が（電源端子の電位＋ダイオード２
２０の順方向電圧）を越えたときのみダイオード２２０
を介して送信側デバイス用電源ＶＤＤから受信側デバイ
ス用電源Ｖｄｄに電流が流れる。このときダイオード２
２０を流れる電流は瞬間的であるため、ダイオードが破
壊されることはない。具体的には、このときダイオード
を流れる電流は数ナノ秒だけである。

【0042】以上のように、本実施の形態では、送信側デバ
イス１００と受信側デバイス２００とをつなぐ伝送路３
００に設けられ、送信側デバイス１００の電源ＶＤＤに
電位が現れてから所定期間だけ経過してから送信側デバ
イス１００の出力を伝送路に送出させる遮断回路４００
を設けたため、送信側デバイス１００の電源ＶＤＤに電
位が現れてから受信側デバイス２００の電源Ｖｄｄに電
位が現れるまでの間、送信側デバイス１００の電源ＶＤ
Ｄから受信側デバイス２００の電源Ｖｄｄへ向かうに電
流経路を遮断することができる。

【0043】次に、本発明の第２の実施の形態について、図
面を参照して詳細に説明する。この第２の実施の形態の
特徴は遮断回路の構成にある。他の構成は、第１の実施
の形態のそれと同様である。

【0044】図２を参照すると、遮断回路４０１は、ＮＰＮ
トランジスタ４１１と遅延回路４２０とを含む。遅延回
路４２０は第１の実施例のそれと同様の構成を有する。

【0045】ＮＰＮトランジスタ４１１は、遅延回路４２０
に接続されたゲート端子を有し、送信側デバイス１００
の出力バッファ１１０の出力端子１１２と、伝送路３０
０にとの間に接続されている。ＮＰＮトランジスタ４１
１はトランスファゲートであってよい。

【0046】次に、本発明の第３の実施の形態について、図
面を参照して詳細に説明する。

【0047】図３を参照すると、第３の実施の形態のバス回
路は、送信側デバイス１０２と、受信側デバイス２００
と、伝送路３００とを有する。送信側デバイス１０２の
出力と、受信側デバイス２００の入力とは伝送路３００
を介して接続されている。受信側デバイス２００の構成
は、第１の実施例のそれと同様である。

【0048】送信側デバイス１０２は、出力バッファ１２０
を含む。送信側デバイス１０２は、例えば、ＬＳＩであ
る。送信側デバイス１０２は電源ＶＤＤを有する。

【0049】出力バッファ１２０は入力端子１２１と出力端
子１２２とを有する。入力端子１２１には伝送路３００
に出力されるハイレベルまたはロウレベルの論理を有す
る信号が印可される。出力バッファ１２０の出力端子１
２２は伝送路３００に接続されている。出力バッファ１
２０は、ＰＭＯＳトランジスタ１２３と、ＮＭＯＳトラ
ンジスタ１２４と、ＮＭＯＳトランジスタ１２５と、遅
延回路１２６とを含む。

【0050】ＰＭＯＳトランジスタ１２３はゲート端子を有
し、ゲート端子には入力端子１２１が接続されている。
ＰＭＯＳトランジスタ１２３はＮＭＯＳトランジスタ１
２４を介して出力端子１２２に接続されている。すなわ
ち、ＰＭＯＳトランジスタ１２３は、電源端子ＶＤＤと
ＮＭＯＳトランジスタ１２４との間に接続されている。
本実施の形態では、電源端子ＶＤＤの電位は、３．３ボ
ルトである。

【0051】ＮＭＯＳトランジスタ１２４はゲート端子を有
する。ゲート端子は遅延回路１２６の出力端子と接続さ
れている。ＮＭＯＳトランジスタ１２４は、ＰＭＯＳト
ランジスタ１２３と出力端子１２２との間に接続されて
いる。ＮＭＯＳトランジスタ１２４は、ゲート端子に入
力された信号に応じてＰＭＯＳトランジスタ１２３と出
力端子１２２との間に電流経路を形成する。

【0052】ＮＭＯＳトランジスタ１２５はゲート端子を有
する。ゲート端子は入力端子１２１と接続されている。
ＮＭＯＳトランジスタ１２５は、出力端子１２２とグラ
ンド端子ＧＮＤとの間に接続されている。ＮＭＯＳトラ
ンジスタ１２５は、電源端子ＶＤＤより電位の低い電源
端子と出力端子１２２との間に接続されていてもよい。

【0053】遅延回路１２６は、電源端子ＶＤＤに接続され
た入力端子と、ＮＭＯＳトランジスタ１２４のゲート端
子に接続された出力端子とを有する。遅延回路１２６は
入力端子に印可された電源端子ＶＤＤの電位を所定期間
だけ遅延させて出力端子から出力する。この所定期間は
遅延回路１２６の遅延時間であり、送出側デバイス１０
２の電源ＶＤＤに電源が供給開始されてから少なくとも
受信側デバイス２００の電源Ｖｄｄに電源供給開始され
るまでの時間に設定される。より好ましくは、所定期間
は、電源ＶＤＤに電源供給開始されてから電源Ｖｄｄに
電源供給開始されるまでの時間から、電源ＶＤＤから電
源Ｖｄｄまで信号が伝播するときの信号伝搬時間を減じ
たものである。具体的には、受信側デバイスに電源が投
入される時刻をＴｒｅｃ秒、送信側デバイスに電源が投
入される時刻をＴｓｅｎｄ秒、ＮＭＯＳトランジスタの
スイッチング時間Ｔｓ秒、伝送路の遅延時間Ｔｄ秒およ
びダイオードの伝搬時間Ｔｔｒａｎｓ秒とすると、（Ｔ
ｒｅｃ−Ｔｓｅｎｄ−Ｔｓ−Ｔｄ−Ｔｔｒａｎｓ）秒ま
たはそれ以上に設定されるのが好ましい。本実施の形態
では、遅延回路１２６は２つのインバータが２段接続さ
れてなる。

【0054】本実施の形態では、ＮＭＯＳトランジスタ１２
４と遅延回路１２６とにより、送出側デバイス１０２の
電源ＶＤＤに電源が供給開始されてから少なくとも受信
側デバイス２００の電源Ｖｄｄに電源供給開始されるま
での時間だけ電源端子ＶＤＤと出力端子１２２との間に
形成される電流経路を遮断する遮断回路が形成されてい
る。

【0055】次に、本実施の形態の動作について図３を参照
して説明する。

【0056】送信側デバイス１０２に電源が投入されると、
電源ＶＤＤに３．３ボルトの電位が現れる。一方、受信
側デバイス２００の電源Ｖｄｄにはまだ２．５ボルトの
電位は現れていない。受信側デバイス２００には電源が
投入されていないためか、または、電源が投入されてい
ても電源Ｖｄｄに２．５ボルトの電位が現れる時間が電
源ＶＤＤに３．３ボルトの電位が現れる時間よりも遅い
ためである。

【0057】送信側デバイスにおいて、出力バッファ１２０
の入力端子１２１に印可される出力信号は、電源が投入
されてから初期化が行われるまでの期間は不定状態であ
る。入力端子１０１に印可される信号がロウレベルであ
る場合、ＰＭＯＳトランジスタ１２３がオン状態とな
る。

【0058】送信側デバイス用電源ＶＤＤは遅延回路１２６
の入力端子にも印可される。遅延回路１２６は、入力端
子に送信側デバイス用電源ＶＤＤが印可され始めてから
所定期間が経過するまでは、出力端子からロウレベルの
電位を出力している。ＮＭＯＳトランジスタ１２４は、
ゲート端子にロウレベルの電位が入力されているため、
オン状態にはならず、よって、電源端子ＶＤＤと出力端
子１２２との間に電流経路は形成されない。すなわち、
遅延回路１２６とＮＭＯＳトランジスタ１２４とにより
形成される遮断回路により、出力バッファを介して送信
側デバイス用電源ＶＤＤからの電流が伝送路に送出され
るのが抑止される。

【0059】遅延回路１２６の遅延時間である所定期間が経
過したとき、遅延回路１２６は出力端子にハイレベル
３．３ボルトの電位を出力する。ＮＭＯＳトランジスタ
１２４は、ゲート端子にハイレベルの電位が印可される
ため、オフ状態からオン状態に遷移する。ＰＭＯＳトラ
ンジスタ１２３がオン状態であれば、送信側デバイス用
電源ＶＤＤからＰＭＯＳトランジスタ１２３およびＮＭ
ＯＳトランジスタ１２４を介して電流経路が形成され
る。

【0060】遅延回路１２６の遅延時間は、送端側デバイス
１０２の電源ＶＤＤに電源が供給開始されてから少なく
とも受信側デバイス２００の電源Ｖｄｄに電源供給開始
されるまでの時間に設定されているため、送信側デバイ
ス用電源ＶＤＤからの電流がＰＭＯＳトランジスタ１２
３およびＮＭＯＳトランジスタ１２４を介して伝送路３
００に送出されたときには、受信側デバイス２００は電
源投入が完了している。したがって、受信側デバイス用
電源Ｖｄｄには２．５ボルトの電位が現れているため、
ダイオード２２０のアノード端子に印可される電位が
（電源端子の電位＋ダイオード２２０の順方向電圧）を
越えたときのみダイオード２２０を介して送信側デバイ
ス用電源ＶＤＤから受信側デバイス用電源Ｖｄｄに電流
が流れる。このときダイオード２２０を流れる電流は瞬
間的であるため、ダイオードが破壊されることはない。
具体的には、このときダイオードを流れる電流は数ナノ
秒だけである。

【0061】以上のように、本実施の形態では、送信側デバ
イス１０２に設けられ、送信側デバイス１０２の電源Ｖ
ＤＤに電位が現れてから所定期間だけ経過してから送信
側デバイス１０２の出力を伝送路に送出させる出力バッ
ファ１２０を設けたため、送信側デバイス１０２の電源
ＶＤＤに電位が現れてから受信側デバイス２００の電源
Ｖｄｄに電位が現れるまでの間、送信側デバイス１０２
の電源ＶＤＤから受信側デバイス２００の電源Ｖｄｄへ
向かって形成される電流経路を遮断することができる。

【0062】また、本実施の形態では、遅延回路１２６とＮ
ＭＯＳトランジスタ１２４とからなる遮断回路が、送出
側デバイス１０２の出力バッファ１２０の一部として形
成されているため、第１の実施の形態の構成と比べ回路
規模を小さくできる効果もある。より具体的には、本実
施の形態のように送信側デバイス１０２がＬＳＩである
とき、遮断回路を有する送信側デバイスを１つのＬＳＩ
で実現できる。

【0063】次に、本発明の第４の実施の形態について、図
面を参照して詳細に説明する。この第４の実施の形態の
特徴は出力バッファの構成にある。他の構成は、第３の
実施の形態のそれと同様である。

【0064】図４を参照すると、送信側デバイス１０３は出
力バッファ１３０を含む。出力バッファ１３０は入力端
子１３１と出力端子１３２とを有する。入力端子１３１
には伝送路３００に出力されるハイレベルまたはロウレ
ベルの論理を有する信号が印可される。出力バッファ１
３０の出力端子１３２は伝送路３００に接続されてい
る。出力バッファ１３０は、ＰＭＯＳトランジスタ１３
３と、ＮＰＮトランジスタ１３４と、ＮＭＯＳトランジ
スタ１３５と、遅延回路１３６とを含む。ＰＭＯＳトラ
ンジスタ１３３、ＮＭＯＳトランジスタ１３５および遅
延回路１３６のそれぞれは、第３の実施の形態のＰＭＯ
Ｓトランジスタ１２３、ＮＭＯＳトランジスタ１２５お
よび遅延回路１２６のそれぞれと同一の構成を有する。

【0065】ＮＰＮトランジスタ１３４はベース端子を有す
る。ベース端子は遅延回路１３６の出力端子と接続され
ている。ＮＰＮトランジスタ１３４は、ＰＭＯＳトラン
ジスタ１３３と出力端子１３２との間に接続されてい
る。ＮＰＮトランジスタ１３４は、ゲート端子に入力さ
れた信号に応じてＰＭＯＳトランジスタ１３３と出力端
子１２２との間に電流経路を形成する。

【0066】本実施の形態において、送信側デバイス１０３
は、バイポーラ−ＣＭＯＳプロセス（ＢｉＣＭＯＳプロ
セス）で製造される。

【0067】次に、本発明の第５の実施の形態について、図
面を参照して詳細に説明する。この第５の実施の形態の
特徴は出力バッファの電源端子ＶＤＤと出力端子との間
に接続されたトランジスタの構成にある。他の構成は、
第３の実施の形態のそれと同様である。

【0068】図４を参照すると、送信側デバイス１０４は、
出力バッファ１４０を含む。送信側デバイス１０４は、
例えば、ＬＳＩである。送信側デバイス１０４は電源Ｖ
ＤＤを有する。

【0069】出力バッファ１４０は入力端子１４１と出力端
子１４２とを有する。入力端子１４１には伝送路３００
に出力されるハイレベルまたはロウレベルの論理を有す
る信号が印可される。出力バッファ１４０の出力端子１
４２は伝送路３００に接続されている。出力バッファ１
４０は、ＰＭＯＳトランジスタ１４３と、ＮＭＯＳトラ
ンジスタ１４４と、ＮＭＯＳトランジスタ１４５と、遅
延回路１４６とを含む。

【0070】ＰＭＯＳトランジスタ１４３はゲート端子を有
し、ゲート端子には入力端子１４１が接続されている。
ＰＭＯＳトランジスタ１４３はＮＭＯＳトランジスタ１
４４と出力端子１４２との間に接続されている。

【0071】ＮＭＯＳトランジスタ１４４はゲート端子を有
する。ゲート端子は遅延回路１４６の出力端子と接続さ
れている。ＮＭＯＳトランジスタ１４４は、電源端子Ｖ
ＤＤとＰＭＯＳトランジスタ１４３との間に接続されて
いる。本実施の形態では、電源端子ＶＤＤの電位は、
３．３ボルトである。ＮＭＯＳトランジスタ１４４は、
ゲート端子に入力された信号に応じてＰＭＯＳトランジ
スタ１４３と電源端子ＶＤＤとの間に電流経路を形成す
る。

【0072】ＮＭＯＳトランジスタ１４５、遅延回路１４６
は、第３の実施例のＮＭＯＳトランジスタ１２５、遅延
回路１２６の各々と同一の構成を有する。

【0073】次に、本実施の形態の動作について図５を参照
して説明する。

【0074】送信側デバイス１０４に電源が投入されると、
電源ＶＤＤに３．３ボルトの電位が現れる。一方、受信
側デバイス２００の電源Ｖｄｄにはまだ２．５ボルトの
電位は現れていない。受信側デバイス２００には電源が
投入されていないためか、または、電源が投入されてい
ても電源Ｖｄｄに２．５ボルトの電位が現れる時間が電
源ＶＤＤに３．３ボルトの電位が現れる時間よりも遅い
ためである。

【0075】送信側デバイス１０４において、出力バッファ
１４０の入力端子１４１に印可される出力信号は、電源
が投入されてから初期化が行われるまでの期間は不定状
態である。入力端子１４１に印可される信号がロウレベ
ルである場合、ＰＭＯＳトランジスタ１４３がオン状態
となる。

【0076】送信側デバイス用電源ＶＤＤは遅延回路１４６
の入力端子にも印可される。遅延回路１４６は、入力端
子に送信側デバイス用電源ＶＤＤが印可され始めてから
所定期間が経過するまでは、出力端子からロウレベルの
電位を出力している。ＮＭＯＳトランジスタ１４４は、
ゲート端子にロウレベルの電位が入力されているため、
オン状態にはならず、よって、電源端子ＶＤＤと出力端
子１４２との間に電流経路は形成されない。すなわち、
遅延回路１４６とＮＭＯＳトランジスタ１４４とにより
形成される遮断回路により、出力バッファを介して送信
側デバイス用電源ＶＤＤからの電流が伝送路に送出され
るのが抑止される。

【0077】遅延回路１４６の遅延時間である所定期間が経
過したとき、遅延回路１４６は出力端子にハイレベル
３．３ボルトの電位を出力する。ＮＭＯＳトランジスタ
１４４は、ゲート端子にハイレベルの電位が印可される
ため、オフ状態からオン状態に遷移する。ＰＭＯＳトラ
ンジスタ１４３がオン状態であれば、送信側デバイス用
電源ＶＤＤからＰＭＯＳトランジスタ１４３およびＮＭ
ＯＳトランジスタ１４４を介して電流経路が形成され
る。

【0078】遅延回路１４６の遅延時間は、送端側デバイス
１０４の電源ＶＤＤに電源が供給開始されてから少なく
とも受信側デバイス２００の電源Ｖｄｄに電源供給開始
されるまでの時間に設定されているため、送信側デバイ
ス用電源ＶＤＤからの電流がＰＭＯＳトランジスタ１４
３およびＮＭＯＳトランジスタ１４４を介して伝送路３
００に送出されたときには、受信側デバイス２００は電
源投入が完了している。したがって、受信側デバイス用
電源Ｖｄｄには２．５ボルトの電位が現れているため、
ダイオード２２０のアノード端子に印可される電位が
（電源端子の電位＋ダイオード２２０の順方向電圧）を
越えたときのみダイオード２２０を介して送信側デバイ
ス用電源ＶＤＤから受信側デバイス用電源Ｖｄｄに電流
が流れる。このときダイオード２２０を流れる電流は瞬
間的であるため、ダイオードが破壊されることはない。
具体的には、このときダイオードを流れる電流は数ナノ
秒だけである。

【0079】次に、本発明の第６の実施の形態について、図
面を参照して詳細に説明する。この第６の実施の形態の
特徴は出力バッファの電源端子ＶＤＤとＰＭＯＳトラン
ジスタ１４３との間に設けられたトランジスタの構成に
ある。他の構成は、第５の実施の形態のそれと同様であ
る。

【0080】図６を参照すると、送信側デバイス１０５は出
力バッファ１５０を含む。出力バッファ１５０は入力端
子１５１と出力端子１５２とを有する。入力端子１５１
には伝送路３００に出力されるハイレベルまたはロウレ
ベルの論理を有する信号が印可される。出力バッファ１
５０の出力端子１５２は伝送路３００に接続されてい
る。出力バッファ１５０は、ＰＭＯＳトランジスタ１５
３と、ＮＰＮトランジスタ１５４と、ＮＭＯＳトランジ
スタ１５５と、遅延回路１５６とを含む。ＰＭＯＳトラ
ンジスタ１５３、ＮＭＯＳトランジスタ１５５および遅
延回路１５６のそれぞれは、第５の実施の形態のＰＭＯ
Ｓトランジスタ１４３、ＮＭＯＳトランジスタ１４５お
よび遅延回路１４６のそれぞれと同一の構成を有する。

【0081】ＮＰＮトランジスタ１５４はベース端子を有す
る。ベース端子は遅延回路１５６の出力端子と接続され
ている。ＮＰＮトランジスタ１５４は、ＰＭＯＳトラン
ジスタ１５３と電源端子ＶＤＤとの間に接続されてい
る。ＮＰＮトランジスタ１５４は、ゲート端子に入力さ
れた信号に応じてＰＭＯＳトランジスタ１５３と電源端
子ＶＤＤとの間に電流経路を形成する。

【0082】本実施の形態において、送信側デバイス１０３
５は、ＢｉＣＭＯＳプロセスで製造される。

【0083】次に、本発明の第７の実施の形態について、図
面を参照して詳細に説明する。この第７の実施の形態の
特徴は、第１乃至６の実施の形態における遅延回路４２
０、１２６、１３６、１４６および１５６の内部構成に
ある。他の構成は、第１乃至６の実施の形態のそれぞれ
の構成と同様である。

【0084】図７を参照すると、遅延回路４３０は、インダ
クタンス素子４３１と、コンデンサ４３２および４３３
とからなる。インダクタンス素子４３１の両端はそれぞ
れ、遅延回路の入力端子および出力端子となる。コンデ
ンサ４３２の一端は遅延回路の入力端子に接続され、他
端は接地電位ＧＮＤに接続されている。コンデンサ４３
３一端は遅延回路の出端子に接続され、他端は接地電位
ＧＮＤに接続されている。

【0085】本実施の形態では、送信側デバイスの電源ＶＤ
Ｄおよび受信側デバイスの電源Ｖｄｄをそれぞれを３．
３ボルトおよび２．５ボルトとしたが、送信側および受
信側デバイスの電位はこれに限定されず、種々の電位に
設定できる。

【0086】本実施の形態では、バッファ回路１１０として
ＣＭＯＳインバータの例を開示したが、これに限定され
ない。少なくともプルアップ回路を含むバッファ回路で
あれば、如何なるものであっても適用できる。

【0087】第１、第３および第５の実施の形態では、２段
のインバータからなる遅延回路とＮＭＯＳトランジスタ
とから遮断回路を構成したが、遮断回路の構成はこれに
限定されるものではない。例えば、１段のインバータか
らなる遅延回路とＰＭＯＳトランジスタとから遮断回路
を構成してもよい。

【0088】第２、第４および第６の実施の形態では、２段
のインバータからなる遅延回路とＮＰＮトランジスタと
から遮断回路を構成したが、遮断回路の構成はこれに限
定されるものではない。例えば、１段のインバータから
なる遅延回路とＰＮＰトランジスタとから遮断回路を構
成してもよい。

【0089】

【発明の効果】以上の説明で明らかなように、本発明で
は、送信側デバイスの電源ＶＤＤに電位が現れてから所
定期間だけ経過してから送信側デバイスの出力を伝送路
に送出させる遮断回路を設けたため、送信側デバイスの
電源ＶＤＤに電位が現れてから受信側デバイスの電源Ｖ
ｄｄに電位が現れるまでの間、送信側デバイスの電源Ｖ
ＤＤから受信側デバイスの電源Ｖｄｄへ向かって形成さ
れる電流経路を遮断することができる。

【図面の簡単な説明】

【図1】本発明の第１の実施の形態の回路図である。

【図2】本発明の第２の実施の形態の回路図である。

【図3】本発明の第３の実施の形態の回路図である。

【図4】本発明の第４の実施の形態の回路図である。

【図5】本発明の第５の実施の形態の回路図である。

【図6】本発明の第６の実施の形態の回路図である。

【図7】本発明の他の遅延回路を示す図である。

【図8】従来のバス回路を示す図である。

【符号の説明】

１００、１０２、１０３、１０４、１０５送信側デバ
イス２００受信側デバイス３００伝送路４００遮断回路４２０、１２６、１３６、１４６、１５６遅延回路

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源に接続された第１の回路と、第２の電源に接続された第２の回路と、前記第１および第２の回路を接続する伝送路と、前記第１の電源の電位を入力し前記第１の電源の供給が
開始されてから少なくとも前記第２の電源が供給開始さ
れるまでの時間経過後に当該電位を出力する遅延回路
と、前記第１の電源と前記第２の電源とを結ぶ経路中に設け
られ当該経路を接続または切断するよう開閉するもので
あって、制御端子を有し該制御端子に入力された前記遅
延回路の出力に応じて前記第１の電源と前記第２の電源
との間に電流経路を形成するスイッチ回路とを含むこと
を特徴とするバス回路。
【請求項２】伝送路と、第１の電源に接続され前記伝送路に信号を出力する出力
回路と、第２の電源に接続され前記伝送路を介して前記出力回路
が出力した信号を受信する受信回路と、前記伝送路と前記出力回路との間に設けられ、前記第１
の電源が供給開始されてから少なくとも前記第２の電源
が供給開始されるまでの時間前記出力回路の出力が前記
伝送路に伝送されるのを遮断する遮断回路とを含み、前記遮断回路は、前記第１の電源に接続された入力端子
と、この入力端子に印可された電位が前記第１の電源が
供給開始されてから少なくとも前記第２の電源が供給開
始されるまでの時間だけ遅延されて出力される出力端子
とを有する遅延回路と、前記遅延回路からの出力に応じ
て前記出力回路と前記伝送路との間の電流経路を形成す
るスイッチ回路とを含むことを特徴とするバス回路。
【請求項３】前記スイッチ回路は、前記遅延回路の出
力端子に接続された制御端子を有し、前記制御端子への
入力信号に応じて前記第１の電源と前記伝送路との間に
電流経路を形成するよう接続されたトランジスタを含む
ことを特徴とする請求項２記載のバス回路。
【請求項４】前記遮断回路は、前記第１の電源が供給
開始されてから前記第２の電源が供給開始されるまでの
時間から、さらに前記第１の電源から前記第２の電源ま
での信号伝播時間を減じて得る時間前記出力回路の出力
が前記伝送路に伝送されるのを遮断することを特徴とす
る請求項２記載のバス回路。
【請求項５】前記受信回路は入力端子を有し、該入力
端子から前記第２の電源に向かう電流経路を形成するダ
イオードをさらに含むことを特徴とする請求項２記載の
バス回路。
【請求項６】前記遮断回路は、前記第1の回路の外側
近傍に設けられていることを特徴とする請求項２記載の
バス回路。
【請求項７】前記遅延回路はインバータを含むことを
特徴とする請求項２記載のバス回路。
【請求項８】前記遅延回路はインダクタンス素子とコ
ンデンサ素子とを含むことを特徴とする請求項２記載の
バス回路。
【請求項９】前記スイッチ回路はトランスファゲート
を含むことを特徴とする請求項３記載のバス回路。
【請求項１０】伝送路と、この伝送路にハイレベルの論理信号を出力するための電
流経路を第１の電源と出力端子との間に有し、該第１の
電源の供給が開始されてから前記第１の電源が供給開始
されてから少なくとも前記第２の電源が供給開始される
までの時間経過するまでは当該電流経路を遮断させる出
力回路と、第２の電源に接続され前記伝送路を介して前記出力回路
の前記出力端子に接続された受信回路とを含み、前記出力回路は、前記第１の電源に接続された入力端子
と、この入力端子に印可された電位が前記第１の電源が
供給開始されてから少なくとも前記第２の電源が供給開
始されるまでの時間だけ遅延されて出力される出力端子
とを有する遅延回路と、前記第１の電源と前記伝送路と
の間に接続され、前記遅延回路の前記出力端子からの出
力に応じて前記電流経路を遮断するスイッチ回路とを含
むことを特徴とするバス回路。
【請求項１１】前記スイッチ回路は、前記遅延回路の
出力端子に接続された制御端子を有し、前記制御端子へ
の入力信号に応じて前記第１の電源と前記伝送路との間
に電流経路を形成するよう接続されたトランジスタを含
むことを特徴とする請求項１０記載のバス回路。
【請求項１２】前記出力回路は、第1および第2のトラ
ンジスタを含み、前記第1のトランジスタは前記第1の電源と前記伝送路と
の間に設けられ、前記第2のトランジスタは前記第1の電源より電位が低い
電源と前記伝送路との間に設けられ、前記トランジスタは前記第1のトランジスタと前記伝送
路との間に設けられていることを特徴とする請求項１０
記載のバス回路。
【請求項１３】前記出力回路は、第1および第2のトラ
ンジスタを含み、前記第1のトランジスタは前記第1の電源と前記伝送路と
の間に設けられ、前記第2のトランジスタは前記第1の電源より電位が低い
電源と前記伝送路との間に設けられ、前記トランジスタは前記第1のトランジスタと前記第１
の電源との間に設けられていることを特徴とする請求項
１０記載のバス回路。
【請求項１４】前記出力回路は、前記第１の電源が供
給開始されてから前記第２の電源が供給開始されるまで
の時間から、さらに前記第１の電源から前記第２の電源
までの信号伝播時間を減じて得る時間前記電流経路を遮
断することを特徴とする請求項１０記載のバス回路。
【請求項１５】前記受信回路は入力端子を有し、該入
力端子から前記第２の電源に向かう電流経路を形成する
ダイオードをさらに含むことを特徴とする請求項１０記
載のバス回路。
【請求項１６】前記遅延回路はインバータを含むこと
を特徴とする請求項１０記載のバス回路。
【請求項１７】前記遅延回路はインダクタンス素子と
コンデンサ素子とを含むことを特徴とする請求項１０記
載のバス回路。