JP2723991B2

JP2723991B2 - 出力回路

Info

Publication number: JP2723991B2
Application number: JP1222141A
Authority: JP
Inventors: 修小林; 秀樹首藤; 弘司池田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-08-28
Filing date: 1989-08-28
Publication date: 1998-03-09
Anticipated expiration: 2013-03-09
Also published as: JPH0385040A

Description

【発明の詳細な説明】［概要］共通信号線で接続されて１個のシステムを構成する装
置等に使用して好適な出力回路に関し、リレーを使用しなくとも、電源オフ時に、他の装置間
の信号伝送に影響を与えないようにすることを目的と
し、出力制御信号に制御され、その出力端を高電位又は低
電位あるいは高インピーダンスとするプルアップ／プル
ダウン回路と、第１の電流入出力電極をプルアップ／プ
ルダウン回路の出力端に接続し、第２の電流入出力電極
を他の装置と共用される共通信号線に接続されることが
ある出力端子に接続し、電源オン時にはオン、電源オフ
時にはオフとされる半導体スイッチ素子と、出力端子と
高電位側又は低電位側のいずれか一方の電源線との間
に、電源オン時には、プルアップ／プルダウン回路から
出力される出力信号に対して高インピーダンスとなり、
電源オフ時には、他の装置から共通信号線に出力される
出力信号に対して高インピーダンスとなるように接続さ
れた半導体整流素子とを備えて構成する。

［産業上の利用分野］本発明は、共通信号線で接続されて１個のシステムを
構成する装置等に使用して好適な出力回路に関する。

ここに、複数の装置を共通信号線で接続してなるシス
テムにおいて、いずれかの装置が任意又は事故により電
源オフの状態とされた場合においても、他の装置間にお
いては、正常な信号伝送を実行できることが必要とされ
る場合がある。

例えば、近年、ハードディスク装置、磁気テープ装置
を複数のパーソナルコンピュータ（以下、パソコンとい
う）で共有することが行われている。この場合、これら
複数のパソコン、ハードディスク装置、磁気テープ装置
は共通信号線で接続される。かかる場合において、複数
のパソコンのうち、例えば或る１台のパソコンが任意又
は事故により電源オフの状態とされた場合においても、
他のパソコンと、ハードディスク装置、磁気テープ装置
との間においては、正常な信号伝送が実行できることが
必要とされる。このためには、従来、パソコン等に使用
されている出力回路に改良を加えることが必要となる。

また、ISDN（integrated services digital networ
k）においては、その基本インタフェースの配線構成と
してポイント−ポイント配線構成（相互接続回路上でた
だ一つの送信部と、ただ一つの受信部とが相互に接続さ
れる構成）のほか、ポイント−マルチポイント配線構成
（相互接続回路上で同一の受信部に対して二つ以上の送
信部を接続する構成や、同一の送信部に対して二つ以上
の受信部を接続する構成）がサービスされている。かか
るポイント−マルチポイント配線構成においても、いず
れかの装置が任意又は事故によって電源オフの状態とさ
れる場合があるが、かかる場合においても、他の装置間
においては、正常な信号伝送を実行できることが必要と
される。このためには、回線とのインタフェース出力回
路に改良を加える必要がある。

［従来の技術］従来、LSI内部に保護回路と共に形成された出力回路
として第６図に示すようなものが提案されている。

この第６図において、１はpMOS FET、２はnMOS FETで
あり、pMOS FET1は、そのソースを正の電源電圧Ｖ_DDが
供給される電源線３に接続され、そのドレインをnMOS F
ET2のドレインに接続されている。nMOS FET2は、そのソ
ースを接地されている。また、pMOS FET1のドレインとn
MOS FET2のドレインとの接続中点は、出力端子４に接続
されている。

なお、pMOS FET1のゲートには出力制御信号Ｓ₀が供給
され、nMOS FET2のゲートには出力制御信号Ｓ₀′が供給
される。ここで、例えば、Ｓ₀＝Ｓ₀′＝Ｖ_DDであれば、
出力端子４には０［Ｖ］が出力され、Ｓ₀＝Ｓ₀′＝０
［Ｖ］であれば、出力端子４にはＶ_DD［Ｖ］が出力さ
れ、Ｓ₀＝Ｖ_DD、Ｓ₀′＝０［Ｖ］であれば、出力端子４
は高インピーダンス状態となる。

また、５及び６は保護用のダイオードであって、ダイ
オード５は、そのカソードを電源線３に接続され、その
アノードを出力端子４に接続されている。また、ダイオ
ード６は、そのカソードを出力端子４に接続され、その
アノードを接地されている。

かかる保護用のダイオード５及び６は、出力回路の電
源をオンとされている状態において、出力端子４に電源
電圧Ｖ_DDの範囲をこえた電圧、例えば、静電気による電
圧、落雷による電圧が印加された場合に、pMOS FET1及
びnMOS FET2に過大な電流が流れないように電流を分流
し、これらpMOS FET1及びnMOS FETの保護を図るもので
ある。

ところで、近年、上述したように、ハードディスク装
置や、磁気テープ装置を複数のパソコンで共有すること
が行われている。この場合、これら複数のパソコン、ハ
ードディスク装置、磁気テープ装置は、共通信号線で接
続される。第７図は、かかるコンピュータシステムの一
例を示す回路図であり、図中、７及び８はパソコン、９
はハードディスク装置、10は磁気テープ装置、11は共通
信号線である。

ここで仮に、第６図従来例の出力回路をパソコン７及
び８、ハードディスク装置９、磁気テープ装置10に使用
した場合を考える。なお、第７図において、12は第６図
従来例の出力回路、13は入力回路、14は入出力端子を示
している。

かかるコンピュータシステムにおいて、全装置動作中
にパソコン７の電源をオフにすると、パソコン７の出力
回路12の電源線３の電圧は０［Ｖ］となってしまう。こ
のため、例えばパソコン８からハードディスク装置９や
磁気テープ装置10に対して信号が伝送されたとしても、
その信号Ｓ₈は、一点鎖線15で示すように、パソコン７
の出力回路12の保護用ダイオード５を介して電源線３に
流れ込んでしまい、パソコン８とハードディスク装置９
や磁気テープ装置10との間では信号の伝送ができなくな
ってしまう。つまり、従来の出力回路12を使用する場合
には、パソコン等の小型化を図ることが可能となるが、
上述のようなコンピュータシステム等では、信号の伝送
ができなくなる場合が生じてしまう。

そこで従来、かかる不都合を解消する手段として、パ
ソコン７について代表して示すと、第８図に示すよう
に、入出力端子14と共通信号線11との間に、リレー16を
配置し、電源オン時は、リレー16のメーク接点17をショ
ートにして、入出力端子14と共通線11を接続し、電源オ
フ時には、メーク接点17をオープンにして、出力端子14
と共通接続線11との接続を遮断するようにすることが提
案されている。なお、18はリレー16の巻線である。

このように、リレー16を使用する場合には、リレー16
は電気的に短絡、開放を制御できることから、パソコン
７の電源オフ時、パソコン８からハードディスク装置９
や磁気テープ装置10に対して信号Ｓ₈が伝送された場
合、この信号Ｓ₈がパソコン７に流れ込むことを防止す
ることができる。したがって、パソコン８と、ハードデ
ィスク装置９や磁気テープ装置10との間では、正常な信
号の伝送を行うことができる。

［発明が解決しようとする課題］しかしながら、第８図例のように、リレー16を使用す
る場合には、消費電力の増加、部品点数、重量、容積の
増加、コストアップという不都合を招いてしまう。この
ことは、小型化が進んでいるパソコンやその周辺機器に
使用する場合に顕著に現れる。

本発明は、かかる点に鑑み、リレーを使用しなくと
も、小型で、かつ、電源オフ時に、他の装置間の信号伝
送に影響を与えないようにした出力回路を提供すること
を目的とする。

［課題を解決するための手段］本発明の出力回路は、出力制御信号に制御され、その
出力端を高電位又は低電位あるいは高インピーダンスと
するプルアップ／プルダウン回路と、第１の電流入出力
電極をプルアップ／プルダウン回路の出力端に接続し、
第２の電流入出力電極を他の装置と共用される共通信号
線に接続されることがある出力端子に接続し、電源オン
時にはオン、電源オフ時にはオフとされる半導体スイッ
チ素子と、出力端子と高電位側又は低電位側のいずれか
一方の電源線との間に、電源オン時には、プルアップ／
プルダウン回路から出力される出力信号に対して高イン
ピーダンスとなり、電源オフ時には、他の装置から共通
信号線に出力される出力信号に対して高インピーダンス
となるように接続された半導体整流素子とを備えている
というものである。

なお、本発明の出力回路は同一の半導体基板に一体と
して構成することができるし、また、半導体スイッチ素
子及び半導体整流素子を単一の部品として構成すること
もできる。また、半導体スイッチ素子はMOS FETやバイ
ポーラトランジスタ等で構成することができる。また、
半導体整流素子はMOSダイオードやpn接合ダイオード等
で構成することができる。

［作用］本発明においては、電源オン時には、半導体スイッチ
素子はオンとされ、半導体整流素子は、プルアップ／プ
ルダウン回路から出力される出力信号に対して高インピ
ーダンスとなるので、プルアップ／プルダウン回路から
出力される出力信号を出力端子に出力させることができ
る。また、電源オフ時には、半導体スイッチ素子はオフ
とされ、半導体整流素子は、他の装置から共通信号線に
出力される出力信号に対して高インピーダンスとなるよ
うに接続されているので、電源オフ時に、他の装置から
共通信号線に出力信号が出力されたとしても、他の装置
から共通信号線に出力された出力信号が本発明の出力回
路を備える装置の内部回路に流れ込むことはない。

また、出力端子に電源電圧の範囲を越える大きな電圧
が印加されたときは、半導体整流素子が、導通又はブレ
ークダウンするので、内部の回路は保護される。

［実施例］以下、第１図ないし第５図を参照して、本発明の各種
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。なお、これら第１図ないし第５
図において、第６図ないし第８図に対応する部分には同
一符号を付し、その重複説明は省略する。

第１実施例第１図は本発明の第１実施例を示す回路図である。

本実施例の出力回路は、pMOS FET1、nMOS FET2のほ
か、半導体スイッチ素子をなすnMOS FET19、半導体整流
素子をなすpn接合ダイオード20を設けて構成されてい
る。

ここに、pMOS FET1は、そのソースを電源線３に接続
され、そのドレインをnMOS FET2のドレインに接続され
ている。nMOS FET2は、そのソースを接地されている。
また、pMOS FET1のドレインとnMOS FET2のドレインとの
接続中点はnMOS FET19のドレインに接続されている。

また、nMOS FET19のソースは、出力端子４及びpn接合
ダイオード20のカソードに接続され、pn接合ダイオード
20のアノードは接地されている。

また、nMOS FET19は、電源オン時、そのゲートに正の
電圧が供給されて、オン状態とされる。他方、電源オフ時に
は、そのゲート電圧を０［Ｖ］とされて、オフ状態とさ
れる。このような動作は、例えばnMOS FET19のゲートが
LSI内部の回路に接続されているような場合である。

かかる第１実施例においては、電源オン時、nMOS FET
19がオン状態とされるので、出力制御信号Ｓ₀又はＳ₀′
に制御された信号の送出を行うことができる。

また、電源オフ時には、nMOS FET19がオフ状態とされ
る。ここに、nMOS FET19及びpn接合ダイオード20は正の
信号に対して高インピーダンスになる。このため、他の
装置から正の信号が出力端子４に印加された場合であっ
ても、この信号がこの出力回路の電源線３に流れ込んで
しまうということはない。

したがって、本実施例の出力回路を、例えば、第７図
例に示すコンピュータシステムを構成する装置に使用す
る場合には、前例のようにパソコン７の電源をオフとし
た場合であっても、パソコン８と、ハードディスク装置
９及び磁気テープ装置10との信号伝送になんら影響を与
えない。

このように、本実施例によれば、リレーを使用するこ
となく、LSI内部に形成できるような小型にして、電源
オフ時における他の装置間の信号伝送をスムースに行わ
せることができる出力回路を得ることができる。しか
も、本実施例の出力回路は、リレーを使用する場合のよ
うには、消費電力の増加、コストアップを招かないとい
う利点も有している。

また、本実施例においては、出力端子４に正の高電圧
が印加された場合には、pn接合ダイオード20がブレーク
ダウンし、また、出力端子４に負の高電圧が印加された
場合には、pn接合ダイオード20のオン状態となるように
構成して内部回路に過電流が流れることを防止してい
る。

第２実施例第２図は本発明の第２の実施例を示す回路図である。

本実施例の出力回路は、pMOS FET1、nMOS FET2、pn接
合ダイオード20のほか、半導体スイッチ素子としてpMOS
FET21を設けて構成されている。

ここに、pMOS FET1は、そのソースを接地され、その
ドレインをnMOS FET2のドレインに接続されている。nMO
S FET2は、そのソースを負の電源電圧Ｖ_SSが供給される
電源線22に接続されている。また、pMOS FET1のドレイ
ンとnMOS FET2のドレインとの接続中点はpMOS FET21の
ドレインに接続されている。

pMOS FET21のソースは、出力端子４及びpn接合ダイオ
ード20のアノードに接続され、pn接合ダイオード20のカ
ソードは接地されている。

また、pMOS FET21は、電源オン時、そのゲートに負の
電圧が供給されて、オン状態とされ、出力制御信号Ｓ₀及び
Ｓ₀′に制御された信号の送出を行うことができる。他
方、電源オフ時には、そのゲート電圧を０［Ｖ］とされ
てオフ状態とされる。

かかる第２実施例においては、伝送信号が負の信号の
場合において、第１実施例と同様の作用効果を得ること
ができる。

第３実施例第３図Ａは本発明の第３実施例を示す回路図である。

本実施例は、第３図Ｂに示すように、トランス23を介
して共通信号線11A及び11Bに接続されるように成された
装置の出力回路に適用されて好適な例である。

第３図Ｂにおいて、24はISDNにおいて使用されるDSU
（digital service unit）、25は電話機、26はファクシ
ミリ装置、27はパソコンである。かかるシステムにおい
て、DSU24の出力端子24Aは、共通信号線11Aを介して電
話機25の入力端子25B、ファクシミリ装置26の入力端子2
6B、パソコン27の入力端子27Bに接続される。また、電
話機25の出力端子25A、ファクシミリ装置26の出力端子2
6A及びパソコン27の出力端子27Aは共通信号線11Bを介し
てDSU24の入力端子24Bに接続される。なお、トランス23
を使用する理由は、かかるシステムにおいては、DSU2
4、電話機25、ファクシミリ装置26及びパソコン27を共
通アース線で接続することができない場合があるからで
ある。

さて、本実施例の出力回路は、Ｖ_DDとGNDとの電位差
間で動作するものであり、第３図Ａに示すように、pMOS
FET1A、1B、21A、21B、nMOS FET2A、2B及びpn接合ダイ
オード20A、20Bを設けて構成されている。

ここに、pMOS FET1Aは、そのソースを電源線３に接続
され、そのドレインをnMOS FET2Aのドレインに接続され
ている。nMOS FET2Aは、そのソースを接地されている。
また、pMOS FET1Aのドレインと、nMOS FET2Aのドレイン
との接続中点は、pMOS FET21Aのドレインに接続されて
いる。

また、pMOS FET21Aのソースは出力端子4A及びpn接合
ダイオード20Aのアノードに接続され、pn接合ダイオー
ド20Aのカソードは電源線３に接続されている。

なお、pMOS FET1Aのゲートには出力制御信号Ｓ₀が供
給され、nMOS FET2Aのゲートには出力制御信号Ｓ₀′が
供給される。

また、pMOS FET1Bは、そのソースを電源線３に接続さ
れ、そのドレインをnMOS FET2Bのドレインに接続されて
いる。nMOS FET2Bは、そのソースを接地されている。ま
た、pMOS FET1Bのドレインと、nMOS FET2Bのドレインと
の接続中点は、pMOS FET21Bのドレインに接続されてい
る。

また、pMOS FET21Bのソースは、出力端子4B及びpn接
合ダイオード20Bのアノードに接続され、pn接合ダイオ
ード20Bのカソードは電源線３に接続されている。

なお、pMOS FET1Bのゲートには出力制御信号₀が供
給され、nMOS FET2Bのゲートには出力制御信号₀′が
供給される。

また、pMOS FET21Aのゲートと、pMOS FET21Bのゲート
は接続され、その接続中点は接地されている。これらpM
OS FET21A及び21Bは、電源オン時、トランス23を介して
信号の送出によりオン状態となる。

また、電源オフ時、LSI内部の回路及び出力回路は、G
NDレベルになり、pMOS FET21A及び21Bはオフ状態となっ
て高インピーダンスとなる。このとき、共通信号線11A
及び11Bを介して他の装置からの信号が、トランス23に
印加され、例えば、矢印Ｘ₁に示すような方向に起電力
Ｅ₁が生じた場合を考える。この場合、各装置は共通ア
ース線で接続されておらず、ダイオード20A、20Bがある
ので、電源線３が０［Ｖ］になったとしても、起電力Ｅ
₁に対して電源線３を含むようにして閉回路が形成され
るということはなく、したがって、起電力Ｅ₁よる電流
が電源線３に流れ込むということはない。つまり、具体
的には、出力端子4B、ダイオード20B、20A、出力端子4A
を介して閉回路が考えられるが、pn接合ダイオード20A
は起電力Ｅ₁に対して逆方向になるので、破線Ｙ₁で示す
ような電流が流れることもない。また、pMOS FET21Aは
起電力Ｅ₁に対して高インピーダンスになり、このpMOS
FET21Aに電流が流れることはないが、pMOS FET21Bは起
電力Ｅ₁に対して低インピーダンスになる。しかしなが
ら、上述したように、各装置は共通アース線で接続され
ていないので、起電力Ｅ₁に対してpMOS FET21Bを含む閉
回路は形成されない。したがって、起電力Ｅ₁による電
流は流れない。

また、矢印Ｘ₂に示す方向に起電力Ｅ₂が生じた場合に
はpn接合ダイオード20B及びpMOS FET21Bが高インピーダ
ンスになる。また、電源線３又はpMOS FET21Aを含む閉
回路も形成されないので、起電力Ｅ₂による電流も流れ
ない。

したがって、電源オフ時、他の装置が送出した信号が
この出力回路に流れ込むことはない。

したがって、この第３実施例においても、第１実施例
と同様の効果を得ることができる。

第４実施例第４図は本発明の第４の実施例を示す回路図であり、
本実施例は、多電源系の出力回路に本発明を適用した場
合である。

かかる第４図において、28は半導体スイッチ素子をな
すnMOS FET、29及び30は半導体整流素子をなすpn接合ダ
イオード、31は内部回路、32は例えばロジック回路に正
の電源電圧Ｖ_DD1を供給するための電源線、33は電源線3
2に対応するアース線、34はアナログ回路に正の電源電
圧Ｖ_DD2を供給するための電源線、35は電源線34に対応
するアース線である。

ここに、nMOS FET28は、電源オン時、そのゲートに正
の電圧が供給されて、オン状態とされる。他方、電源オフ時に
は、そのゲート電圧を０［Ｖ］とされてオフ状態とされ
る。

なお、破線で示すように、例えば、nMOS FET36を接続
し、半導体スイッチ素子をなすnMOS FETを複数化するこ
ともできる。

第５実施例第５図は本発明の第５実施例を示す回路図であり、本
実施例は第４実施例と同様、多電源系の出力回路に本発
明を適用した場合である。

かかる第５図において、37は半導体スイッチ素子をな
すpMOS FET、38及び39は半導体整流素子をなすpn接合ダ
イオード、40は内部回路41は例えばロジック回路に負の
電源電圧Ｖ_SS1を供給するための電源線、42は電源線41
に対応するアース線、43は例えばアナログ回路に負の電
源電圧Ｖ_SS2を供給するための電源線、44は電源線43に
対応するアース線である。

ここに、pMOS FET37は、電源オン時、そのゲートに負
の電圧が供給されて、オン状態とされる。他方、電源オフ時に
は、そのゲート電圧を０［Ｖ］とされてオフ状態とされ
る。

なお、破線で示すように、例えば、pMOS FET45を接続
し、半導体スイッチ素子をなすpMOS FETを複数化するこ
ともできる。

［発明の効果］請求項１の出力回路によれば、電源オフ時、他の装置
間の信号伝送になんら影響を与えないようにすることが
でき、しかも、リレーを使用する場合のようには、消費
電力の増加、コストアップを招くことがないという効果
を得ることができる。

請求項２の出力回路によれば、請求項１の出力回路の
場合と同様の効果を得ることができるほか、同一半導体
基板に一体として構成されるので、外付け部品を必要と
せず、重量、容積の増加を招かないという格別の効果を
得ることができる。

請求項３の出力回路によれば、請求項１の出力回路の
場合と同様の効果を得ることができるほか、半導体スイ
ッチ素子を絶縁ゲート型電界効果トランジスタで構成し
ているので、半導体スイッチ素子をバイポーラトランジ
スタで構成する場合に比較して、出力信号の振幅を自由
に設定することができると共に、半導体整流素子をpn接
合ダイオードで構成しているので、導通及びブレークダ
ウン時に大きな電流を流すことができ、半導体整流素子
をMOSダイオードで構成する場合に比較して、静電気や
落雷による保護を厚くすることができるという格別の効
果を得ることができる。

請求項４の出力回路によれば、トランスを介して他の
装置と共用される共通信号線に接続されることがある装
置の出力回路に関し、電源オフ時、他の装置間の信号伝
送になんら影響を与えないようにすることができ、しか
も、リレーを使用する場合のようには、消費電力の増
加、コストアップを招くことがないという効果を得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は本発明の第２実施例を示す回路図、第３図Ａは本発明の第３実施例を示す回路図、第３図Ｂは本発明の第３実施例を使用して好適な装置か
らなるシステムの一例を示す回路図、第４図は本発明の第４実施例を示す回路図、第５図は本発明の第５実施例を示す回路図、第６図は従来の出力回路の一例を示す回路図、第７図は複数の装置を共通信号線で接続してなるコンピ
ュータシステムの一例を示す回路図、第８図は第７図例のパソコンの出力回路にリレーを付設
した場合を示す回路図である。４……出力端子 11……共通信号線

Claims

(57)【特許請求の範囲】

【請求項１】出力制御信号に制御され、その出力端を高
電位又は低電位あるいは高インピーダンスとするプルア
ップ／プルダウン回路と、第１の電流入出力電極を前記プルアップ／プルダウン回
路の出力端に接続し、第２の電流入出力電極を他の装置
と共用される共通信号線に接続されることがある出力端
子に接続し、電源オン時にはオン、電源オフ時にはオフ
とされる半導体スイッチ素子と、前記出力端子と高電位側又は低電位側のいずれか一方の
電源線との間に、電源オン時には、前記プルアップ／プ
ルダウン回路から出力される出力信号に対して高インピ
ーダンスとなり、電源オフ時には、前記他の装置から前
記共通信号線に出力される出力信号に対して高インピー
ダンスとなるように接続された半導体整流素子とを備え
ていることを特徴とする出力回路。
【請求項２】同一半導体基板に一体として構成されてい
ることを特徴とする請求項１記載の出力回路。
【請求項３】前記半導体スイッチ素子は絶縁ゲート型電
界効果トランジスタで構成され、前記半導体整流素子は
pn接合ダイオードで構成されていることを特徴とする請
求項１記載の出力回路。
【請求項４】出力制御信号に制御され、その出力端を高
電位又は低電位あるいは高インピーダンスとする第１の
プルアップ／プルダウン回路と、前記出力制御信号と相補関係にある出力制御信号に制御
され、前記第１のプルアップ／プルダウン回路と相補動
作を行い、その出力端を低電位又は高電位あるいは高イ
ンピーダンスとする第２のプルアップ／プルダウン回路
と、一方の電流入出力電極を前記第１のプルアップ／プルダ
ウン回路の出力端に接続し、他方の電流入出力電極を、
一方のコイルの一端及び他端をそれぞれ他の装置と共用
される対をなす第１、第２の共通信号線に接続されるこ
とがあるトランスの他方のコイルの一端に接続される第
１の出力端子に接続し、制御電極を低電位側の電源線に
接続した第１のｐチャネル電界効果トランジスタと、一方の電流入出力電極を前記第２のプルアップ／プルダ
ウン回路の出力端に接続し、他方の電流入出力電極を前
記トランスの前記他方のコイルの他端に接続される第２
の出力端子に接続し、制御電極を低電位側の電源線に接
続した第２のｐチャネル電界効果トランジスタと、アノードを前記第１の出力端子に接続し、カソードを高
電位側の電源線に接続した第１のダイオードと、アノードを前記第２の出力端子に接続し、カソードを前
記高電位側の電源線に接続した第２のダイオードとを備
えていることを特徴とする出力回路。