JPH0385040A - 出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 共通信号線で接続されて１個のシステムを構成する装置
等に使用して好適な出力回路に関し、リレーを使用しな
くとも、電源オフ時に、他の装置間の信号伝送に影響を
与えないようにすることを目的とし、 一方の被制御領域を最終段回路部の信号出力端に接続さ
れ、他方の被制御領域を出力端子に電気的に接続された
半導体スイッチ素子と、該半導体スイッチ素子の他方の
被制御領域に該他方の被制御領域と同導電型の領域が電
気的に接続され、前記他方の被制御領域と反対導電型の
領域を、逆バイアスの関係となるように、一方又は他方
の電源に電気的に接続された半導体整流素子とを設けて
構成する。

［産業上の利用分野］ 本発明は、共通信号線で接続されて１個のシステムを構
成する装置等に使用して好適な出力回路に関する。

ここに、複数の装置を共通信号線で接続してなるシステ
ムにおいて、いずれかの装置が任意又は事故により電源
オフの状態とされた場合においても、他の装置間におい
ては、正常な信号伝送を実行できることが必要とされる
場合がある。

例えば、近年、ハードディスク装置、磁気テープ装置を
複数のパーソナルコンピュータ（以下、パソコンという
）で共有することが行われている。

この場合、これら複数のパソコン、ハードディスク装置
、磁気テープ装置は共通信号線で接続される。かかる場
合において、複数のパソコンのうち、例えば成る１台の
パソコンが任意又は事故により電源オフの状態とされた
場合においても、他のパソコンと、ハードディスク装置
、磁気テープ装置との間においては、正常な信号伝送が
実行できることが必要とされる。このためには、従来、
パソコン等に使用されている出力回路に改良を加えるこ
とが必要となる。

また、Ｉ　Ｓ　Ｄ　Ｎ　（ｉｎｔｅｇｒａｔｅｄ　５ｅ
ｒｖｉｃｅｓ　ｄｉｇｉｔａｌｎｅｔｗｏｒｋ）におい
ては、その基本インタフェースの配線構成としてポイン
ト−ポイント配線構成（相互接続回路上でただ一つの送
信部と、ただ一つの受信部とが相互に接続される構成〉
のほか、ポイント−マルチポイント配線構成（相互接続
回路上で同一の受信部に対して二つ以上の送信部を接続
する構成や、同一の送信部に対して二つ以上の受信部を
接続する構成）がサービスされている。かかるポイント
−マルチポイント配線構成においても、いずれかの装置
が任意又は事故によって電源オフの状態とされる場合が
あるが、かかる場合においても、他の装置間においては
、正常な信号伝送を実行できることが必要とされる。こ
のためには、回線とのインタフェース出力回路に改良を
加える必要がある。

［従来の技術］ 従来、ＬＳＩ内部に保護回路と共に形式された出力回路
として第６図に示すようなものが提案されている。

この第６図において、１は９ＭＯ８ＦＥＴ、２はｎＭｏ
３　　ＦＥＴであり、ｐＭＯｓ　　ＦＥＴ１は、そのソ
ースを正の電源電圧ＶＤＤが供給される電源線３に接続
され、そのドレインをｎＭｏ　５ＦＥＴ２のドレインに
接続されている。ｎＭｏ３ＦＥＴ２は、そのソースを接
地されている。また、ｐＭＯｓ　　ＦＥＴＩのドレイン
とｎＭｏ３　　ＦＥＴ２のドレインとの接続中点は、出
力端子４に接続されている。

なお、９ＭＯ３ＦＥＴＩのゲートには出力制御信号Ｓ。

が供給され、ｎＭｏ３　　ＦＥＴ２のゲートには出力制
御信号Ｓｏ゛が供給される。ここで、例えば、ｓ、＝ｓ
ｏ’＝ｖＤＤであれば、出力端子４にはＯ［Ｖ］が出力
され、５ｏ＝Ｓ、’＝Ｏ［Ｖ］であれば、出力端子４に
はＶｏｏ［Ｖ］が出力され、５ｏ−Ｖｎｏ、Ｓｏ’＝Ｏ
［Ｖ］であれば、出力端子４は高インピーダンス状態と
なる。

また、５及び６は保護用のダイオードであって、ダイオ
ード５は、そのカソードを電源線３に接続され、そのア
ノードを出力端子４に接続されている。また、ダイオー
ド６は、そのカソードを出力端子４に接続され、そのア
ノードを接地されている。

かかる保護用のダイオード５及び６は、出力回路の電源
をオンとされている状態において、出力端子４に電源電
圧ｖＤＤの範囲をこえた電圧、例えば、静電気による電
圧、落雷による電圧が印加された場合に、９ＭＯ３ＦＥ
ＴＩ及びｎＭｏ８ＦＥＴ２に過大な電流が流れないよう
に電流を分流し、これら９ＭＯ３ＦＥＴＩ及びｎＭｏ８
ＦＥＴ２の保護を図るものである。

ところで、近年、上述したように、ハードディスク装置
や、磁気テープ装置を複数のパソコンで共有することが
行われている。この場合、これら複数のパソコン、ハー
ドディスク装置、磁気テープ装置は、共通信号線で接続
される。第７図は。

かかるコンビ、ヱータシステムの一例を示す回路図であ
り、図中、７及び８はパソコン、９はハードディスク装
置、１０は磁気テープ装置、１１は共通信号線である。

ここで仮に、第６図従来例の出力回路をパソコン７及び
８、ハードディスク装置９、磁気テープ装置１０に使用
した場合を考える。なお、第７図において、１２は第６
図従来例の出力回路、１３は入力回路、１４は入出力端
子を示している。

かかるコンピュータシステムにおいて、全装置動作中に
パソコン７の電源をオフにすると、パソコン７の出力回
路１２の電源線３の電圧はＯ［Ｖ］となってしまう。こ
のため、例えばパソコン８からハードディスク装Ｗ９や
磁気テープ装置１０に対して信号が伝送されたとしても
、その信号Ｓ８は、−点鎖線１５で示すように、パソコ
ン７の出力回路１２の保護用ダイオード５を介して電源
線３に流れ込んでしまい、パソコン８とハードディスク
装置９や磁気テープ装置１０との間では信号の伝送がで
きなくなってしまう、つまり、従来の出力回路１２を使
用する場合には、パソコン等の小型化を図ることが可能
となるが、上述のようなコンピュータシステム等では、
信号の伝送ができなくなる場合が土じてしまう。

そこで従来、かかる不都合を解消する手段として、パソ
コン７について代表して示すと、第８図に示すように、
入出力端子１４と共通信号線１１との間に、リレー１６
を配置し、電源オン時は、リレー１６のメーク接点１７
をショートにして、入出力端子１４と共通信号線１１を
接続し、電源オフ時には、メータ接点１７をオーブンに
して、出力端子１４と共通接続＆１１１との接続を遮断
するようにすることが提案されている。なお、１８はリ
レー１６の巻線である。

このように、リレー１６を使用する場合には、リレー１
６は電気的に短絡、開放を制御できることから、パソコ
ン７の電源オフ時、パソコン８からハードディスク装置
ｔ！９や磁気テープ装置１０に対して信号Ｓ８が伝送さ
れた場合、この信号Ｓ８がパソコン７に流れ込むことを
防止することができる。したがって、パソコン８と、ハ
ードディスク装Ｗ９や磁気テープ装置１０との間では、
正常な信号の伝送を行うことができる。

［発明が解決しようとする課題〕 しかしながら、第８図例のように、リレー１６を使用す
る場合には、消費電力の増加、部品点数、重量、容積の
増加、コストアップという不都合を招いてしまう、この
ことは、小型化が進んでいるパソコンやその周辺機器に
使用する場合に顕著に現れる。

本発明は、かかる点に鑑み、リレーを使用しなくとも、
小型で、かつ、電源オフ時に、他の装置間の信号伝送に
影響を与えないようにした出力回路を提供することを目
的とする。

［課題を解決するための手段］ 本発明の出力回路は、一方の被制御領域を最終段回路部
の信号出力端に電気的に接続され、他方の被制御領域を
出力端子に電気的に接続された半導体スイッチ素子と、
該半導体スイッチ素子の他方の被制御領域に該他方の被
制御領域と同導電型の領域が電気的に接続され、前記他
方の被制御領域と反対導電型の領域を、逆バイアスの関
係となるように、一方又は他方の電源に電気的に接続さ
れた半導体整流素子とを設けて構成される。

なお、本発明の出力回路は同一の半導体基板に一体とし
て構成することができるし、また、半導体スイッチ素子
及び半導体整流素子を単一の部品として構成することも
できる。また、半導体スイッチ素子はＭＯＳ　　ＦＥＴ
やバイポーラトランジスタ等で構成することができる。

また、半導体整流素子はＭＯＳダイオードやｐｎ接合ダ
イオード等で構成することができる。

［作用］ 本発明においては、半導体整流素子は、半導体スイッチ
素子の他方の被制御領域に、この他方の被制御領域と同
導電型の領域を電気的に接続されているので、電源オフ
時、半導体スイッチ素子及び半導体整流素子は、一方の
極性の信号に対しては高インピーダンスとなる。したが
って、出力端子に一方の極性の信号が印加されたとして
も、内部には流れ込まない。なお、本発明においては、
半導体整流素子の極性によって決定される極性の信号が
伝送信号として使用されることになる。

また、出力端子に電源電圧の範囲を越える大きな電圧が
印加されたときは、半導体整流素子が、導通又はブレー
クダウンするので、内部の回路は保護される。

［実施例］ 以下、第１図ないし第５図を参照して、本発明の各種実
施例につき説明するが、本発明は、これら実施例に限定
されるものではない、なお、これら第１図ないし第５図
において、第６、図ないし第８図に対応する部分には同
一符号を付し、その重複説明は省略する。

第」」Ｌ１倒− 第１図は本発明の第１実施例を示す回路図である。

本実施例の出力回路は、ｐＭＯｓ　　ＦＥＴ１、ｎＭＯ
ｓ　　ＦＥＴ２のほか、半導体スイッチ素子をなすｎＭ
Ｏｓ　　ＦＥＴ１９、半導体整流素子をなすｐｎ接合ダ
イオード２０を設けて構成されている。

ここに、９ＭＯ８ＦＥＴＩは、そのソースを電源線３に
接続され、そのドレインをｎＭＯｓＦＥＴ２のドレイン
に接続されている。ｎＭＯ３ＦＥＴ２は、そのソースを
接地されている。また、ｐＭＯｓ　　ＦＥＴＩのドレイ
ンとｎＭＯｓ　　ＦＥＴ２のドレインとの接続中点はｎ
ＭＯｓ　　ＦＥＴ１９のドレインに接続されている。

また、ｎＭＯｓ　　ＦＥＴ１９のソースは、出力端子４
及びｐｎ接合ダイオード２０のカソードに接続され、ｐ
ｎ接合ダイオード２０のアノードは接地されている。

また、ｎＭＯｓ　　ＦＥＴ１９は、電源オン時、そのゲ
ートに正の電圧Ｖｅ”［Ｖ］が供給されて、オン状態と
される。他方、電源オフ時には、そのゲート電圧をＯ［
：Ｖ］とされて、オフ状態とされる。このような動作は
、例えばｎＭＯｓ　　ＦＥＴ１９のゲートがＬＳＩ内部
の回路に接続されているような場合である。

かかる第１実施例においては、電源オン時、ｎＭＯｓ　
　ＦＥＴ１９がオン状態とされるので、出力制御信号Ｓ
。又はＳ。゛に制御された信号の送出を行うことができ
る。

また、電源オフ時には、ｎＭＯｓ　　ＦＥＴ１９がオフ
状態とされる。ここに、ｎＭＯｓ　　ＦＥＴ１９及びｐ
ｎ接合ダイオード２０は正の信号に対して高インピーダ
ンスになる。このため、他の装置から正の信号が出力端
子４に印加された場合であっても、この信号がこの出力
回路の電源線３に流れ込んでしまうということはない。

したがって、本実施例の出力回路を、例えば、第７図例
に示すコンピュータシステムを構成する装置に使用する
場合には、前例のようにパソコン７の電源をオフとした
場合であっても、パソコン８と、ハードディスク装置９
及び磁気テープ装置１０との信号伝送になんら影響を与
えない。

このように、本実施例によれば、リレーを使用すること
なく、ＬＳＩ内部に形成できるような小型にして、電源
オフ時における他の装置間の信号伝送をスムースに行わ
せることができる出力回路を得ることができる。しかも
、本実施例の出力回路は、リレーを使用する場合のよう
には、消費電力の増加、コストアップを招かないという
利点も有している。

また、本実施例においては、出力端子４に正の高電圧が
印加された場合には、ｐｎ接合ダイオード２０がブレー
クダウンし、また、出力端子４に負の高電圧が印加され
た場合には、ｐｎ接合ダイオード２０がオン状態となる
ように構成して内部回路に過電流が流れることを防止し
ている。

第１」拳υ４ 第２図は本発明の第２実施例を示す回路図である。

本実施例の出力回路は、９ＭＯ８ＦＥＴＩ、ｎＭＯ３Ｆ
ＥＴ２、ｐｎ接合ダイオード２０のほか、半導体スイッ
チ素子として９ＭＯ８ＦＥＴ２１を設けて構成されてい
る。

ここに、ｐＭＯｓ　　ＦＥＴＩは、そのソースを接地さ
れ、そのドレインをｎＭＯ３ＦＥＴ２のドレインに接続
されている。ｎＭＯ３ＦＥＴ２は、そのソースを負の電
源電圧Ｖｓｓが供給される電源線２２に接続されている
。また、ｐＭＯ３ＦＥＴＩのドレインとｎＭＯ３ＦＥＴ
２のドレインとの接続中点はｐＭＯｓ　　ＦＥＴ２１の
ドレインに接続されている。

９ＭＯ３ＦＥＴ２１のソースは、出力端子４及びｐｎ接
合ダイオード２０のアノードに接続され、ｐｎ接合ダイ
オード２０のカソードは接地されている。

また、ｐＭＯｓ　　ＦＥＴ２１は、電源オン時、そのゲ
ートに負の電圧Ｖ。−［Ｖ］が供給されて、オン状態と
され、出力制御信号Ｓ、及びＳＯ′に制御された信号の
送出を行うことができる。他方、電源オフ時には、その
ゲート電圧をＯ［Ｖ］とされてオフ状態とされる。

かかる第２実施例においては、伝送信号が負の信号の場
合において、第１実施例と同様の作用効果を得ることが
できる。

第」」○む通 第３図Ａは本発明の第３実施例を示す回路図である。

本実施例は、第３図Ｂに示すように、トランス２３を介
して共通信号線１１Ａ及びＩＩＢに接続されるように成
された装置の出力回路に適用されて好適な例である。

第３図Ｂにおいて、２４はｌ５ＤＮにおいて使用される
Ｄ　Ｓ　Ｕ　（ｄｉｇｉｔａｌ　５ｅｒｖｉｃｅ　ｕｎ
ｉｔ）　、２５は電話機、２６はファクシミリ装置、２
７はパソコンである。かかるシステムにおいては、ＤＳ
Ｕ２４の出力端子２４Ａは、共通信号線１１Ａを介して
電話機２５の入力端子２５Ｂ、ファクシミリ装置２６の
入力端子２６Ｂ、パソコン２７の入力端子２７Ｂに接続
される。また、電話機２５の出力端子２５Ａ、ファクシ
ミリ装置２６の出力端子２６Ａ及びパソコン２７の出力
端子２７Ａは共通信号線１１Ｂを介してＤＳＵ２４の入
力端子２４Ｂに接続される。なお、トランス２３を使用
する理由は、かかるシステムにおいては、ＤＳＵ２４、
電話機２５、ファクシミリ装置２６及びパソコン２７を
共通アース線で接続することができない場合があるから
である。

さて、本実施例の出力回路は、ＶＤＤとＧＮＤとの電位
差間で動作するものであり、第３図Ａに示すように、９
ＭＯ３ＦＥＴＩＡ、１Ｂ、２１Ａ、２１Ｂ、ｎＭＯ３Ｆ
ＥＴ２Ａ、２Ｂ及びｐｎ接合ダイオード２ＯＡ、２０Ｂ
を設けて構成されている。

ここに、９ＭＯ３ＦＥＴＩＡは、そのソースを電源線３
に接続され、そのドレインをｎＭＯ８ＦＥＴ２Ａのドレ
インに接続されている。ｎＭ。

Ｓ　　ＦＥＴ２Ａは、そのソースを接地されている。

また、ｐＭＯｓ　　ＦＥＴＩＡのドレインと、ｎＭＯ９
ＦＥＴ２Ａのドレインとの接続中点は、９ＭＯ３ＦＥＴ
２１Ａのドレインに接続されている。

また、９ＭＯ８ＦＥＴ２１Ａのソースは出力端子４Ａ及
びｐｎ接合ダイオード２ＯＡのアノードに接続され、ｐ
ｎ接合ダイオード２ＯＡのカソードは電源線３に接続さ
れている。

なお、９ＭＯ３ＦＥＴＩＡのゲートには出力制御信号Ｓ
ｏが供給され、ｎＭＯ８ＦＥＴ２Ａのゲートには出力制
御信号Ｓｏ゛が供給される。

また、ｐＭＯｓ　　ＦＥＴＩＢは、そのソースを電源線
３に接続され、そのドレインをｎＭＯｓＦＥ７２Ｂのド
レインに接続されている。ｎＭ○Ｓ　　ＦＥＴ２Ｂは、
そのソースを接地されている。

また、ｐＭＯｓ　　ＦＥＴＩＢのドレインと、ｎＭＯ３
ＦＥＴ２Ｂのトレインとの接続中点は、ｐＭＯＳ　　Ｆ
ＥＴ２１Ｂのドレインに接続されている。

また、９ＭＯ８ＦＥＴ２１Ｂのソースは、出刃端子４Ｂ
及びｐｎ接合ダイオード２０Ｂのアノードに接続され、
ｐｎ接合ダイオード２０Ｂのカソードは電源線３に接続
されている。

なお、９ＭＯ３ＦＥＴＩＢのゲートには出力制御信号Ｓ
。が供給され、ｎＭＯｓ　　ＦＥ７２Ｂのゲートには出
力制御信号Ｓｏ°が供給される。

また、９ＭＯ８ＦＥＴ２１Ａのゲートと、９ＭＯ３ＦＥ
Ｔ２１Ｂのゲートは接続され、その接続中点は接地され
ている。これら９ＭＯ３ＦＥＴ２１Ａ及び２１Ｂは、電
源オン時、トランス２３を介して信号の送出によりオン
状態となる。

また、電源オフ時、ＬＳＩ内部の回路及び出力回路は、
ＧＮＤレベルになり、９ＭＯ３ＦＥＴ２１Ａ及び２１Ｂ
はオフ状態となって高インピーダンスとなる。このとき
、共通信号線１１Ａ及び１１Ｂを介して他の装置からの
信号が、トランス２３に印加され、例えば、矢印Ｘ１に
示すような方向に起電力Ｅ１が生じた場合を考える。こ
の場合、各装置は共通アース線で接続されておらず、ダ
イオード２ＯＡ、２０Ｂがあるので、電源線３がＯ［Ｖ
］になったとしても、起電力Ｅ！に対して電源線３を含
むようにして閉回路が形成されるということはなく、し
たがって、起電力Ｅ１よる電流が電源線３に流れ込むと
いうことはない。つまり、具体的には、出力端子４Ｂ、
ダイオード２０Ｂ、２ＯＡ、出力端子４Ａを介する閉回
路が考えられるが、ｐｎ接合ダイオード２ＯＡは起電力
Ｅ１に対して逆方向になるので、破線Ｙ１で示すような
電流が流れることもない、また、ｐＭ。

Ｓ　　ＦＥＴ２１Ａは起電力Ｅｌに対して高インピーダ
ンスになり、この９ＭＯ３ＦＥＴ２１Ａに電流が流れる
ことはないが、９ＭＯ８ＦＥＴ２１Ｂは起電力Ｅ、に対
して低インピーダンスになる。しかしながら、上述した
ように、各装置は共通アース線で接続されていないので
、起電力Ｅ。

に対して９ＭＯ３ＦＥＴ２１Ｂを含む閉回路は形成され
ない、したがって、起電力Ｅ１による電流は流れない。

また、矢印Ｘ２に示す方向に起電力Ｅ２が生じた場合に
はｐｎ接合ダイオード２０Ｂ及びｐＭ。

Ｓ　　ＦＥＴ２１Ｂが高インピーダンスになる。また、
電源線３又は９ＭＯ９ＦＥＴ２１Ａを含む閉回路も形成
されないので、起電力Ｅ２による電流も流れない。

したがって、電源オフ時、他の装置が送出した信号がこ
の出力回路に流れ込むことはない。

したがって、この第３実施例においても、第１実施例と
同様の効果を得ることができる。

策１」○むＩ 第４図は本発明の第４実施例を示す回路図であり、本実
施例は、多電源系の出力回路に本発明を適用した場合で
ある。

かかる第４図において、２８は半導体スイッチ素子をな
すｎＭＯｓ　　ＦＥＴ、２９及び３０は半導体整流素子
をなすｐｎ接合ダイオード、３１は内部回路、３２は例
えばロジック回路に正の電源電圧ＶＤｏ１を供給するた
めの電源線、３３は電源線３２に対応するアース線、３
４はアナログ回路に正の電源電圧Ｖｏｆ１２を供給する
ための電源線、３５は電源線３４に対応するアース線で
ある。

ここに、ｎＭＯｓ　　ＦＥＴ２８は、電源オン時、その
ゲートに正の電圧Ｖｏ”［Ｖ］が供給されて、オン状態
とされる。他方、電源オフ時には、そのゲート電圧をＯ
［Ｖ］とされてオフ状態とされる。

なお、破線で示すように、例えば、ｎＭＯ８ＦＥＴ３６
を接続し、半導体スイッチ素子をなすｎＭＯｓ　　ＦＥ
Ｔを複数化することもできる。

策至」００生 第５図は本発明の第５実施例を示す回路図であり、本実
施例は、第４実施例と同様、多電源系の出力回路に本発
明を適用した場合である。

かかる第５図において、３７は半導体スイッチ素子をな
す９ＭＯ３ＦＥＴ、３８及び３９は半導体整流素子をな
すｐｎ接合ダイオード、４ｏは内部回路、４１は例えば
ロジック回路に負の電源電圧Ｖｓｓｓを供給するための
電源線、４２は電源線４１に対応するアース線、４３は
例えばアナログ回路に負の電源電圧ｖ　ｓｓ２を供給す
るための電源線、４４は電源線４３に対応するアース線
である。

ここに、９ＭＯ３ＦＥＴ３７は、電源オン時、そのゲー
トに負の電圧ＶＧ−［Ｖ］が供給されて、オン状態とさ
れる。他方、電源オフ時には、そのゲート電圧をＯ［Ｖ
］とされてオフ状態とされる。

なお、破線で示すように、例えば、ｐＭＯｓＦＥＴ４５
を接続し、半導体スイッチ素子をなす９ＭＯ３ＦＥＴを
複数化することもできる。

［発明の効果］ 本発明によれば、以下のような効果を得ることができる
。

請求項１の出力回路によれば、電源オフ時、他の装置間
の信号伝送になんら影響を与えない、しかも、リレーを
使用する場合のようには、消費電力の増加、コストアッ
プを招かない。

請求項２の出力回路によれば、請求項１の出力回路の場
合と同様の効果を得ることができるほか、同一半導体基
板に一体として構成されるので、外付は部品を必要とせ
ず、重量、容積の増加を招かないという格別の効果があ
る。

請求項３の出力回路によれば、請求項１の出力口路の場
合と同様の効果を得ることができるほか、半導体スイッ
チ素子をＭＯＳ　　ＦＥＴで構成しているので、バイポ
ーラトランジスタで構成する場合に比較して、伝送すべ
き信号の振幅を自由に設定することができるという格別
の効果がある。

請求項４の出力回路によれば、請求項１の出力回路の場
合と同様の効果を得ることができるほか、半導体整流素
子をｐｎ接合ダイオードで構成しているので、導通及び
ブレークダウン時に大きな電流を流すことができる。し
たがって、半導体整流素子をＭＯＳダイオードで構成す
る場合に比較して、静電気や落雷による保護を厚くする
ことができるという格別の効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図Ａは本発明の第
３実施例を示す回路図、第３図Ｂは本発明の第３実施例
を使用して好適な装置からなるシステムの一例を示す回
路図、第４図は本発明の第４実施例を示す回路図、第５
図は本発明の第５実施例を示す回路図、第６図は従来の
出力回路の一例を示す回路図、第７図は複数の装置を共
通信号線で接続してなるコンピュータシステムの一例を
示す回路図、第８図は第７図例のパソコンの出力回路に
リレーを付設した場合を示す回路図である。 ４・・・出力端子 １１・・・共通信号線 第工実施例 第１図 第２実施例 第２図 第３実施例 第３図Ａ 第３実施例を使用して好適な装置からなるシステムの一
例第３図Ｂ 第４実施例 第４図 第５実施例 第５図 従来の出力回路の一例 第６図 コンピュータシステムの一例 第７図 パソコンの出力回路にリレーを付設した例第８図

Claims (1)

1. 【特許請求の範囲】 １、一方の被制御領域を最終段回路部の信号出力端に電
   気的に接続され、他方の被制御領域を出力端子に電気的
   に接続された半導体スイッチ素子と、 該半導体スイッチ素子の他方の被制御領域に該他方の被
   制御領域と同導電型の領域が電気的に接続され、前記他
   方の被制御領域と反対導電型の領域を、逆バイアスの関
   係となるように、一方又は他方の電源に電気的に接続さ
   れた半導体整流素子とを 具備してなることを特徴とする出力回路。 ２、同一半導体基板に一体として構成されていることを
   特徴とする請求項１記載の出力回路。 ３、前記半導体スイッチ素子は絶縁ゲート型電界効果ト
   ランジスタで構成されていることを特徴とする請求項１
   記載の出力回路。 ４、前記半導体整流素子はｐｎ接合ダイオードで構成さ
   れていることを特徴とする請求項１記載の出力回路。