JPH0228348A - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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- JPH0228348A JPH0228348A JP63143162A JP14316288A JPH0228348A JP H0228348 A JPH0228348 A JP H0228348A JP 63143162 A JP63143162 A JP 63143162A JP 14316288 A JP14316288 A JP 14316288A JP H0228348 A JPH0228348 A JP H0228348A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000872 buffer Substances 0.000 claims abstract description 10
- 230000004941 influx Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイ等のマスタスライス型の半導体集
積回路に関し、特にＣＭＯ３（相補型ＭＯ８）構造の半
導体集積回路に関する。
積回路に関し、特にＣＭＯ３（相補型ＭＯ８）構造の半
導体集積回路に関する。
一般に、ＣＭＯ３型の半導体集積回路では、ＥＳ Ｄ
（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ
：静電劣化）の対策のために、第５図（ａ）に示すよ
うに、入力パッド１と内部回路を繋ぐ人力ライン２に、
夫々Ｖｎｏ＋ Ｖｓｓニ接続サレすダイ１−−Ｆ３Ａ
、５Ａで構成した入力保護回路を構成している。この場
合、端子部がＩ１０端子として構成され、配線の切換え
のみで入力端子にも出力端子にもなるマスタースライス
型半導体集積回路では、その端子部を入力端子とする場
合には、出力バッファとして用意されているＭＯＳを利
用することが行われている。
（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ
：静電劣化）の対策のために、第５図（ａ）に示すよ
うに、入力パッド１と内部回路を繋ぐ人力ライン２に、
夫々Ｖｎｏ＋ Ｖｓｓニ接続サレすダイ１−−Ｆ３Ａ
、５Ａで構成した入力保護回路を構成している。この場
合、端子部がＩ１０端子として構成され、配線の切換え
のみで入力端子にも出力端子にもなるマスタースライス
型半導体集積回路では、その端子部を入力端子とする場
合には、出力バッファとして用意されているＭＯＳを利
用することが行われている。
例えば、第５図（ｂ）に示すように、Ｐ型半導体基板１
１に形成したＮチャネルＭＯ３と、Ｎウェル１２に形成
したＰチャネルＭＯ３は本来出力バッファ用として構成
されているが、これを入力保護回路として用いる場合に
は、各ＭＯ３のソース・ドレイン領域、コンタクト領域
でダイオードを構成している。
１に形成したＮチャネルＭＯ３と、Ｎウェル１２に形成
したＰチャネルＭＯ３は本来出力バッファ用として構成
されているが、これを入力保護回路として用いる場合に
は、各ＭＯ３のソース・ドレイン領域、コンタクト領域
でダイオードを構成している。
即ち、この例ではＰチャネルＭＯ３におけるＰ型ソース
・ドレイン領域１３とＮ型領域１４とでダイオード３Ａ
を形成してこれを入力ライン２とＶＯＯとの間に接続し
、またＮチャネルＭＯＳにおけるＮ型ソース・ドレイン
領域１６とＰ壁領域１７とでダイオード５Ａを形成して
これを入力ラインとＶＳＳとの間に接続している。なお
、１５．１８は夫々のゲートである。
・ドレイン領域１３とＮ型領域１４とでダイオード３Ａ
を形成してこれを入力ライン２とＶＯＯとの間に接続し
、またＮチャネルＭＯＳにおけるＮ型ソース・ドレイン
領域１６とＰ壁領域１７とでダイオード５Ａを形成して
これを入力ラインとＶＳＳとの間に接続している。なお
、１５．１８は夫々のゲートである。
上述した従来の半導体集積回路では、入力振幅が電源Ｖ
ＩＩＤの電位と同じかそれ以下の場合には問題がないが
、ｖｏよりも太き（なると、ダイオード３Ａを通して■
。に電流が流れ込み、大振幅信号を受けた半導体集積回
路が正常動作しなくなるおそれがある。
ＩＩＤの電位と同じかそれ以下の場合には問題がないが
、ｖｏよりも太き（なると、ダイオード３Ａを通して■
。に電流が流れ込み、大振幅信号を受けた半導体集積回
路が正常動作しなくなるおそれがある。
これを防止するためには、Ｖｏに繋がるダイオードを除
去してダイオード５Ａのみで構成すればよいが、これで
は本来の目的であるＥＳＤに対する効果が低減されてし
まう。
去してダイオード５Ａのみで構成すればよいが、これで
は本来の目的であるＥＳＤに対する効果が低減されてし
まう。
本発明はＥＳＤ対策を実現するとともに、上述した大振
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
本発明のマスタースライス型半導体集積回路は、出力バ
ッファとしてのＭＯＳを、独立したウェル内に夫々形成
した１／２ゲート幅の２つのＭＯＳとして構成しており
、これら２つのＭＯＳで夫々構成したダイオードを入力
ラインと電源との間に逆極性で直列接続して入力保護回
路を形成するように構成している。
ッファとしてのＭＯＳを、独立したウェル内に夫々形成
した１／２ゲート幅の２つのＭＯＳとして構成しており
、これら２つのＭＯＳで夫々構成したダイオードを入力
ラインと電源との間に逆極性で直列接続して入力保護回
路を形成するように構成している。
上述した構成では、夫々独立したＭＯＳで構成した２つ
のダイオードを、入力ラインと電源との間に逆極性に直
列接続することにより、ＥＳＤ対策を行い、かつ入力信
号の振幅が電源電圧よりも大きくなったときの流れ込み
を防止する。
のダイオードを、入力ラインと電源との間に逆極性に直
列接続することにより、ＥＳＤ対策を行い、かつ入力信
号の振幅が電源電圧よりも大きくなったときの流れ込み
を防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示しており、同図（ａ）は
人力保護回路の回路図、同図（ｂ）は模式的な断面図で
ある。
人力保護回路の回路図、同図（ｂ）は模式的な断面図で
ある。
第１図（ａ）のように、入力パッド１と図外の内部回路
に繋がる入力ライン２には、ダイオード３と４を互いに
逆極性で直列接続して■、との間に接続している。ここ
ではダイオード３．４の各アノードを対向させて接続し
、各カソードを夫々入力ライン２とｖＤＤに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とＶＳＳとの間に接続している。
に繋がる入力ライン２には、ダイオード３と４を互いに
逆極性で直列接続して■、との間に接続している。ここ
ではダイオード３．４の各アノードを対向させて接続し
、各カソードを夫々入力ライン２とｖＤＤに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とＶＳＳとの間に接続している。
ここで、前記ダイオード３，４．５は、第１図（ｂ）の
ように、出力バッファ用のＰチャネルＭＯ３とＮチャネ
ルＭＯＳを利用して構成している。
ように、出力バッファ用のＰチャネルＭＯ３とＮチャネ
ルＭＯＳを利用して構成している。
即ち、Ｐ型半導体基板１１にはＮウェル１２Ａ。
１２Ｂを形成し、これにＰ型ソース・ドレイン領域１３
Ａ、１３ＢとＮ型コンタクト領域１４Ａ。
Ａ、１３ＢとＮ型コンタクト領域１４Ａ。
１４Ｂで各ＰチャネルＭＯ３を構成している。この場合
、各ＰチャネルＭＯ５のゲート幅は、本来必要とされる
ゲート幅の１／２に設定しており、したがって２つのＰ
チャネルＭＯ５を形成してもその占有面積は従来のＭＯ
Ｓと略同じにできる。
、各ＰチャネルＭＯ５のゲート幅は、本来必要とされる
ゲート幅の１／２に設定しており、したがって２つのＰ
チャネルＭＯ５を形成してもその占有面積は従来のＭＯ
Ｓと略同じにできる。
そして、一方のＰチャネルＭＯ３のソース・ドレイン１
３Ａを接続し、これを他方のＰチャネルＭＯ３のソース
・ドレイン１３Ｂに接続する。また、一方のＭＯＳのコ
ンタクト領域１４Ａを両方のＭＯＳのゲート１５Ａ、１
５Ｂに接続し、これをＶＤｔｌに接続する。更に、他方
のＭＯＳのコンタクト領域１４Ｂを入力ライン２に接続
する。これにより、夫々アノードを対向して逆極性で接
続したダイオード３，４の構成を得ることができる。
３Ａを接続し、これを他方のＰチャネルＭＯ３のソース
・ドレイン１３Ｂに接続する。また、一方のＭＯＳのコ
ンタクト領域１４Ａを両方のＭＯＳのゲート１５Ａ、１
５Ｂに接続し、これをＶＤｔｌに接続する。更に、他方
のＭＯＳのコンタクト領域１４Ｂを入力ライン２に接続
する。これにより、夫々アノードを対向して逆極性で接
続したダイオード３，４の構成を得ることができる。
一方、Ｐ型半導体基板１１に形成したＮチャネルＭＯＳ
のＮ型ソース・ドレイン領域１６を入力ライン２に接続
し、Ｐ型コンタクト領域１７とゲート１８とをＶＳＳに
接続しダイオード５を構成している。
のＮ型ソース・ドレイン領域１６を入力ライン２に接続
し、Ｐ型コンタクト領域１７とゲート１８とをＶＳＳに
接続しダイオード５を構成している。
この構成によれば、入力ラインとＶＩＩＯ及びＶＳＳの
間に夫々接続したダイオード３，４及びダイオード５の
作用により、これまでと同様にＥＳＤを低減することが
できる。また、このときダイオード３．４はアノードを
対向させて直列接続しているので、Ｖｔ１１１よりも大
振幅の信号が入力された場合でも、ダイオード４０作用
によってＶＤｔｌ側へ流れ込むことが防止でき、半導体
集積回路の正常な動作を確保できる。これにより、半導
体集積回路の電源電圧ｖＤＤを低下させることも可能に
なり、スケーリングダウン則によりチップをより高集積
化することも可能になる。
間に夫々接続したダイオード３，４及びダイオード５の
作用により、これまでと同様にＥＳＤを低減することが
できる。また、このときダイオード３．４はアノードを
対向させて直列接続しているので、Ｖｔ１１１よりも大
振幅の信号が入力された場合でも、ダイオード４０作用
によってＶＤｔｌ側へ流れ込むことが防止でき、半導体
集積回路の正常な動作を確保できる。これにより、半導
体集積回路の電源電圧ｖＤＤを低下させることも可能に
なり、スケーリングダウン則によりチップをより高集積
化することも可能になる。
特に、ここでは２つのＰチャネルＭＯ５は夫々本来のＭ
ＯＳの１７２ゲート幅に構成しているので、２つのＭＯ
Ｓを形成しても、本来のＭＯＳと路間等の占有面積で済
み、スペースの増大及びこれに伴うチップサイズの増大
をまねくこともない。また、このＭＯＳを出力用として
構成する場合には、各ＰチャネルＭＯ３を並列接続する
ことにより、通常の出力バッファとして利用することが
できる。
ＯＳの１７２ゲート幅に構成しているので、２つのＭＯ
Ｓを形成しても、本来のＭＯＳと路間等の占有面積で済
み、スペースの増大及びこれに伴うチップサイズの増大
をまねくこともない。また、このＭＯＳを出力用として
構成する場合には、各ＰチャネルＭＯ３を並列接続する
ことにより、通常の出力バッファとして利用することが
できる。
ここで、第２図に示すように、ダイオード３４．５を構
成する際には、各ＰチャネルＭＯ３やＮチャネルＭＯ３
におけるソース・ドレイン領域の一方の接続箇所を変更
してもよく、同様の効果を得ることができる。
成する際には、各ＰチャネルＭＯ３やＮチャネルＭＯ３
におけるソース・ドレイン領域の一方の接続箇所を変更
してもよく、同様の効果を得ることができる。
第３図（ａ）は本発明の他の実施例を示す回路図であり
、同図（ｂ）はその模式的断面図である。
、同図（ｂ）はその模式的断面図である。
なお、図中、第１図と同一部分には同一符号を付しであ
る。
る。
この実施例では、ダイオード３，４は夫々カソードを対
向させて接続を行っており、各ダイオード３，４のアノ
ードを夫々入力ライン２．ＶＤＤに接続している。この
ため、ＰチャネルＭＯ３では各コンタクト領域１４Ａ、
１４Ｂを相互に接続し、各ソース・ドレイン領域１３Ａ
、１３Ｂを夫々Ｖ ｏ ｏ ＋入力ライン２に接続した
構成としている。
向させて接続を行っており、各ダイオード３，４のアノ
ードを夫々入力ライン２．ＶＤＤに接続している。この
ため、ＰチャネルＭＯ３では各コンタクト領域１４Ａ、
１４Ｂを相互に接続し、各ソース・ドレイン領域１３Ａ
、１３Ｂを夫々Ｖ ｏ ｏ ＋入力ライン２に接続した
構成としている。
ＮチャネルＭＯ３は第１図（ｂ）の場合と同じである。
なお、この構成においても、２つのＰチャネルＭＯ３の
夫々のゲート幅は、本来のゲート幅の１／２に設定して
いる。
夫々のゲート幅は、本来のゲート幅の１／２に設定して
いる。
この構成によっても、前記実施例と同じ効果を得ること
ができる。
ができる。
また、第３図（ｂ）の構成では、第４図に示すように各
ＭＯＳのソース・ドレイン領域の一方の配線を変更する
こともできる。
ＭＯＳのソース・ドレイン領域の一方の配線を変更する
こともできる。
以上説明したように本発明は、出力バッファとしての１
７２ゲート幅の２つのＭＯＳを用いて構成した２つのダ
イオードを、人力ラインと電源との間に逆極性に直列接
続して入力保護回路を形成しているので、チップサイズ
を大きくすることなくＥＳＤ対策を行うことができる。
７２ゲート幅の２つのＭＯＳを用いて構成した２つのダ
イオードを、人力ラインと電源との間に逆極性に直列接
続して入力保護回路を形成しているので、チップサイズ
を大きくすることなくＥＳＤ対策を行うことができる。
また、２つのダイオードにより、入力信号の振幅が電源
電圧よりも大きくなったときの流れ込みを防止して半導
体集積回路の正常な動作を確保することができ、かつス
ケーリングダウン則によりチップの高集積化を図ること
ができる効果もある。
電圧よりも大きくなったときの流れ込みを防止して半導
体集積回路の正常な動作を確保することができ、かつス
ケーリングダウン則によりチップの高集積化を図ること
ができる効果もある。
第１図は本発明の一実施例を示し、同図（ａ）は入力保
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は第１図（ｂ）の変形例の模式的な断面図、第３図
は本発明の他の実施例を示し、同図（ａ）は入力保護回
路の回路図、同図（ｂ）はその模式的な断面図、第４図
は第３図（ｂ）の変形例の模式的な断面図、第５図は従
来の一例を示し、同図（ａ）は入力保護回路の回路図、
同図（ｂ）はその模式的な断面図である。 ｌ・・・入力パッド、２・・・入力ライン、３，４．５
・・・ダイオード、３Ａ、５Ａ・・・ダイオード、１１
・・・Ｐ型半導体基板、１２．１２Ａ、１２Ｂ・・・Ｎ
ウェル、１３．１３Ａ、１３Ｂ・・・Ｐ型ソース・ドレ
イン領域、１４．１４Ａ、１４Ｂ・・・Ｎ型コンタクト
領域、１５．１５Ａ、１５Ｂ・・・ゲート、１６・・・
Ｎ型ソース・ドレイン領域、１７・・・Ｐ型コンタクト
領域、１８・・・ゲート。 第 図 第２ 図 第３ 図 ＶＤ。
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は第１図（ｂ）の変形例の模式的な断面図、第３図
は本発明の他の実施例を示し、同図（ａ）は入力保護回
路の回路図、同図（ｂ）はその模式的な断面図、第４図
は第３図（ｂ）の変形例の模式的な断面図、第５図は従
来の一例を示し、同図（ａ）は入力保護回路の回路図、
同図（ｂ）はその模式的な断面図である。 ｌ・・・入力パッド、２・・・入力ライン、３，４．５
・・・ダイオード、３Ａ、５Ａ・・・ダイオード、１１
・・・Ｐ型半導体基板、１２．１２Ａ、１２Ｂ・・・Ｎ
ウェル、１３．１３Ａ、１３Ｂ・・・Ｐ型ソース・ドレ
イン領域、１４．１４Ａ、１４Ｂ・・・Ｎ型コンタクト
領域、１５．１５Ａ、１５Ｂ・・・ゲート、１６・・・
Ｎ型ソース・ドレイン領域、１７・・・Ｐ型コンタクト
領域、１８・・・ゲート。 第 図 第２ 図 第３ 図 ＶＤ。
Claims (1)
- １、任意の配線パターンにより、出力バッファとしての
ＭＯＳを設けた端子部を入力用として構成可能なマスタ
スライス型半導体集積回路において、前記出力バッファ
用のＭＯＳを、独立したウェル内に夫々形成した１／２
ゲート幅の２つのＭＯＳとして構成し、これら２つのＭ
ＯＳで夫々ダイオードを構成するとともに、これら２つ
のダイオードを入力ラインと電源との間に逆極性で直列
接続して入力保護回路を形成したことを特徴とするマス
タスライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143162A JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143162A JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228348A true JPH0228348A (ja) | 1990-01-30 |
| JP2659214B2 JP2659214B2 (ja) | 1997-09-30 |
Family
ID=15332358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143162A Expired - Fee Related JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659214B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208494B1 (en) | 1998-04-20 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge |
| US7067852B1 (en) * | 2000-09-12 | 2006-06-27 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection structure |
| WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
| US20180308835A1 (en) * | 2017-03-20 | 2018-10-25 | International Business Machines Corporation | Tight integrated vertical transistor dual diode structure for electrostatic discharge circuit protector |
-
1988
- 1988-06-10 JP JP63143162A patent/JP2659214B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208494B1 (en) | 1998-04-20 | 2001-03-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device including electrostatic protection circuit accommodating drive by plurality of power supplies and effectively removing various types of surge |
| US7067852B1 (en) * | 2000-09-12 | 2006-06-27 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection structure |
| WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
| CN106663657A (zh) * | 2014-07-25 | 2017-05-10 | 索尼半导体解决方案公司 | 静电保护器件和静电保护电路 |
| US10361183B2 (en) | 2014-07-25 | 2019-07-23 | Sony Semiconductor Solutions Corporation | Electrostatic protective device and electrostatic protective circuit |
| CN106663657B (zh) * | 2014-07-25 | 2020-09-18 | 索尼半导体解决方案公司 | 静电保护器件和静电保护电路 |
| US20180308835A1 (en) * | 2017-03-20 | 2018-10-25 | International Business Machines Corporation | Tight integrated vertical transistor dual diode structure for electrostatic discharge circuit protector |
| US10916537B2 (en) * | 2017-03-20 | 2021-02-09 | International Business Machines Corporation | Tight integrated vertical transistor dual diode structure for electrostatic discharge circuit protector |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2659214B2 (ja) | 1997-09-30 |
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Legal Events
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|---|---|---|---|
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|
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