JPH0242759A

JPH0242759A - 半導体入力保護回路

Info

Publication number: JPH0242759A
Application number: JP63192551A
Authority: JP
Inventors: Yasunori Tanaka; 康規田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-01
Filing date: 1988-08-01
Publication date: 1990-02-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は半導体入力保護回路に関するもので、特にＭＯ
Ｓ型集積回路に使用されるものである。

（従来の技術）従来、ＭＯＳ型集積回路における入力保護回路には第３
図（ａ）〜（Ｃ）に示すようなものがある。同図（ａ）
に示す入力保護回路は、パッド（Ｐａｄ）１１に入力保
護抵抗Ｒの一端が接続され、この抵抗Ｒの他端に内部ゲ
ート１２が接続されている。前記抵抗Ｒと前記内部ゲー
ト１２との接続点には、異常電流を前記内部ゲート１２
以外へ流すためのダイオードＤｌ及びＤ２がそれぞれ接
続されている。また、前記ダイオードＤ１は第１の電極
ＶＤＤに接続され、前記ダイオードＤ２は第２の電極Ｖ
ＳＳ（たとえば接地点ＧＮＤ）に接続されている。同図
（ｂ）に示す入力保護回路は、同図（ａ）に示した入力
保護回路におけるダイオードＤＢ、Ｄ２をパッド１１と
抵抗Ｒとの接続点にそれぞれ接続したものである。同図
（ｃ）に示す入力保護回路は、同図（ｂ）に示す入力保
護回路におけるダイオードＤ１．Ｄ２をＭＯＳ型トラン
ジスタＴ１．Ｔ２に置き変えたものである。なお、同図
（ａ）〜（Ｃ）における抵抗Ｒには一般にポリシリコン
抵抗や拡散抵抗が用いられている。

これらの入力保護回路では、電源電圧の印加時に異常電
流が発生しても、ダイオードＤ１゜Ｄ２やトランジスタ
Ｔｌ、Ｔ２によって、この異常電流を内部ゲート１２以
外の方向へ流すことができる。しかしながら、パッド１
１と内部ゲート１２とが常に電気的に導通した状態にあ
るため、電源電圧が印加されていない状態、すなわちＩ
Ｃの持ち運び時等においては、たとえば静電気によって
パッド１１に高電圧が印加されると、この高電圧が抵抗
Ｒを介して内部ゲート１２にそのまま加わってしまう。

その結果、前記内部ゲート１２を構成するＭＯＳ型トラ
ンジスタのゲート絶縁膜を破壊してしまう欠点がある。

さらに、パッド１１と内部ゲート１２との間にはポリシ
リコン抵抗や拡散抵抗よりなる入力保護抵抗Ｒが設けら
れるが、このような抵抗Ｒは比抵抗がかなり小さく、数
百〜数千オームの抵抗Ｒを形成するにはかなりの面積を
必要とする。このため、入力保護回路の小型化が達成で
きない欠点もある。また、同図（ａ）に示す入力保護回
路における抵抗Ｒとしてポリシリコンを使用している場
合には、このポリシリコンに異常電流が流れる際の熱の
発生により、このポリシリコンが溶断してしまうという
こともある。また、同図（ｂ）に示す入力保護回路では
異常電流が抵抗Ｒを介さずに直接ダイオードＤ、、Ｄ２
やトランジスタＴＩ　＋　Ｔ　２を流れる。よって、こ
の入力保護回路はラッチアップに対して弱いという欠点
がある。

（発明が解決しようとする課題）このように、従来の半導体入力保護回路では、電源電位
が印加されていない状態でパッドに静電気等による高電
圧が印加されると、内部ゲートを構成するＭＯＳ）ラン
ジスタが破壊を起こすという欠点がある。また、入力保
護抵抗を形成するのに大きな面積を必要とするため、入
力保護回路の小型化を達成できない欠点がある。

よって、本発明の目的は、電源電位が印加されていない
状態でも内部ゲートを構成するＭＯＳトランジスタが破
壊してしまうという心配がないとともに、小さな面積で
形成することのできる半導体入力保護回路を提供するこ
とである。

［発明の構成］（課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体入力保護回路は、パッドに
内部ゲートが接続される半導体集積回路の入力部におい
て、前記パッドと前記内部ゲートとの間をＭＯＳ型トラ
ンジスタを使ったアナログスイッチで接続したものであ
る。

なお、電源の投入により前記ＭＯＳ型トランジスタのゲ
ート電極には電源電位が印加され、アナログスイッチは
オン状態となる。

このような構成の半導体人力保護回路によれば、電源電
圧が印加されていない状態、すなわちＩＣの持ち運び時
等においては、パッドと内部ゲートとが絶縁されている
ため、内部ゲートを構成するＭＯＳ型トランジスタが破
壊を起こす心配がない。また、電源電圧の印加時にはア
ナログスイッチのオン抵抗と、このアナログスイッチに
よる寄生ダイオードとにより、なんら問題なく半導体入
力保護回路が形成される。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、ＭＯ３型集積回路における本発明の半導体入
力保護回路の断面図を示したものである。この半導体入
力保護回路は、Ｎ型サブストレート　ｌにＰウェル領域
２が形成されている。前記Ｎ型サブストレート　１の表
面領域にはＰチャネル型ＭＯ３）ランジスタＱｐ及びＮ
小型不純物領域３が形成され、前記Ｐウェル領域２の表
面領域にはＮチャネル型ＭＯ３）ランジスタＱＮ及びＰ
＋型不純物領域４が形成されている。前記Ｐチャネル型
ＭＯ３）ランジスタＱｐの一方のソース又はドレイン領
域５ａと前記Ｎチャネル型ＭＯＳ）ランジスタＱＮの一
方のソース又はドレイン領域６ａとは相互に接続され、
この接続点はパッド７に接続されている。また、前記Ｐ
チャネル型ＭｏｓトランジスタＱｐの他方のソース又は
ドレイン領域５ｂと前記Ｎチャネル型ＭＯＳトランジス
タＱＮの他方のソース又はドレイン領域６ｂとは相互に
接続され、この接続点は内部ゲート　８に接続されてい
る。

前記Ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極
９と前記Ｐ＋型不純物領域４とは相互に接続され、その
接続点は電源Ｖｓｓ　（たとえば接地点ＧＮＤ）に接続
されている。前記Ｎチャネル型ＭＯ８）ランジスタＱＮ
のゲート電極１０と前記Ｎ生型不純物領域３とは相互に
接続され、その接続点は電源ＶＤＤに接続されている。

このように、本発明の半導体入力保護回路は、パッド７
と内部ゲート８との間をｐチャネル型ＭＯＳトランジス
タＱｐ及びｎチャネル型ＭＯＳトランジスタＱＮをペア
で用いたアナログスイッチにより接続している。そして
、このアナログスイッチは電源電圧の印加時に、これら
のゲート電極に接続された電源ｖｓｓ、ｖｏｏによって
常にオン状態となるようにしである。また、電源電圧が
印加されていない状態では前記アナログスイッチが常に
オフ状態となるようにしである。さらに、前記ｐチャネ
ル型ＭＯＳトランジスタＱｐ及びｎチャネル型ＭＯＳト
ランジスタＱＮの基板、すなわちＮ型サブストレート　
ｌ及びＰウェル領域２にも、それぞれ電源ＶＤＤ及びＶ
ＳＳを接続することにより入力保護回路としてのダイオ
ードＤ。

〜Ｄ＋４を形成している。

次に、このような半導体入力保護回路の動作について第
２図（ａ）、（ｂ）を参照しながら説明する。

第２図（ａ）において、ＩＣに電源が投入されていない
状態、すなわちＩＣの持ち運び時等においては、Ｐチャ
ネル型ＭＯＳトランジスタＱｐ及びＮチャネル型ＭＯＳ
）ランジスタＱＮのゲート電極には電源電位が印加され
ない。よって、これらよりなるアナログスイッチはオフ
状態である。

これにより、パッド７と内部ゲート　８とは電気的に絶
縁された状態となっている。この時、静電気等の発生に
よりパッド７に高電圧が印加され異常電流が発生すると
、寄生ＰＮ接合ダイオードがこの異常電流に対するバイ
パスの役割をする。よって、ＩＣの待ち運び時等におい
ても、内部ゲート８を構成するＭＯＳ）ランジスタが破
壊する心配かない。

一方、ＩＣに電源が投入されるとＰチャネル型ＭＯＳｌ
−ランジスタＱｐ及びＮチャネル型ＭＯＳ）ランジスタ
ＱＮのゲート電極に電源電位か印加され、これらよりな
るアナログスイッチはオン状態となる。これにより、パ
ッド７と内部ゲート　８とは前記アナログスイッチのオ
ン抵抗ＲＯＮを介して電気的に接続された状態となって
いる。すなわち、第２図（ｂ）のような等価回路が成立
する。この時、前記パッド７からの異常電流はＰＮ接合
ダイオードＤ１１＝ＤＩ４により電源ｖＤ　Ｄ　＋　　
ＶＳ　Ｓにバイパスされる。また、入力保護抵抗と、し
て前記アナログスイッチのオン抵抗ＲｏＮを用いている
ため、ポリシリコン抵抗や拡散抵抗に比べて、非常に小
さい面積で入力保護回路を形成できる。

［発明の効果コ以上、説明したように本発明の半導体入力保護回路によ
れば、次のような効果を奏する。

ＩＣに電源が投入されていない状態、すなわちＩＣの持
ち運び時等においては電源電位がＭＯＳ型トランジスタ
のゲート電極に印加されない。これにより、前記ＭＯＳ
型トランジスタよりなるアナログスイッチはオフとなり
、パッドと内部ゲートとは絶縁される。よって、静電気
等によりパッドに高電圧が印加されても、内部ゲートを
構成するＭＯＳトランジスタが破壊する心配がない。な
お、ＩＣに電源電圧が印加された状態ではなんら問題な
く入力保護回路として使用することができる。

さらに、入力保護抵抗を小さな面積で形成することがで
き、入力保護回路の小型化を達成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体入力保護回路
について説明するための断面図、第２図（ａ）は上記第
１図に示した半導体入力保護回路の等価回路を示す図、
第２図（ｂ）はＩＣに電源電圧が印加された状態での上
記第１図に示した半導体人力保護回路の等価回路を示す
図、第３図（ａ）〜（ｃ）は従来の入力保護回路につい
て説明するための図である。 ■・・・Ｎ型サブストレート、２・・・Ｐウェル領域、
３・・・Ｎ十型不純物領域、４・・・Ｐ中型不純物領域
、５ａ、　５ｂ・Ｐ中型ソース、ドレイン領域、６ａ。６ｂ・・・Ｎ十型ソース、ドレイン領域、　７・・・パ
ッド、訃・・内部ゲート、９，１０・・・ゲート電極、
Ｑｐ・・・Ｐチャネル型ＭＯＳトランジスタ、ＱＮ・・
・Ｎチャネル型ＭＯ３）ランジスタ、Ｄ１１’＝Ｄ１４
・・・ＰＮ接合ダイオード。出願人代理人　弁理士　鈴江武彦Ｖｏ。ＤＤ

Claims

【特許請求の範囲】

パッドに内部ゲートが接続される半導体集積回路の入力
部において、前記パッドにＭＯＳ型トランジスタの一方
のソース、ドレイン領域が接続され、前記ＭＯＳ型トラ
ンジスタの他方のソース、ドレイン領域に内部ゲートが
接続され、前記ＭＯＳ型トランジスタのゲート電極に電
源が接続され、前記ＭＯＳ型トランジスタはゲート電極
に電源電圧が印加された時にオン状態となることを特徴
とする半導体入力保護回路。