JPH0242759A - 半導体入力保護回路 - Google Patents
半導体入力保護回路Info
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- JPH0242759A JPH0242759A JP63192551A JP19255188A JPH0242759A JP H0242759 A JPH0242759 A JP H0242759A JP 63192551 A JP63192551 A JP 63192551A JP 19255188 A JP19255188 A JP 19255188A JP H0242759 A JPH0242759 A JP H0242759A
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- Japan
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- mos transistor
- pad
- input protection
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- protection circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000001681 protective effect Effects 0.000 title 1
- 230000002159 abnormal effect Effects 0.000 abstract description 9
- 230000005611 electricity Effects 0.000 abstract description 5
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
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- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的コ
(産業上の利用分野)
本発明は半導体入力保護回路に関するもので、特にMO
S型集積回路に使用されるものである。
S型集積回路に使用されるものである。
(従来の技術)
従来、MOS型集積回路における入力保護回路には第3
図(a)〜(C)に示すようなものがある。同図(a)
に示す入力保護回路は、パッド(Pad)11に入力保
護抵抗Rの一端が接続され、この抵抗Rの他端に内部ゲ
ート12が接続されている。前記抵抗Rと前記内部ゲー
ト12との接続点には、異常電流を前記内部ゲート12
以外へ流すためのダイオードDl及びD2がそれぞれ接
続されている。また、前記ダイオードD1は第1の電極
VDDに接続され、前記ダイオードD2は第2の電極V
SS(たとえば接地点GND)に接続されている。同図
(b)に示す入力保護回路は、同図(a)に示した入力
保護回路におけるダイオードDB、D2をパッド11と
抵抗Rとの接続点にそれぞれ接続したものである。同図
(c)に示す入力保護回路は、同図(b)に示す入力保
護回路におけるダイオードD1.D2をMOS型トラン
ジスタT1.T2に置き変えたものである。なお、同図
(a)〜(C)における抵抗Rには一般にポリシリコン
抵抗や拡散抵抗が用いられている。
図(a)〜(C)に示すようなものがある。同図(a)
に示す入力保護回路は、パッド(Pad)11に入力保
護抵抗Rの一端が接続され、この抵抗Rの他端に内部ゲ
ート12が接続されている。前記抵抗Rと前記内部ゲー
ト12との接続点には、異常電流を前記内部ゲート12
以外へ流すためのダイオードDl及びD2がそれぞれ接
続されている。また、前記ダイオードD1は第1の電極
VDDに接続され、前記ダイオードD2は第2の電極V
SS(たとえば接地点GND)に接続されている。同図
(b)に示す入力保護回路は、同図(a)に示した入力
保護回路におけるダイオードDB、D2をパッド11と
抵抗Rとの接続点にそれぞれ接続したものである。同図
(c)に示す入力保護回路は、同図(b)に示す入力保
護回路におけるダイオードD1.D2をMOS型トラン
ジスタT1.T2に置き変えたものである。なお、同図
(a)〜(C)における抵抗Rには一般にポリシリコン
抵抗や拡散抵抗が用いられている。
これらの入力保護回路では、電源電圧の印加時に異常電
流が発生しても、ダイオードD1゜D2やトランジスタ
Tl、T2によって、この異常電流を内部ゲート12以
外の方向へ流すことができる。しかしながら、パッド1
1と内部ゲート12とが常に電気的に導通した状態にあ
るため、電源電圧が印加されていない状態、すなわちI
Cの持ち運び時等においては、たとえば静電気によって
パッド11に高電圧が印加されると、この高電圧が抵抗
Rを介して内部ゲート12にそのまま加わってしまう。
流が発生しても、ダイオードD1゜D2やトランジスタ
Tl、T2によって、この異常電流を内部ゲート12以
外の方向へ流すことができる。しかしながら、パッド1
1と内部ゲート12とが常に電気的に導通した状態にあ
るため、電源電圧が印加されていない状態、すなわちI
Cの持ち運び時等においては、たとえば静電気によって
パッド11に高電圧が印加されると、この高電圧が抵抗
Rを介して内部ゲート12にそのまま加わってしまう。
その結果、前記内部ゲート12を構成するMOS型トラ
ンジスタのゲート絶縁膜を破壊してしまう欠点がある。
ンジスタのゲート絶縁膜を破壊してしまう欠点がある。
さらに、パッド11と内部ゲート12との間にはポリシ
リコン抵抗や拡散抵抗よりなる入力保護抵抗Rが設けら
れるが、このような抵抗Rは比抵抗がかなり小さく、数
百〜数千オームの抵抗Rを形成するにはかなりの面積を
必要とする。このため、入力保護回路の小型化が達成で
きない欠点もある。また、同図(a)に示す入力保護回
路における抵抗Rとしてポリシリコンを使用している場
合には、このポリシリコンに異常電流が流れる際の熱の
発生により、このポリシリコンが溶断してしまうという
こともある。また、同図(b)に示す入力保護回路では
異常電流が抵抗Rを介さずに直接ダイオードD、、D2
やトランジスタTI + T 2を流れる。よって、こ
の入力保護回路はラッチアップに対して弱いという欠点
がある。
リコン抵抗や拡散抵抗よりなる入力保護抵抗Rが設けら
れるが、このような抵抗Rは比抵抗がかなり小さく、数
百〜数千オームの抵抗Rを形成するにはかなりの面積を
必要とする。このため、入力保護回路の小型化が達成で
きない欠点もある。また、同図(a)に示す入力保護回
路における抵抗Rとしてポリシリコンを使用している場
合には、このポリシリコンに異常電流が流れる際の熱の
発生により、このポリシリコンが溶断してしまうという
こともある。また、同図(b)に示す入力保護回路では
異常電流が抵抗Rを介さずに直接ダイオードD、、D2
やトランジスタTI + T 2を流れる。よって、こ
の入力保護回路はラッチアップに対して弱いという欠点
がある。
(発明が解決しようとする課題)
このように、従来の半導体入力保護回路では、電源電位
が印加されていない状態でパッドに静電気等による高電
圧が印加されると、内部ゲートを構成するMOS)ラン
ジスタが破壊を起こすという欠点がある。また、入力保
護抵抗を形成するのに大きな面積を必要とするため、入
力保護回路の小型化を達成できない欠点がある。
が印加されていない状態でパッドに静電気等による高電
圧が印加されると、内部ゲートを構成するMOS)ラン
ジスタが破壊を起こすという欠点がある。また、入力保
護抵抗を形成するのに大きな面積を必要とするため、入
力保護回路の小型化を達成できない欠点がある。
よって、本発明の目的は、電源電位が印加されていない
状態でも内部ゲートを構成するMOSトランジスタが破
壊してしまうという心配がないとともに、小さな面積で
形成することのできる半導体入力保護回路を提供するこ
とである。
状態でも内部ゲートを構成するMOSトランジスタが破
壊してしまうという心配がないとともに、小さな面積で
形成することのできる半導体入力保護回路を提供するこ
とである。
[発明の構成]
(課題を解決するための手段とその作用)上記目的を達
成するために本発明の半導体入力保護回路は、パッドに
内部ゲートが接続される半導体集積回路の入力部におい
て、前記パッドと前記内部ゲートとの間をMOS型トラ
ンジスタを使ったアナログスイッチで接続したものであ
る。
成するために本発明の半導体入力保護回路は、パッドに
内部ゲートが接続される半導体集積回路の入力部におい
て、前記パッドと前記内部ゲートとの間をMOS型トラ
ンジスタを使ったアナログスイッチで接続したものであ
る。
なお、電源の投入により前記MOS型トランジスタのゲ
ート電極には電源電位が印加され、アナログスイッチは
オン状態となる。
ート電極には電源電位が印加され、アナログスイッチは
オン状態となる。
このような構成の半導体人力保護回路によれば、電源電
圧が印加されていない状態、すなわちICの持ち運び時
等においては、パッドと内部ゲートとが絶縁されている
ため、内部ゲートを構成するMOS型トランジスタが破
壊を起こす心配がない。また、電源電圧の印加時にはア
ナログスイッチのオン抵抗と、このアナログスイッチに
よる寄生ダイオードとにより、なんら問題なく半導体入
力保護回路が形成される。
圧が印加されていない状態、すなわちICの持ち運び時
等においては、パッドと内部ゲートとが絶縁されている
ため、内部ゲートを構成するMOS型トランジスタが破
壊を起こす心配がない。また、電源電圧の印加時にはア
ナログスイッチのオン抵抗と、このアナログスイッチに
よる寄生ダイオードとにより、なんら問題なく半導体入
力保護回路が形成される。
(実施例)
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第1図は、MO3型集積回路における本発明の半導体入
力保護回路の断面図を示したものである。この半導体入
力保護回路は、N型サブストレート lにPウェル領域
2が形成されている。前記N型サブストレート 1の表
面領域にはPチャネル型MO3)ランジスタQp及びN
小型不純物領域3が形成され、前記Pウェル領域2の表
面領域にはNチャネル型MO3)ランジスタQN及びP
+型不純物領域4が形成されている。前記Pチャネル型
MO3)ランジスタQpの一方のソース又はドレイン領
域5aと前記Nチャネル型MOS)ランジスタQNの一
方のソース又はドレイン領域6aとは相互に接続され、
この接続点はパッド7に接続されている。また、前記P
チャネル型MosトランジスタQpの他方のソース又は
ドレイン領域5bと前記Nチャネル型MOSトランジス
タQNの他方のソース又はドレイン領域6bとは相互に
接続され、この接続点は内部ゲート 8に接続されてい
る。
力保護回路の断面図を示したものである。この半導体入
力保護回路は、N型サブストレート lにPウェル領域
2が形成されている。前記N型サブストレート 1の表
面領域にはPチャネル型MO3)ランジスタQp及びN
小型不純物領域3が形成され、前記Pウェル領域2の表
面領域にはNチャネル型MO3)ランジスタQN及びP
+型不純物領域4が形成されている。前記Pチャネル型
MO3)ランジスタQpの一方のソース又はドレイン領
域5aと前記Nチャネル型MOS)ランジスタQNの一
方のソース又はドレイン領域6aとは相互に接続され、
この接続点はパッド7に接続されている。また、前記P
チャネル型MosトランジスタQpの他方のソース又は
ドレイン領域5bと前記Nチャネル型MOSトランジス
タQNの他方のソース又はドレイン領域6bとは相互に
接続され、この接続点は内部ゲート 8に接続されてい
る。
前記Pチャネル型MOSトランジスタQpのゲート電極
9と前記P+型不純物領域4とは相互に接続され、その
接続点は電源Vss (たとえば接地点GND)に接続
されている。前記Nチャネル型MO8)ランジスタQN
のゲート電極10と前記N生型不純物領域3とは相互に
接続され、その接続点は電源VDDに接続されている。
9と前記P+型不純物領域4とは相互に接続され、その
接続点は電源Vss (たとえば接地点GND)に接続
されている。前記Nチャネル型MO8)ランジスタQN
のゲート電極10と前記N生型不純物領域3とは相互に
接続され、その接続点は電源VDDに接続されている。
このように、本発明の半導体入力保護回路は、パッド7
と内部ゲート8との間をpチャネル型MOSトランジス
タQp及びnチャネル型MOSトランジスタQNをペア
で用いたアナログスイッチにより接続している。そして
、このアナログスイッチは電源電圧の印加時に、これら
のゲート電極に接続された電源vss、vooによって
常にオン状態となるようにしである。また、電源電圧が
印加されていない状態では前記アナログスイッチが常に
オフ状態となるようにしである。さらに、前記pチャネ
ル型MOSトランジスタQp及びnチャネル型MOSト
ランジスタQNの基板、すなわちN型サブストレート
l及びPウェル領域2にも、それぞれ電源VDD及びV
SSを接続することにより入力保護回路としてのダイオ
ードD。
と内部ゲート8との間をpチャネル型MOSトランジス
タQp及びnチャネル型MOSトランジスタQNをペア
で用いたアナログスイッチにより接続している。そして
、このアナログスイッチは電源電圧の印加時に、これら
のゲート電極に接続された電源vss、vooによって
常にオン状態となるようにしである。また、電源電圧が
印加されていない状態では前記アナログスイッチが常に
オフ状態となるようにしである。さらに、前記pチャネ
ル型MOSトランジスタQp及びnチャネル型MOSト
ランジスタQNの基板、すなわちN型サブストレート
l及びPウェル領域2にも、それぞれ電源VDD及びV
SSを接続することにより入力保護回路としてのダイオ
ードD。
〜D+4を形成している。
次に、このような半導体入力保護回路の動作について第
2図(a)、(b)を参照しながら説明する。
2図(a)、(b)を参照しながら説明する。
第2図(a)において、ICに電源が投入されていない
状態、すなわちICの持ち運び時等においては、Pチャ
ネル型MOSトランジスタQp及びNチャネル型MOS
)ランジスタQNのゲート電極には電源電位が印加され
ない。よって、これらよりなるアナログスイッチはオフ
状態である。
状態、すなわちICの持ち運び時等においては、Pチャ
ネル型MOSトランジスタQp及びNチャネル型MOS
)ランジスタQNのゲート電極には電源電位が印加され
ない。よって、これらよりなるアナログスイッチはオフ
状態である。
これにより、パッド7と内部ゲート 8とは電気的に絶
縁された状態となっている。この時、静電気等の発生に
よりパッド7に高電圧が印加され異常電流が発生すると
、寄生PN接合ダイオードがこの異常電流に対するバイ
パスの役割をする。よって、ICの待ち運び時等におい
ても、内部ゲート8を構成するMOS)ランジスタが破
壊する心配かない。
縁された状態となっている。この時、静電気等の発生に
よりパッド7に高電圧が印加され異常電流が発生すると
、寄生PN接合ダイオードがこの異常電流に対するバイ
パスの役割をする。よって、ICの待ち運び時等におい
ても、内部ゲート8を構成するMOS)ランジスタが破
壊する心配かない。
一方、ICに電源が投入されるとPチャネル型MOSl
−ランジスタQp及びNチャネル型MOS)ランジスタ
QNのゲート電極に電源電位か印加され、これらよりな
るアナログスイッチはオン状態となる。これにより、パ
ッド7と内部ゲート 8とは前記アナログスイッチのオ
ン抵抗RONを介して電気的に接続された状態となって
いる。すなわち、第2図(b)のような等価回路が成立
する。この時、前記パッド7からの異常電流はPN接合
ダイオードD11=DI4により電源vD D +
VS Sにバイパスされる。また、入力保護抵抗と、し
て前記アナログスイッチのオン抵抗RoNを用いている
ため、ポリシリコン抵抗や拡散抵抗に比べて、非常に小
さい面積で入力保護回路を形成できる。
−ランジスタQp及びNチャネル型MOS)ランジスタ
QNのゲート電極に電源電位か印加され、これらよりな
るアナログスイッチはオン状態となる。これにより、パ
ッド7と内部ゲート 8とは前記アナログスイッチのオ
ン抵抗RONを介して電気的に接続された状態となって
いる。すなわち、第2図(b)のような等価回路が成立
する。この時、前記パッド7からの異常電流はPN接合
ダイオードD11=DI4により電源vD D +
VS Sにバイパスされる。また、入力保護抵抗と、し
て前記アナログスイッチのオン抵抗RoNを用いている
ため、ポリシリコン抵抗や拡散抵抗に比べて、非常に小
さい面積で入力保護回路を形成できる。
[発明の効果コ
以上、説明したように本発明の半導体入力保護回路によ
れば、次のような効果を奏する。
れば、次のような効果を奏する。
ICに電源が投入されていない状態、すなわちICの持
ち運び時等においては電源電位がMOS型トランジスタ
のゲート電極に印加されない。これにより、前記MOS
型トランジスタよりなるアナログスイッチはオフとなり
、パッドと内部ゲートとは絶縁される。よって、静電気
等によりパッドに高電圧が印加されても、内部ゲートを
構成するMOSトランジスタが破壊する心配がない。な
お、ICに電源電圧が印加された状態ではなんら問題な
く入力保護回路として使用することができる。
ち運び時等においては電源電位がMOS型トランジスタ
のゲート電極に印加されない。これにより、前記MOS
型トランジスタよりなるアナログスイッチはオフとなり
、パッドと内部ゲートとは絶縁される。よって、静電気
等によりパッドに高電圧が印加されても、内部ゲートを
構成するMOSトランジスタが破壊する心配がない。な
お、ICに電源電圧が印加された状態ではなんら問題な
く入力保護回路として使用することができる。
さらに、入力保護抵抗を小さな面積で形成することがで
き、入力保護回路の小型化を達成することができる。
き、入力保護回路の小型化を達成することができる。
第1図は本発明の一実施例に係わる半導体入力保護回路
について説明するための断面図、第2図(a)は上記第
1図に示した半導体入力保護回路の等価回路を示す図、
第2図(b)はICに電源電圧が印加された状態での上
記第1図に示した半導体人力保護回路の等価回路を示す
図、第3図(a)〜(c)は従来の入力保護回路につい
て説明するための図である。 ■・・・N型サブストレート、2・・・Pウェル領域、
3・・・N十型不純物領域、4・・・P中型不純物領域
、5a、 5b・P中型ソース、ドレイン領域、6a。 6b・・・N十型ソース、ドレイン領域、 7・・・パ
ッド、訃・・内部ゲート、9,10・・・ゲート電極、
Qp・・・Pチャネル型MOSトランジスタ、QN・・
・Nチャネル型MO3)ランジスタ、D11’=D14
・・・PN接合ダイオード。 出願人代理人 弁理士 鈴江武彦 Vo。 DD
について説明するための断面図、第2図(a)は上記第
1図に示した半導体入力保護回路の等価回路を示す図、
第2図(b)はICに電源電圧が印加された状態での上
記第1図に示した半導体人力保護回路の等価回路を示す
図、第3図(a)〜(c)は従来の入力保護回路につい
て説明するための図である。 ■・・・N型サブストレート、2・・・Pウェル領域、
3・・・N十型不純物領域、4・・・P中型不純物領域
、5a、 5b・P中型ソース、ドレイン領域、6a。 6b・・・N十型ソース、ドレイン領域、 7・・・パ
ッド、訃・・内部ゲート、9,10・・・ゲート電極、
Qp・・・Pチャネル型MOSトランジスタ、QN・・
・Nチャネル型MO3)ランジスタ、D11’=D14
・・・PN接合ダイオード。 出願人代理人 弁理士 鈴江武彦 Vo。 DD
Claims (1)
- パッドに内部ゲートが接続される半導体集積回路の入力
部において、前記パッドにMOS型トランジスタの一方
のソース、ドレイン領域が接続され、前記MOS型トラ
ンジスタの他方のソース、ドレイン領域に内部ゲートが
接続され、前記MOS型トランジスタのゲート電極に電
源が接続され、前記MOS型トランジスタはゲート電極
に電源電圧が印加された時にオン状態となることを特徴
とする半導体入力保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63192551A JPH0242759A (ja) | 1988-08-01 | 1988-08-01 | 半導体入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63192551A JPH0242759A (ja) | 1988-08-01 | 1988-08-01 | 半導体入力保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0242759A true JPH0242759A (ja) | 1990-02-13 |
Family
ID=16293162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63192551A Pending JPH0242759A (ja) | 1988-08-01 | 1988-08-01 | 半導体入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0242759A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
KR100247840B1 (ko) * | 1995-05-31 | 2000-03-15 | 가네꼬 히사시 | Soi형 반도체 장치 |
-
1988
- 1988-08-01 JP JP63192551A patent/JPH0242759A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
KR100247840B1 (ko) * | 1995-05-31 | 2000-03-15 | 가네꼬 히사시 | Soi형 반도체 장치 |
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