JPS63245115A - Ｃｍｏｓデバイス用電流サージ排出装置およびその方法 - Google Patents
Ｃｍｏｓデバイス用電流サージ排出装置およびその方法Info
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- JPS63245115A JPS63245115A JP63056506A JP5650688A JPS63245115A JP S63245115 A JPS63245115 A JP S63245115A JP 63056506 A JP63056506 A JP 63056506A JP 5650688 A JP5650688 A JP 5650688A JP S63245115 A JPS63245115 A JP S63245115A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
［産業上の利用分野コ
本発明はＣＭＯＳ素子（デバイス）を有する回路配列、
そして特にこのような回路配列用の電流サージ排出に関
する。
そして特にこのような回路配列用の電流サージ排出に関
する。
［従来技術の説明コ
ＣＭＯＳ素子、つまり相補形金属酸化物半導体はインバ
ータとして通常用いられている相補形スイッチ構成で概
して使用されている。
ータとして通常用いられている相補形スイッチ構成で概
して使用されている。
しかし相補形スイッチ構成は、他の論理機能、例えばＮ
ＡＮＤゲートといった種類に対し同様に使用される。こ
のＣＭＯＳインバータの多くは、単一半導体チップ上に
通常配置され、複数のこのようなチップは特定の回路配
列で使用される。この種のＣＭＯＳインバータ構成およ
び関連伝送ゲートが第２図に示されている。
ＡＮＤゲートといった種類に対し同様に使用される。こ
のＣＭＯＳインバータの多くは、単一半導体チップ上に
通常配置され、複数のこのようなチップは特定の回路配
列で使用される。この種のＣＭＯＳインバータ構成およ
び関連伝送ゲートが第２図に示されている。
この図に示されているように、このインバータはｐ−チ
ャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トラン
ジスタ）およびｎ−チャネルＭＯ３ＦＥＴを有している
。
ャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トラン
ジスタ）およびｎ−チャネルＭＯ３ＦＥＴを有している
。
適当な振幅および／または周波数の信号が、ＣＭＯＳデ
バイスのＣＬＯＣＫ ＩＮインプットに供給されてい
ない間は、不確定電位状態がＭＯＳＦＥＴのゲート入力
に存在する。ＭＯＳＦＥＴゲート入力での中間電位はｐ
−チャネルＭＯ３ＦＥＴおよびｎ−チャネルＭＯ８ＦＥ
Ｔを短路させ、調節された電源（図示せず）から直接に
参照電位（本実施例ではグランド電位）に電位（＋）源
が接続している。
バイスのＣＬＯＣＫ ＩＮインプットに供給されてい
ない間は、不確定電位状態がＭＯＳＦＥＴのゲート入力
に存在する。ＭＯＳＦＥＴゲート入力での中間電位はｐ
−チャネルＭＯ３ＦＥＴおよびｎ−チャネルＭＯ８ＦＥ
Ｔを短路させ、調節された電源（図示せず）から直接に
参照電位（本実施例ではグランド電位）に電位（＋）源
が接続している。
この不確定電位状態は、特定の回路配列で使用されてい
るすべてのＣＭＯＳデバイスに対しその立ち上がり時に
存在する。ＣＭＯＳデバイスの多くあるいは全部により
作られた短路回路上に発生する電源上の電流は、通常電
源の電流容量を超えてしまう。
るすべてのＣＭＯＳデバイスに対しその立ち上がり時に
存在する。ＣＭＯＳデバイスの多くあるいは全部により
作られた短路回路上に発生する電源上の電流は、通常電
源の電流容量を超えてしまう。
このような状態は一般にサージ電流状態と呼ばれている
。従って、電源保接回路は、この回路の出力電流を制限
し、今度は、この出力電流がＣＭＯＳデバイスが動作不
能にする。これは明らかに望ましい状態ではない。この
問題に対し、より高電流の容量のある電源を利用する簡
単な解決策があるが、価格と大きさの点で望ましくない
。
。従って、電源保接回路は、この回路の出力電流を制限
し、今度は、この出力電流がＣＭＯＳデバイスが動作不
能にする。これは明らかに望ましい状態ではない。この
問題に対し、より高電流の容量のある電源を利用する簡
単な解決策があるが、価格と大きさの点で望ましくない
。
（発明の概要）
ＣＭＯＳデバイスに関するサージ電流問題は、本発明の
ように、ある間隔の間、ＣＭＯＳデバイスのＣＬＯＣＫ
ＩＮ入力に対し交代クロック信号を制御可能状態で
送ることにより解決され、この場合の間隔とは、適切な
特徴を有するいわゆる実クロック信号がこのＣＬＯＣＫ
ＩＮ入力に送られていない間である。
ように、ある間隔の間、ＣＭＯＳデバイスのＣＬＯＣＫ
ＩＮ入力に対し交代クロック信号を制御可能状態で
送ることにより解決され、この場合の間隔とは、適切な
特徴を有するいわゆる実クロック信号がこのＣＬＯＣＫ
ＩＮ入力に送られていない間である。
更に詳細に述べれば、適切な特徴を有する実クロック信
号を１つ以上有する間隔の間、ＣＭＯＳデバイスのＣＬ
ＯＣＫ ＩＮ入力に対する交流クロック信号が存在し
ていないので、所定の振幅を有するいわゆる擬似クロッ
ク信号が少なくとも１つ送られる。さらに、本発明のＣ
ＭＯＳデバイスは少なくとも１つの実クロック信号の存
在を検出し、擬似クロック信号から実クロック信号へＣ
ＭＯＳデバイスのＣＬＯＣＫ ＩＮＮ入代送られるク
ロック信号のスイッチの切り換えを制御する。
号を１つ以上有する間隔の間、ＣＭＯＳデバイスのＣＬ
ＯＣＫ ＩＮ入力に対する交流クロック信号が存在し
ていないので、所定の振幅を有するいわゆる擬似クロッ
ク信号が少なくとも１つ送られる。さらに、本発明のＣ
ＭＯＳデバイスは少なくとも１つの実クロック信号の存
在を検出し、擬似クロック信号から実クロック信号へＣ
ＭＯＳデバイスのＣＬＯＣＫ ＩＮＮ入代送られるク
ロック信号のスイッチの切り換えを制御する。
特定の特徴を有する実クロック信号は常にモニタされて
おり、この信号が不在が検出されると、擬似クロック信
号がＣＭＯＳデバイスのＣＬＯＣＫＩＮ入カへ切り換え
られるよう制御される。
おり、この信号が不在が検出されると、擬似クロック信
号がＣＭＯＳデバイスのＣＬＯＣＫＩＮ入カへ切り換え
られるよう制御される。
（実施例の説明）
第１図は本発明の一実施例の鮮明を示したブロック図で
ある。ＣＭＯＳデバイスを有する回路１０が示されてい
る。概してＣＭＯＳデバイスの多くは超大規模集積回路
（ＶＬＳ ｌ ）チップに含まれる。
ある。ＣＭＯＳデバイスを有する回路１０が示されてい
る。概してＣＭＯＳデバイスの多くは超大規模集積回路
（ＶＬＳ ｌ ）チップに含まれる。
このようなＣＭＯＳデバイスの１つが第２図に示されて
おり、以下説明する。所定の電位（＋）（本実施例では
５ボルト）が調節された電源（図示せず）からＣＭＯＳ
デバイスへ供給される。ＣＭＯＳデバイスは電位（＋）
と参照電位、この例ではグランド電位との間で接続され
ている。クロック信号は回路１０のＣＬＯＣＫ ＩＮ
およびこの回路内でＣＭＯＳデバイスに送られる。説明
の簡略化と明瞭化のために、単一人力およびて単−ＣＬ
ＯＣＫ ＩＮ入力のみが、回路１０に示されている。
おり、以下説明する。所定の電位（＋）（本実施例では
５ボルト）が調節された電源（図示せず）からＣＭＯＳ
デバイスへ供給される。ＣＭＯＳデバイスは電位（＋）
と参照電位、この例ではグランド電位との間で接続され
ている。クロック信号は回路１０のＣＬＯＣＫ ＩＮ
およびこの回路内でＣＭＯＳデバイスに送られる。説明
の簡略化と明瞭化のために、単一人力およびて単−ＣＬ
ＯＣＫ ＩＮ入力のみが、回路１０に示されている。
複数のこのような入力が使用されうろことは、当業者に
は明らかである。第１図には擬似クロック発生器１１、
実クロック検出器１２、制御スイッチ１４および実クロ
ックソース１５も示されている。
は明らかである。第１図には擬似クロック発生器１１、
実クロック検出器１２、制御スイッチ１４および実クロ
ックソース１５も示されている。
第２図には第１図の回路で使用されるＣＭＯＳデバイス
の詳細が示されている。また伝送ゲート１６およびイン
バータ１７も示されている。伝送ゲート１Ｂは常態では
ＣＬＯＣＫ ＩＮ入力経由で送られる実クロックに応
答して、伝送ゲートの入力信号をインバータ１７の入力
に送る。インバータ１７はｐ−チャネルＭＯＳＦＥ７１
８およびｎ−チャネルＭＯＳＦＥＴ１９を有する。ＭＯ
ＳＦＥＴ１８およびＭＯＳＦＥＴ１９のゲートターミナ
ルは伝送ゲート１６の出力にまとめて接続される。ｐチ
ャンネルＭＯＳＦＥＴ１８のソースターミナルは調節さ
れた電源（図示せず）から電位（＋）のソースに接続さ
れる。ＭＯＳＦＥＴ１８およびＭＯＳＦＥＴ１９のドレ
インターミナルは、まとめて、インバータ１７の出力に
接続される。ＭＯＳＦＥＴ１９のソースターミナルは、
参照電圧（本実施例ではグランド電位）に接続される。
の詳細が示されている。また伝送ゲート１６およびイン
バータ１７も示されている。伝送ゲート１Ｂは常態では
ＣＬＯＣＫ ＩＮ入力経由で送られる実クロックに応
答して、伝送ゲートの入力信号をインバータ１７の入力
に送る。インバータ１７はｐ−チャネルＭＯＳＦＥ７１
８およびｎ−チャネルＭＯＳＦＥＴ１９を有する。ＭＯ
ＳＦＥＴ１８およびＭＯＳＦＥＴ１９のゲートターミナ
ルは伝送ゲート１６の出力にまとめて接続される。ｐチ
ャンネルＭＯＳＦＥＴ１８のソースターミナルは調節さ
れた電源（図示せず）から電位（＋）のソースに接続さ
れる。ＭＯＳＦＥＴ１８およびＭＯＳＦＥＴ１９のドレ
インターミナルは、まとめて、インバータ１７の出力に
接続される。ＭＯＳＦＥＴ１９のソースターミナルは、
参照電圧（本実施例ではグランド電位）に接続される。
ある応用では、ＭＯＳＦＥＴ１９のソースターミナルは
負電位のソースに接続されることが可能であり、ＭＯＳ
ＦＥＴ１８のソースターミナルは参照電位に接続される
。ゲート１ＢのようなＣＭＯ３伝送ゲートでは、内部が
ＭＯＳＦＥＴ構成のため、不確定状態がその出力点に現
わされる。この不確定状態は適切なりロック信号が伝達
ゲート１ＢのＣＬＯＣＫ ＩＮ入力に供給されるまで
続く。従って、実クロック信号がＣＬＯＣＫＩＮ入力に
供給されない時、また反対に適切な特徴、例えば振幅お
よび／または周波数を有しない時には、不確定電位は伝
送ゲート１６の出力に現れる。伝送ゲート１６からの不
確定電位に応答して、ＭＯＳＦＥＴＬ８およびＭＯＳＦ
ＥＴ１９は共にＯＮにバイアスされ、これにより短路回
路が形成され、調節された電源からの電位（＋）を直接
グランド電位に接続する。このように直接に接続するこ
とで例えばサージ電流といった過度電流が電位（＋）を
送る電源から引き出される。ＣＭＯＳデバイスの多くが
このような構成の場合、調節された電源に使用される電
流制限回路は電源が電位（＋）の供給を絶ちＣＭＯＳデ
バイスを非動作にする。本発明の構成はサージ電流の発
生条件をなくす。
負電位のソースに接続されることが可能であり、ＭＯＳ
ＦＥＴ１８のソースターミナルは参照電位に接続される
。ゲート１ＢのようなＣＭＯ３伝送ゲートでは、内部が
ＭＯＳＦＥＴ構成のため、不確定状態がその出力点に現
わされる。この不確定状態は適切なりロック信号が伝達
ゲート１ＢのＣＬＯＣＫ ＩＮ入力に供給されるまで
続く。従って、実クロック信号がＣＬＯＣＫＩＮ入力に
供給されない時、また反対に適切な特徴、例えば振幅お
よび／または周波数を有しない時には、不確定電位は伝
送ゲート１６の出力に現れる。伝送ゲート１６からの不
確定電位に応答して、ＭＯＳＦＥＴＬ８およびＭＯＳＦ
ＥＴ１９は共にＯＮにバイアスされ、これにより短路回
路が形成され、調節された電源からの電位（＋）を直接
グランド電位に接続する。このように直接に接続するこ
とで例えばサージ電流といった過度電流が電位（＋）を
送る電源から引き出される。ＣＭＯＳデバイスの多くが
このような構成の場合、調節された電源に使用される電
流制限回路は電源が電位（＋）の供給を絶ちＣＭＯＳデ
バイスを非動作にする。本発明の構成はサージ電流の発
生条件をなくす。
第１図において、擬似クロック発生器１１は、いわゆる
擬似クロック、つまり所定の振幅および周波数を有する
交代クロック信号を発生する。擬似クロック発生器１１
は周知の方法で擬似クロック信号を発生させるリング構
成内に接続された複数のインバータゲート（図示せず）
を有する。本実施例では、擬似クロック信号の振幅は約
２．６ボルト以上であり、実クロック信号とほぼ近い周
波数を有する。擬似クロック信号は制御スイッチ１４の
１つの端子に供給される。制御スイッチ１４は既知のス
イッチング要素のいづれでもよい。
擬似クロック、つまり所定の振幅および周波数を有する
交代クロック信号を発生する。擬似クロック発生器１１
は周知の方法で擬似クロック信号を発生させるリング構
成内に接続された複数のインバータゲート（図示せず）
を有する。本実施例では、擬似クロック信号の振幅は約
２．６ボルト以上であり、実クロック信号とほぼ近い周
波数を有する。擬似クロック信号は制御スイッチ１４の
１つの端子に供給される。制御スイッチ１４は既知のス
イッチング要素のいづれでもよい。
いわゆる実クロック信号は、実クロックソース１５から
制御スイッチ１４の第２ターミナルと実クロック検出器
１２へ送られる。
制御スイッチ１４の第２ターミナルと実クロック検出器
１２へ送られる。
実クロック信号は「正常な」クロック信号であり、ＶＬ
Ｓ ＩチップのＣＭＯＳデバイスへ送られる。
Ｓ ＩチップのＣＭＯＳデバイスへ送られる。
本実施例では、実クロック信号は５Ｖの電圧および約１
．０ＭＨ２の周波数を有する。
．０ＭＨ２の周波数を有する。
この実クロック信号は不在の場合もあれば、回路１０の
立ち上がり時および／または回路１０の別の間隔の間十
分な特徴（振幅、周波数）を有していない場合もある。
立ち上がり時および／または回路１０の別の間隔の間十
分な特徴（振幅、周波数）を有していない場合もある。
本発明によれば、実クロック検出器１２を用いて、適切
な特徴を有する実クロック信号がソース１５から発振さ
れているかどうかを検出する。実クロック信号の存否を
示す実クロック検出器１２からの制御信号出力は制御ス
イッチ１４に供給される。実クロック検出器１２で使用
される回路配列の詳細は第３図に示されており、以下説
明する。
な特徴を有する実クロック信号がソース１５から発振さ
れているかどうかを検出する。実クロック信号の存否を
示す実クロック検出器１２からの制御信号出力は制御ス
イッチ１４に供給される。実クロック検出器１２で使用
される回路配列の詳細は第３図に示されており、以下説
明する。
第１図に示されている本発明の実施例の動作は次の通り
である。実クロック検出器１２は実クロックソース１５
からの実クロック信号の存否を常にモニタし、また第１
状態および第２状態を有する制御信号を発生して、例え
ば実クロック信号の不在を論理１で示し、存在を論理０
でそれぞれ示す。
である。実クロック検出器１２は実クロックソース１５
からの実クロック信号の存否を常にモニタし、また第１
状態および第２状態を有する制御信号を発生して、例え
ば実クロック信号の不在を論理１で示し、存在を論理０
でそれぞれ示す。
実クロック信号が発信していないとき、制御信号の第１
状態に応答して制御スイッチ１４は、いわゆる擬似クロ
ック信号を回路１０のＣＬＯＣＫ ＩＮ入カへ供給し
、そこでＣＭＯＳデバイスへ送る。
状態に応答して制御スイッチ１４は、いわゆる擬似クロ
ック信号を回路１０のＣＬＯＣＫ ＩＮ入カへ供給し
、そこでＣＭＯＳデバイスへ送る。
擬似クロック信号は適切な振幅および周波数を有してお
り、これにより、不確定電圧状態がＣＭＯＳインバータ
のＭＯＳＦＥＴのゲートで発生しないようにする。従っ
て調節された電源に対する過度電流要求は回避されるが
、擬似クロック信号では回路１０内のＣＭＯＳデバイス
は適切な動作ができない。本発明によれば、回路１０内
のＣＭＯＳデバイスの適切な動作は、実クロック検出器
１２により、実クロックソース１５からの実クロック信
号の存在を常にモニタすることによりなされる。実クロ
ック信号の存在を検出することで、制御信号の第２状態
に応答して制御スイッチ１４は、回路１０のＣＬＯＣＫ
ＩＮ人力へ実クロック信号を供給し、そこでＣＭＯ
Ｓデバイスへ実クロック信号を供給する。こうしてＣＭ
ＯＳデバイスの適切な動作が行なわれる。何等かの理由
で、実クロック信号が失なわれたり、あるいは適切な特
徴を有していない場合、実クロック検出器１２は制御信
号の第１の状態を生成すことになる。制御信号の第１の
状態に応答して、制御スイッチ■４は回路１０のＣＬＯ
ＣＫ ＩＮ人カへ擬似クロック信号を供給し、そこで
ＣＭＯＳデバイスへ擬似クロックを供給する。
り、これにより、不確定電圧状態がＣＭＯＳインバータ
のＭＯＳＦＥＴのゲートで発生しないようにする。従っ
て調節された電源に対する過度電流要求は回避されるが
、擬似クロック信号では回路１０内のＣＭＯＳデバイス
は適切な動作ができない。本発明によれば、回路１０内
のＣＭＯＳデバイスの適切な動作は、実クロック検出器
１２により、実クロックソース１５からの実クロック信
号の存在を常にモニタすることによりなされる。実クロ
ック信号の存在を検出することで、制御信号の第２状態
に応答して制御スイッチ１４は、回路１０のＣＬＯＣＫ
ＩＮ人力へ実クロック信号を供給し、そこでＣＭＯ
Ｓデバイスへ実クロック信号を供給する。こうしてＣＭ
ＯＳデバイスの適切な動作が行なわれる。何等かの理由
で、実クロック信号が失なわれたり、あるいは適切な特
徴を有していない場合、実クロック検出器１２は制御信
号の第１の状態を生成すことになる。制御信号の第１の
状態に応答して、制御スイッチ■４は回路１０のＣＬＯ
ＣＫ ＩＮ人カへ擬似クロック信号を供給し、そこで
ＣＭＯＳデバイスへ擬似クロックを供給する。
従って、調節された電源から過度電流が流れる可能性は
、回路１０の立ち上がり時と実クロック信号が失われた
り、あるいは適切な特徴を有していない間中は回避され
る。
、回路１０の立ち上がり時と実クロック信号が失われた
り、あるいは適切な特徴を有していない間中は回避され
る。
第３図は第１図の実クロック検出器１２の詳細を示すブ
ロック図で示している。実クロック検出器１２は、実ク
ロックソース１５（第１図参照）からの実クロック信号
の存否を決定する。実クロック信号の存在は、実クロッ
クソース１５からの実クロック信号の高低の状態により
検出され、各々の信号は所定の間隔より短い間隔で存在
する。実クロックソース１５からの実クロック信号の高
または低の状態のいづれかが所定の間隔より長く存在し
ている場合、実クロック信号は、不在とみなされる。
ロック図で示している。実クロック検出器１２は、実ク
ロックソース１５（第１図参照）からの実クロック信号
の存否を決定する。実クロック信号の存在は、実クロッ
クソース１５からの実クロック信号の高低の状態により
検出され、各々の信号は所定の間隔より短い間隔で存在
する。実クロックソース１５からの実クロック信号の高
または低の状態のいづれかが所定の間隔より長く存在し
ている場合、実クロック信号は、不在とみなされる。
このため、実クロックソース１５からの実クロック信号
は、高状態タイマ２０および低状態タイマ２１へ供給さ
れる。高状態タイマ２０は、これは所定の値より大きい
振幅を有する実クロックが存在する間隔を表示する信号
を生成する。この間隔は、いわゆる高状態間隔であり、
しきい値比較器２２の第１の所定のしきい値間隔と比べ
られる。高状態間隔が第１の所定のしきい値間隔より長
い場合、実クロック信号は不在とみなされ、しきい値比
較器２２は制御信号の第１の状態、すなわち論理１を生
成する。
は、高状態タイマ２０および低状態タイマ２１へ供給さ
れる。高状態タイマ２０は、これは所定の値より大きい
振幅を有する実クロックが存在する間隔を表示する信号
を生成する。この間隔は、いわゆる高状態間隔であり、
しきい値比較器２２の第１の所定のしきい値間隔と比べ
られる。高状態間隔が第１の所定のしきい値間隔より長
い場合、実クロック信号は不在とみなされ、しきい値比
較器２２は制御信号の第１の状態、すなわち論理１を生
成する。
他の場合、しきい値比較器２２は、制御信号の第２の状
態、つまり論理０を生成する。同様に、低状態タイマ２
１は実クロックソース１５からのクロック信号が所定の
値より小さい振幅を有する間隔を表示する信号を生成す
る。この間隔はいわゆる低状態間隔であり、しきい値比
較器２４の第２の所定のしきい間隔と比較される。低状
態間隔が第２の所定のしきい値間隔より長い場合、実ク
ロック信号は存在しないとみなされ、しきい値比較器２
４は制御信号の第１の状態を生成する。他の場合、しき
い値比較器２４は、制御信号の第２の状態、つまり論理
０を生成する。本実施例では、低状態および高状態、つ
まり第１および第２のしきい値間隔は等しい。制御信号
はＯＲゲート２３経由で制御スイッチ１４（第１図参照
）へ供給される。
態、つまり論理０を生成する。同様に、低状態タイマ２
１は実クロックソース１５からのクロック信号が所定の
値より小さい振幅を有する間隔を表示する信号を生成す
る。この間隔はいわゆる低状態間隔であり、しきい値比
較器２４の第２の所定のしきい間隔と比較される。低状
態間隔が第２の所定のしきい値間隔より長い場合、実ク
ロック信号は存在しないとみなされ、しきい値比較器２
４は制御信号の第１の状態を生成する。他の場合、しき
い値比較器２４は、制御信号の第２の状態、つまり論理
０を生成する。本実施例では、低状態および高状態、つ
まり第１および第２のしきい値間隔は等しい。制御信号
はＯＲゲート２３経由で制御スイッチ１４（第１図参照
）へ供給される。
本発明の実施例は、単−実クロック信号および単一交代
クロック信号を使用して説明されてきたが、複数の実ク
ロック信号および対応する複数の交代クロック信号は他
のＣＭＯＳデバイス構成と供に使用される。
クロック信号を使用して説明されてきたが、複数の実ク
ロック信号および対応する複数の交代クロック信号は他
のＣＭＯＳデバイス構成と供に使用される。
第１図は本発明の一実施例のブロック図；第２図は第１
図の実施例のＣＭＯＳデバイスの配列図； 第３図は第１図の実施例で使用されている実クロック検
出器の詳細ブロック図である。 １０・・・回路 １１・・・擬似クロック発生器 １２・・・実クロック検出器 ■４・・・制御スイッチ ［５・・・実クロックソース １Ｇ・・・伝達ゲート １７・・・インバータ １８・・・ｐ−チャネルＭＯ８ＦＥＴ １９−ｎ−チャネルＭＯ３ＦＥＴ ２０・・・高状態タイマ ２１・・・低状態タイマ ２２・・・しきい値比較器 ２３・・・ＯＲゲート ２４・・・しきい値比較器
図の実施例のＣＭＯＳデバイスの配列図； 第３図は第１図の実施例で使用されている実クロック検
出器の詳細ブロック図である。 １０・・・回路 １１・・・擬似クロック発生器 １２・・・実クロック検出器 ■４・・・制御スイッチ ［５・・・実クロックソース １Ｇ・・・伝達ゲート １７・・・インバータ １８・・・ｐ−チャネルＭＯ８ＦＥＴ １９−ｎ−チャネルＭＯ３ＦＥＴ ２０・・・高状態タイマ ２１・・・低状態タイマ ２２・・・しきい値比較器 ２３・・・ＯＲゲート ２４・・・しきい値比較器
Claims (9)
- （１）電源に接続され、また実クロック信号を供給され
るＣＭＯＳデバイスを有する電流サージ排出装置におい
て 実クロック信号の不在を検出する検出手段；および 前記実クロック信号が不在の間、ＣＭＯＳデバイスに交
代クロック信号を供給する制御手段；からなることを特
徴とするＣＭＯＳデバイス用電流サージ排出装置。 - （２）前記検出手段は実クロック信号が不在のとき、第
１の所定の状態と、実クロック信号が存在するとき、第
２の所定の状態を有する制御信号を発生し；および 前記制御手段は制御信号の第１の状態に応答して、ＣＭ
ＯＳデバイスに交代クロック信号を供給し、制御信号の
第２の状態に応答してＣＭＯＳデバイスに実クロック信
号を供給するスイッチ制御手段を有することを特徴とす
る特許請求の範囲第１項に記載の装置。 - （３）前記検出手段は実クロック信号が第１の所定状態
にある第１の間隔と、実クロック信号が第２の所定状態
にある第２の間隔とを検出する内部検出手段と； 第１の所定しきい値間隔と前記第１の間隔を比較する第
１比較手段と；および 第２の所定しきい間値隔と前記第２の間隔を比較する第
２比較手段からなり 前記第１の間隔が前記第１しきい値間隔より長い場合、
または前記第２の間隔が第２のしきい値間隔より長い場
合、前記制御信号の第１の状態が生成されることを特徴
とする特許請求の範囲第２項に記載の装置。 - （４）前記第１のしきい値間隔と前記第２のしきい値間
隔とが等しいことを特徴とする特許請求の範囲第３項に
記載の装置。 - （５）所定の振幅および周波数を有する実クロック信号
を発生する実クロックソースを有することを特徴とする
特許請求の範囲第４項に記載の装置。 - （６）実クロック信号とほぼ等しい所定の振幅および周
波数を有する交代クロック信号ソースを有することを特
徴とする特許請求の範囲第５項に記載の装置。 - （７）ＣＭＯＳデバイスがＶＬＳＩチップに搭載されて
いることを特徴とする特許請求の範囲第６項に記載の装
置。 - （８）電力ソースに接続され、実クロック信号か供給さ
れるＣＭＯＳデバイス用電流サージ排出方法において、 実クロック信号の不在を検出するステップと実クロック
信号が不在の間ＣＭＯＳデバイスに交代クロック信号を
制御して供給するステップとからなることを特徴とする
ＣＭＯＳデバイス用電流サージ排出方法。 - （９）前記検出ステップは実クロック信号が不在のとき
第１の所定の状態、および実クロック信号が存在すると
き第２の所定の状態を有する制御信号を発生するステッ
プを含み；および 前記供給ステップは、前記制御信号の前期第１の所定の
状態に応答して、ＣＭＯＳデバイスに交代クロック信号
を供給するステップと、 前記制御信号が前記第２の所定の状態に応答してＣＭＯ
Ｓデバイスクロック信号を供給するステップ からなることを特徴とする特許請求の範囲第８項に記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/027,768 US4815041A (en) | 1987-03-19 | 1987-03-19 | Current surge elimination for CMOS devices |
| US027768 | 1987-03-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63245115A true JPS63245115A (ja) | 1988-10-12 |
Family
ID=21839688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056506A Pending JPS63245115A (ja) | 1987-03-19 | 1988-03-11 | Ｃｍｏｓデバイス用電流サージ排出装置およびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4815041A (ja) |
| EP (1) | EP0283202A2 (ja) |
| JP (1) | JPS63245115A (ja) |
| KR (1) | KR910004652B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| JP2815612B2 (ja) * | 1989-05-15 | 1998-10-27 | 株式会社ナムコ | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| US5255381A (en) * | 1990-07-03 | 1993-10-19 | Digital Equipment Corporation | Mode switching for a memory system with diagnostic scan |
| US5313623A (en) * | 1990-07-03 | 1994-05-17 | Digital Equipment Corporation | Method and apparatus for performing diagnosis scanning of a memory unit regardless of the state of the system clock and without affecting the store data |
| US5274094A (en) * | 1990-08-15 | 1993-12-28 | British Bio-Technology Limited | Production of heterobicyclic containing benzene sulfonamides |
| DE4321315C1 (de) * | 1993-06-26 | 1995-01-05 | Itt Ind Gmbh Deutsche | Takterzeugungsschaltung für taktgesteuerte Logikschaltungen |
| US5801561A (en) * | 1995-05-01 | 1998-09-01 | Intel Corporation | Power-on initializing circuit |
| JP2921463B2 (ja) * | 1996-01-30 | 1999-07-19 | 日本電気株式会社 | 半導体集積回路チップ |
| JP3062110B2 (ja) * | 1997-02-27 | 2000-07-10 | 日本電気アイシーマイコンシステム株式会社 | データラッチ回路 |
| US6265897B1 (en) * | 1999-12-17 | 2001-07-24 | Hewlett-Packard Company | Contention based logic gate driving a latch and driven by pulsed clock |
| TW573399B (en) * | 2002-11-20 | 2004-01-21 | Pixart Imaging Inc | Reset pulse generation device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS527521B2 (ja) * | 1971-09-10 | 1977-03-03 | ||
| JPS57116415A (en) * | 1981-01-10 | 1982-07-20 | Meidensha Electric Mfg Co Ltd | Reference pulse generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3778784A (en) * | 1972-02-14 | 1973-12-11 | Intel Corp | Memory system incorporating a memory cell and timing means on a single semiconductor substrate |
| US4627032A (en) * | 1983-11-25 | 1986-12-02 | At&T Bell Laboratories | Glitch lockout circuit for memory array |
-
1987
- 1987-03-19 US US07/027,768 patent/US4815041A/en not_active Expired - Lifetime
-
1988
- 1988-03-10 EP EP88302065A patent/EP0283202A2/en not_active Withdrawn
- 1988-03-11 JP JP63056506A patent/JPS63245115A/ja active Pending
- 1988-03-18 KR KR1019880002853A patent/KR910004652B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS527521B2 (ja) * | 1971-09-10 | 1977-03-03 | ||
| JPS57116415A (en) * | 1981-01-10 | 1982-07-20 | Meidensha Electric Mfg Co Ltd | Reference pulse generator |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890015474A (ko) | 1989-10-30 |
| US4815041A (en) | 1989-03-21 |
| KR910004652B1 (ko) | 1991-07-09 |
| EP0283202A2 (en) | 1988-09-21 |
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