JP2815612B2 - Ｃｍｏｓ入力型ｉｃおよび電源切替回路 - Google Patents
Ｃｍｏｓ入力型ｉｃおよび電源切替回路Info
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- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
- H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、少なくともその入力段にCMOS回路を用いた
CMOS入力型ICおよびその電源切替回路に関する。
CMOS入力型ICおよびその電源切替回路に関する。
［従来の技術］ CMOS入力型ICは、今日各種分野に幅広く用いられてお
り、特にカスタムICではCMOS入力型がその主流を占めて
いる。
り、特にカスタムICではCMOS入力型がその主流を占めて
いる。
特に、CMOSプロセスで作られたカスタムICは、通常動
作時の消費電力が非常に小さいことから、CMOS型カスタ
ムICは、電源の容量が限られるような場合のSRAMのコン
トロール用として幅広く用いられている。この種の回路
は、主電源の電圧が何等かの原因で低下した際、SRAM内
のデータが消去されることがないようバックアップ電源
を備えている。そして、主電源の電圧低下時に、カスタ
ムICおよびSRAMの電源を、主電源からバックアップ電源
へ切替えるように構成されている。
作時の消費電力が非常に小さいことから、CMOS型カスタ
ムICは、電源の容量が限られるような場合のSRAMのコン
トロール用として幅広く用いられている。この種の回路
は、主電源の電圧が何等かの原因で低下した際、SRAM内
のデータが消去されることがないようバックアップ電源
を備えている。そして、主電源の電圧低下時に、カスタ
ムICおよびSRAMの電源を、主電源からバックアップ電源
へ切替えるように構成されている。
しかし、従来のCMOS型カスタムICは、主電源からバッ
クアップ電源に切替える際、その入力バッファに比較的
大きなラッシュカレントが数十mm secが流れ、バックア
ップ電源の電圧降下を引き起す。このため、バックアッ
プ電源を使用しても、SRAM内のデータが破壊されてしま
うという問題があった。
クアップ電源に切替える際、その入力バッファに比較的
大きなラッシュカレントが数十mm secが流れ、バックア
ップ電源の電圧降下を引き起す。このため、バックアッ
プ電源を使用しても、SRAM内のデータが破壊されてしま
うという問題があった。
特に、このタイプの回路は、テレビゲーム用のカート
リッジに用いられることが多く、この場合にゲームカー
トリッジ内のSRAM内のデータが破壊されると、プレイヤ
ーはせっかく途中まで行ったゲームを再度初めからやり
直さなければならなくなるため、その対策が必要とされ
た。
リッジに用いられることが多く、この場合にゲームカー
トリッジ内のSRAM内のデータが破壊されると、プレイヤ
ーはせっかく途中まで行ったゲームを再度初めからやり
直さなければならなくなるため、その対策が必要とされ
た。
第４図には、SRAMコントロール用として用いられる従
来のCMOS型カスタムICの一例が示されており、このカス
タムIC10は、電源端子12と、複数の入力端子14−1,14−
2,…14−ｎとを有する。
来のCMOS型カスタムICの一例が示されており、このカス
タムIC10は、電源端子12と、複数の入力端子14−1,14−
2,…14−ｎとを有する。
前記電源端子12は、容量の大きな主電源に接続されて
いる。そして、各入力端子14−1,14−2,…14−ｎから入
力される信号S1,S2,…Snは、入力バッファとして用いら
れるインバータ回路16−1,16−2,…16−ｎを介してその
内部の演算制御回路18に入力され、ここで各種の演算制
御動作が行われ、図示しないSRAMの制御が行われる。
いる。そして、各入力端子14−1,14−2,…14−ｎから入
力される信号S1,S2,…Snは、入力バッファとして用いら
れるインバータ回路16−1,16−2,…16−ｎを介してその
内部の演算制御回路18に入力され、ここで各種の演算制
御動作が行われ、図示しないSRAMの制御が行われる。
そして、主電源がOFFされると、このカスタムIC10お
よび図示しないSRAMは、その電源端子12がバックアップ
電源に接続され、SRAM内に書き込まれているデータを保
持するよう動作する。
よび図示しないSRAMは、その電源端子12がバックアップ
電源に接続され、SRAM内に書き込まれているデータを保
持するよう動作する。
ところで、前記入力バッファ（第４図ではインバータ
回路16）は、電源ラインにＰチャンネルMOS−FETのソー
スが、またアースラインにＮチャンネルMOS−FETのソー
スが接続されており、さらに前記ＰチャンネルMOS−FET
のドレインと、ＮチャンネルMOS−FETのドレインとが接
続されている。
回路16）は、電源ラインにＰチャンネルMOS−FETのソー
スが、またアースラインにＮチャンネルMOS−FETのソー
スが接続されており、さらに前記ＰチャンネルMOS−FET
のドレインと、ＮチャンネルMOS−FETのドレインとが接
続されている。
これらＰチャンネルおよびＮチャンネルMOS−FETに
は、ゲート電圧が変化してオン状態からオフ状態に切替
わる途中に、両方ともオン状態になる遷移領域が存在
し、この遷移領域において電源ラインとアースラインが
導通状態になり、ラッシュカレントが流れるのである。
は、ゲート電圧が変化してオン状態からオフ状態に切替
わる途中に、両方ともオン状態になる遷移領域が存在
し、この遷移領域において電源ラインとアースラインが
導通状態になり、ラッシュカレントが流れるのである。
通常、ゲート電圧は瞬間的に切替わるので、このラッ
シュカレントが流れる時間も曲めて短時間であり、それ
ほど問題はない。
シュカレントが流れる時間も曲めて短時間であり、それ
ほど問題はない。
しかし、主電源がOFFされたような状態では、入力電
圧は不安定になり、ゲート電圧が長時間に亘って遷移領
域に滞留するという事態が生じることがある。
圧は不安定になり、ゲート電圧が長時間に亘って遷移領
域に滞留するという事態が生じることがある。
第６図には、入力バッファとして用いられるCMOS回路
の最も単純な形であるインバータ回路16が示されてい
る。同図において、TrAはＰチャンネル,TrBはＮチャン
ネルMOS−FETである。
の最も単純な形であるインバータ回路16が示されてい
る。同図において、TrAはＰチャンネル,TrBはＮチャン
ネルMOS−FETである。
このインバータ回路16は、in（ゲート電圧）がＨレベ
ルの場合には、TrBがON,TrAがOFFとなり、out（ドレイ
ン）がアースラインと導通し、Ｌレベルになる。また、
inがＬレベルの場合には、TrAがON,TrBがOFFとなり、ou
tが電源ラインと導通しＨレベルになる。前記TrAの閾値
は、通常TrBの閾値より高いため、両方のON状態が重複
する遷移領域が存在する。この遷移領域において電源ラ
インとアースラインが導通状態になり、ラッシュカレン
トが流れるのである。
ルの場合には、TrBがON,TrAがOFFとなり、out（ドレイ
ン）がアースラインと導通し、Ｌレベルになる。また、
inがＬレベルの場合には、TrAがON,TrBがOFFとなり、ou
tが電源ラインと導通しＨレベルになる。前記TrAの閾値
は、通常TrBの閾値より高いため、両方のON状態が重複
する遷移領域が存在する。この遷移領域において電源ラ
インとアースラインが導通状態になり、ラッシュカレン
トが流れるのである。
前述したように、前記TrA、TrBのゲート電圧は瞬間的
に切替わるので、それほど問題はないが、主電源がOFF
されたような状態では、入力電圧は不安定になり、ゲー
ト電圧が長時間に亘って遷移領域に滞留するとういう事
態が生じる。
に切替わるので、それほど問題はないが、主電源がOFF
されたような状態では、入力電圧は不安定になり、ゲー
ト電圧が長時間に亘って遷移領域に滞留するとういう事
態が生じる。
第７図には、CMOS入力型ICの電源が、例えば、5Vの主
電源から3Vのバックアップ電源に切替わる際における、
入力部インバータ回路16の遷移領域（ラッシュカレント
が流れる領域）の変化と、入力端子14−1,14−2,…14−
ｎに入力される信号の電圧変化が示されている。
電源から3Vのバックアップ電源に切替わる際における、
入力部インバータ回路16の遷移領域（ラッシュカレント
が流れる領域）の変化と、入力端子14−1,14−2,…14−
ｎに入力される信号の電圧変化が示されている。
CMOS入力型ICの入力端子14−1,14−2,…14−ｎに入力
される信号の電圧は、回路の性質の違いにより前記遷移
領域の変化とは異なった速度で変化する。
される信号の電圧は、回路の性質の違いにより前記遷移
領域の変化とは異なった速度で変化する。
特にCMOS入力型ICの前段の回路は、通常バックアップ
電源が供給されないので、主電源が切れると信号電圧は
状態によっては発振をすることもあり、いかなる変化を
するかは予測困難である。
電源が供給されないので、主電源が切れると信号電圧は
状態によっては発振をすることもあり、いかなる変化を
するかは予測困難である。
第７図（Ａ），（Ｂ），（Ｃ）には、入力端子14−1,
14−2,…14−ｎに入力される信号電圧がＨレベルから徐
々に下降する場合、Ｌレベルから発振する場合、Ｈレベ
ルから発振する場合の３つの変化の態様が示されてい
る。
14−2,…14−ｎに入力される信号電圧がＨレベルから徐
々に下降する場合、Ｌレベルから発振する場合、Ｈレベ
ルから発振する場合の３つの変化の態様が示されてい
る。
同図（Ａ）では、入力される信号電圧が長時間に亘っ
て遷移領域を横切り、同図（Ｂ），（Ｃ）では何回も遷
移領域に突入して、結果的に長時間亘って遷移領域に滞
留する。
て遷移領域を横切り、同図（Ｂ），（Ｃ）では何回も遷
移領域に突入して、結果的に長時間亘って遷移領域に滞
留する。
このように、入力信号が長時間に亘って遷移領域に滞
留すると、CMOS入力型IC内では、長時間に亘って電源ラ
インからアースラインに向ってラッシュカレントが流れ
ることになり、容量の小さなバックアップ電源はこの電
力消費に耐えられず、電圧が大きく低下してしまう。
留すると、CMOS入力型IC内では、長時間に亘って電源ラ
インからアースラインに向ってラッシュカレントが流れ
ることになり、容量の小さなバックアップ電源はこの電
力消費に耐えられず、電圧が大きく低下してしまう。
以上は、入力部の回路がインバータ回路である場合を
例にとり説明したが、その他の回路であっても、同様で
ある。これは、CMOS入力型ICの電源ラインが、Ｐチャン
ネルMOS−FETのソース，ドレイン,NチャンネルMOS−FET
のドレイン，ソースを介してアースラインに接続されて
いるため、同様に長時間のラッシュカレントが流れ、バ
ックアップ電源の電圧が大きく低下するからである。
例にとり説明したが、その他の回路であっても、同様で
ある。これは、CMOS入力型ICの電源ラインが、Ｐチャン
ネルMOS−FETのソース，ドレイン,NチャンネルMOS−FET
のドレイン，ソースを介してアースラインに接続されて
いるため、同様に長時間のラッシュカレントが流れ、バ
ックアップ電源の電圧が大きく低下するからである。
この電圧低下時間は、50〜100m secと、SRAMの動作時
間100〜200nsに比べて極めて長いため、この間にSRAM内
に保持されたデータが破壊されてしまう。
間100〜200nsに比べて極めて長いため、この間にSRAM内
に保持されたデータが破壊されてしまう。
このため、従来のゲート用カートリッジでは、SRAMの
コントロール用カスタムICをバックアップ電源から切り
離し、別にディスクリート回路で構成されたスタンバイ
モード切替回路を設け、主電源からバックアップ電源に
切替えた後は、スタンバイモード切替回路を用いてSRAM
をデータ保持のみを行うスタンバイモードに制御すると
いう方法をとっていた。しかし、この方法では、回路全
体の部品点数が増加し、高価になることが避けられない
という問題があった。
コントロール用カスタムICをバックアップ電源から切り
離し、別にディスクリート回路で構成されたスタンバイ
モード切替回路を設け、主電源からバックアップ電源に
切替えた後は、スタンバイモード切替回路を用いてSRAM
をデータ保持のみを行うスタンバイモードに制御すると
いう方法をとっていた。しかし、この方法では、回路全
体の部品点数が増加し、高価になることが避けられない
という問題があった。
［発明が解決しようとする問題点］ 本発明は、このような従来の課題に鑑みてなされたも
のであり、その目的は、主電源からバックアップ電源へ
の切替え時に、ラッシュカレントによる電源電圧の低下
を引起すことのないCMOS入力型ICを提供することにあ
る。
のであり、その目的は、主電源からバックアップ電源へ
の切替え時に、ラッシュカレントによる電源電圧の低下
を引起すことのないCMOS入力型ICを提供することにあ
る。
［問題点を解決するための手段］ 前記目的を達成するため、本発明のCMOS入力型ICは、 入出力端子に接続されたCMOS型の入力バッファ及び出
力バッファを有するバッファ回路を含み、電源として主
電源とバックアップ電源とを切替え使用するCMOS型カス
タムICであって、 前記入力バッファは、 前記入出力端子を入力端子として機能させるように接
続され、 前記出力バッファは、 主電源の使用時には、オフ制御され、バックアップ電
源への切替時には、前記入出力端子の信号レベルを強制
的にＬレベルに引き下げ、またはＨレベルに引き上げ、
バックアップ電源の電圧低下を防止するように接続され
たことを特徴とする。
力バッファを有するバッファ回路を含み、電源として主
電源とバックアップ電源とを切替え使用するCMOS型カス
タムICであって、 前記入力バッファは、 前記入出力端子を入力端子として機能させるように接
続され、 前記出力バッファは、 主電源の使用時には、オフ制御され、バックアップ電
源への切替時には、前記入出力端子の信号レベルを強制
的にＬレベルに引き下げ、またはＨレベルに引き上げ、
バックアップ電源の電圧低下を防止するように接続され
たことを特徴とする。
これにより、本発明によれば、主電源からバックアッ
プ電源への切替え時に、CMOS入力型ICに従来のようにラ
ッシュカレントが長時間流れることがなく、容量の小さ
なバックアップ電源の電圧低下を引起すことがない。
プ電源への切替え時に、CMOS入力型ICに従来のようにラ
ッシュカレントが長時間流れることがなく、容量の小さ
なバックアップ電源の電圧低下を引起すことがない。
特に、CMOS入力型ICの入力遮断手段は、主電源からバ
ックアップ電源へ切替える直前に動作させることが好ま
しく、これにより、電源切替え時にラッシュカレントが
流れることをより完全に防止することができる。
ックアップ電源へ切替える直前に動作させることが好ま
しく、これにより、電源切替え時にラッシュカレントが
流れることをより完全に防止することができる。
［実施例］ 次に本発明の好適な実施例を図面に基づき詳細に説明
する。
する。
第２図には、本発明が適用されたビデオゲーム装置の
一例が示され、実施例の装置には、内部にゲーム演算回
路が設けられたゲーム機本体20と、このゲーム機本体20
に接続されるCRT22およびゲーム操作部24とを有する。
一例が示され、実施例の装置には、内部にゲーム演算回
路が設けられたゲーム機本体20と、このゲーム機本体20
に接続されるCRT22およびゲーム操作部24とを有する。
また、ゲーム機本体20は、外部記憶装置としてゲーム
カートリッジ26が着脱自在に装着され、このゲームカー
トリッジ26に内には、ゲーム用プログラムが記憶された
ROM、各種ゲームデータが書き込まれるSRAM等が設けら
れている。
カートリッジ26が着脱自在に装着され、このゲームカー
トリッジ26に内には、ゲーム用プログラムが記憶された
ROM、各種ゲームデータが書き込まれるSRAM等が設けら
れている。
第３図には、前記ゲームカートリッジ26内の回路の一
部が示され、このゲームカートリッジ26は、そのコネク
タ部26a内に電源端子30および入出力端子32が設けられ
ている。そして、ゲームカートリッジ26は、ゲーム機本
体20へ装着されることにより、電源端子30を介しゲーム
機本体20の主電源Vccに接続され、また入出力端子32を
介しゲーム機本体20の入出力端子に接続させる。
部が示され、このゲームカートリッジ26は、そのコネク
タ部26a内に電源端子30および入出力端子32が設けられ
ている。そして、ゲームカートリッジ26は、ゲーム機本
体20へ装着されることにより、電源端子30を介しゲーム
機本体20の主電源Vccに接続され、また入出力端子32を
介しゲーム機本体20の入出力端子に接続させる。
また、このゲームカートリッジ26内には、各種ゲーム
演算用のデータが書き込まれるSRAM34と、このSRAM34の
コントロール回路として機能するCMOS型カスタムIC36
と、前記主電源Vccのバックアップ用として用いられる
バックアップ電源38およびバックアップコンデンサ40
と、電源の切替えを行う電源切替制御回路42とが設けら
れている。
演算用のデータが書き込まれるSRAM34と、このSRAM34の
コントロール回路として機能するCMOS型カスタムIC36
と、前記主電源Vccのバックアップ用として用いられる
バックアップ電源38およびバックアップコンデンサ40
と、電源の切替えを行う電源切替制御回路42とが設けら
れている。
前記バックアップ電源38は、消費電力の少ないCMOS型
のカスタムIC36,SRAM34のバックアップ用として用いる
限り、数年間のバックアップに耐える十分な容量を備え
ているが、通常動作に使用される電流消費に耐えられる
程の容量は備えておらず、また従来装置のようにカスタ
ムIC36に長時間のラッシュカレントが流れると、電源ラ
インに付加されているバックアップコンデンサも耐えき
れず、その電源電圧は大幅に低下してしまう。
のカスタムIC36,SRAM34のバックアップ用として用いる
限り、数年間のバックアップに耐える十分な容量を備え
ているが、通常動作に使用される電流消費に耐えられる
程の容量は備えておらず、また従来装置のようにカスタ
ムIC36に長時間のラッシュカレントが流れると、電源ラ
インに付加されているバックアップコンデンサも耐えき
れず、その電源電圧は大幅に低下してしまう。
前記電源切替制御回路42は、電圧比較器44および電源
切替器46とから構成される。
切替器46とから構成される。
電圧比較器44は、電圧監視手段として機能し、主電源
Vccとバックアップ電源38の電圧を常時比較し、主電源V
ccの電圧がバックアップ電源38の電圧以下まで低下した
際、電源切替指令100を電源切替器46およびカスタムIC3
6へ向け出力する。
Vccとバックアップ電源38の電圧を常時比較し、主電源V
ccの電圧がバックアップ電源38の電圧以下まで低下した
際、電源切替指令100を電源切替器46およびカスタムIC3
6へ向け出力する。
電源切替器46は、通常は電源端子30に接続された主電
源VccをカスタムIC36,SRAM34の各電源端子36a,34aに接
続し、電源切替指令100が出力されると、前記各電源端
子34a,36aに接続される電源を主電源Vccからバックアッ
プ電源38に切替え制御する。
源VccをカスタムIC36,SRAM34の各電源端子36a,34aに接
続し、電源切替指令100が出力されると、前記各電源端
子34a,36aに接続される電源を主電源Vccからバックアッ
プ電源38に切替え制御する。
本実施例では主電源Vccは5V,バックアップ電源38は3V
に設定されている。従って、ゲームカートリッジ26をゲ
ーム機本体20へ装着した場合には、通常は主電源Vccの
電圧がバックアップ電源38の電圧を上回るため、カスタ
ムIC36およびSRAM34には主電源Vccから駆動電圧が供給
される。
に設定されている。従って、ゲームカートリッジ26をゲ
ーム機本体20へ装着した場合には、通常は主電源Vccの
電圧がバックアップ電源38の電圧を上回るため、カスタ
ムIC36およびSRAM34には主電源Vccから駆動電圧が供給
される。
前記カスタムIC36は、主電源Vccを用いる動作時にSRA
M34を制御する機能以外に、バックアップ電源38を用い
る動作時に、SRAM34をスタンバイモードに制御するスタ
ンバイモード切替回路としての機能を内蔵している。
M34を制御する機能以外に、バックアップ電源38を用い
る動作時に、SRAM34をスタンバイモードに制御するスタ
ンバイモード切替回路としての機能を内蔵している。
そして、主電源Vccを用いる場合に、カスタムIC36
は、入出力端子32を介しゲーム機本体20側から入力され
る入力信号200に基づき各種制御演算を行い、SRAM34に
向けコントロール信号300およびアドレス信号400を出力
する。前記コントロール信号300としては、例えばCE,O
E,R/W等の各種信号がある。
は、入出力端子32を介しゲーム機本体20側から入力され
る入力信号200に基づき各種制御演算を行い、SRAM34に
向けコントロール信号300およびアドレス信号400を出力
する。前記コントロール信号300としては、例えばCE,O
E,R/W等の各種信号がある。
CE信号は、複数のSRAM34（第３図では理解を簡単にす
るために１個のSRAMを図示したが、実際の回路ではこの
SRAMが複数個設けられている）から任意のSRAMを選択す
るチップイネーブル信号であり、OE信号は、選択された
SRAM34を読み出し可能状態に制御するアウトプットイネ
ーブル信号であり、R/W信号は選択されたSRAMの書き込
み及び読み出しを制御するリードライト信号である。
るために１個のSRAMを図示したが、実際の回路ではこの
SRAMが複数個設けられている）から任意のSRAMを選択す
るチップイネーブル信号であり、OE信号は、選択された
SRAM34を読み出し可能状態に制御するアウトプットイネ
ーブル信号であり、R/W信号は選択されたSRAMの書き込
み及び読み出しを制御するリードライト信号である。
そして、SRAM34は、カスタムIC36からコントロール信
号300として入力されるCE信号に基づき、書き込み読み
出し動作可能な動作モードと、書き込まれたデータを単
に記憶保持するスタンバイモードとに切替え制御され
る。そして、動作モード時に入力されるOE,R/W信号に基
づき、アドレス信号400で指定されるエリアにデータの
書き込みおよび読み出しを行う。
号300として入力されるCE信号に基づき、書き込み読み
出し動作可能な動作モードと、書き込まれたデータを単
に記憶保持するスタンバイモードとに切替え制御され
る。そして、動作モード時に入力されるOE,R/W信号に基
づき、アドレス信号400で指定されるエリアにデータの
書き込みおよび読み出しを行う。
ところで、プレイヤーがゲームを途中で中断し、ゲー
ムカートリッジ26をゲーム機本体20から引き抜いたり、
またゲーム途中で主電源Vccの電圧が何等かの原因で低
下すると、電源切替器46はカスタムIC36およびSRAM34の
電源を自動的に主電源Vccからバックアップ電源38に切
替える。これにより、カスタムIC36は、SRAM34をスタン
バイモードに制御し、ゲーム中断時に書き込まれたデー
タをそのまま保持させる。
ムカートリッジ26をゲーム機本体20から引き抜いたり、
またゲーム途中で主電源Vccの電圧が何等かの原因で低
下すると、電源切替器46はカスタムIC36およびSRAM34の
電源を自動的に主電源Vccからバックアップ電源38に切
替える。これにより、カスタムIC36は、SRAM34をスタン
バイモードに制御し、ゲーム中断時に書き込まれたデー
タをそのまま保持させる。
本発明の特徴は、このような主電源Vccからバックア
ップ電源38への切替時に、CMOS型カスタムIC36内に発生
するラッシュカレントを低減し、バックアップ電源38の
電源電圧の一時的低下を防止したことにある。
ップ電源38への切替時に、CMOS型カスタムIC36内に発生
するラッシュカレントを低減し、バックアップ電源38の
電源電圧の一時的低下を防止したことにある。
これにより、電源切替時に、従来装置で問題となって
いたSRAM34内のデータ破壊を防止することが可能とな
る。
いたSRAM34内のデータ破壊を防止することが可能とな
る。
第１図には、本発明が適用されたCMOS型カスタムIC36
の具体的な回路構成が示されており、実施例のカスタム
IC36は、電源切替器46を介して電源電圧が供給される電
源端子36aと、入力信号200が入力される複数の信号入力
端子50−1,50−2,…50−ｎと、前記電源切替指令100が
入力される制御入力端子52とを有し、各信号入力端子50
−1,50−2,…50−ｎに入力される信号S1,S2,…Snは入力
遮断回路60−1,60−2,…60−ｎを介し内部の演算制御回
路70へ入力される。
の具体的な回路構成が示されており、実施例のカスタム
IC36は、電源切替器46を介して電源電圧が供給される電
源端子36aと、入力信号200が入力される複数の信号入力
端子50−1,50−2,…50−ｎと、前記電源切替指令100が
入力される制御入力端子52とを有し、各信号入力端子50
−1,50−2,…50−ｎに入力される信号S1,S2,…Snは入力
遮断回路60−1,60−2,…60−ｎを介し内部の演算制御回
路70へ入力される。
本発明において、前記各入力遮断回路60−1,60−2,…
60−ｎは、通常はS1,S2…Snの入力信号200を演算制御回
路70へ向け出力し、制御入力端子52に切替信号100が入
力されたときに、入力信号200を強制的にＬレベルに引
き下げまたはＨレベルに引き上げる出力バッファ回路を
用いて形成されている。
60−ｎは、通常はS1,S2…Snの入力信号200を演算制御回
路70へ向け出力し、制御入力端子52に切替信号100が入
力されたときに、入力信号200を強制的にＬレベルに引
き下げまたはＨレベルに引き上げる出力バッファ回路を
用いて形成されている。
実施例において、前記CMOS入力型ICはゲートアレイ型
カスタムICであり、入力バッファである第１のバッファ
62と、出力バッファである第２のバッファ64の両方を使
用した双方向性バッファとして入力端子50に接続されて
いる。そして、前記第２のバッファ64は入力側がアース
され、出力側が端子50に接続されることにより、入力信
号を強制的にＬレベルに引き下げる入力遮回路として働
く。
カスタムICであり、入力バッファである第１のバッファ
62と、出力バッファである第２のバッファ64の両方を使
用した双方向性バッファとして入力端子50に接続されて
いる。そして、前記第２のバッファ64は入力側がアース
され、出力側が端子50に接続されることにより、入力信
号を強制的にＬレベルに引き下げる入力遮回路として働
く。
なお、このCMOS入力型ICは、第２のバッファ64の入力
側を電源ラインに接続すれば、入力信号200の強制的に
Ｈレベルに引き上げる入力遮断回路として働く。
側を電源ラインに接続すれば、入力信号200の強制的に
Ｈレベルに引き上げる入力遮断回路として働く。
そして、前記第１のバッファ62は入力側が端子50に接
続され出力側が演算制御回路70に接続されており、入力
信号200を演算制御回路70へ導く働きをしている。
続され出力側が演算制御回路70に接続されており、入力
信号200を演算制御回路70へ導く働きをしている。
また、実施例において前記第２のバッファ64は、トラ
イステート型のCMOSバッファであり、入力と出力の他
に、ゲート信号ラインを有し、このゲート信号ラインの
ラインにより、入力側と出力側とがハイインピーダンス
状態と導通状値の２通りの関係を取るようになってい
る。制御入力端子52はバッファ66を介し、この第２のバ
ッファ64のゲート信号ラインに接続されており、電源切
替指令100が入力されたときに第２のバッファ64をハイ
インピーダンス状態から導通状態に切替える。
イステート型のCMOSバッファであり、入力と出力の他
に、ゲート信号ラインを有し、このゲート信号ラインの
ラインにより、入力側と出力側とがハイインピーダンス
状態と導通状値の２通りの関係を取るようになってい
る。制御入力端子52はバッファ66を介し、この第２のバ
ッファ64のゲート信号ラインに接続されており、電源切
替指令100が入力されたときに第２のバッファ64をハイ
インピーダンス状態から導通状態に切替える。
従って、第２のバッファ64は、電源切替指令100が入
力されない間は常にハイインピーダンス状態であり、各
入力端子50から入力される信号Ｓはそのまま第１のバッ
ファ62に入力され、第１のバッファ62を介して演算制御
回路70へ入力されることになる。
力されない間は常にハイインピーダンス状態であり、各
入力端子50から入力される信号Ｓはそのまま第１のバッ
ファ62に入力され、第１のバッファ62を介して演算制御
回路70へ入力されることになる。
そして、電源切替指令100が入力されると、前記第２
のバッファ64は瞬時に導通状態となり、その入力側はア
ースに接続されたＬレベルであるので、その出力側はア
ースと導通する。その結果、入力端子50に入力される信
号ＳがＨレベルかＬレベルかに拘らず、第１のバッファ
62の入力側がアースと導通して強制的かつ瞬時にＬレベ
ルに設定されるので、従来装置のように長時間のラッシ
ュカレントが発生することがなくなる。
のバッファ64は瞬時に導通状態となり、その入力側はア
ースに接続されたＬレベルであるので、その出力側はア
ースと導通する。その結果、入力端子50に入力される信
号ＳがＨレベルかＬレベルかに拘らず、第１のバッファ
62の入力側がアースと導通して強制的かつ瞬時にＬレベ
ルに設定されるので、従来装置のように長時間のラッシ
ュカレントが発生することがなくなる。
第５図（Ｂ）には、入力端子50にＨレベルの信号Ｓが
入力されている状態で、主電源Vccからバックアップ電
源38への切替えが行われた際のタイミングチャートが示
されている。
入力されている状態で、主電源Vccからバックアップ電
源38への切替えが行われた際のタイミングチャートが示
されている。
主電源Vccの電圧が低下し、バックアップ電源38の電
圧より低くなると、電圧比較器44は電源器替指令100を
出力する。
圧より低くなると、電圧比較器44は電源器替指令100を
出力する。
そして、カスタムIC36は、この切替指令100を各入力
遮断回路60−1,60−2,…60−ｎの第２のバッファ64へ入
力し、各入力端子50−1,50−2,…50−ｎの電圧を強制的
にＬレベルに設定する。
遮断回路60−1,60−2,…60−ｎの第２のバッファ64へ入
力し、各入力端子50−1,50−2,…50−ｎの電圧を強制的
にＬレベルに設定する。
このとき、切替指令100が出力されてから入力端子50
の電圧がＬレベルに設定されるまでに要する時間は、数
n sec程度であり、従来のCMOS型カスタムICに比べ、ラ
ッシュカレントが流れる時間を数万分の１以下まで短く
することができる。
の電圧がＬレベルに設定されるまでに要する時間は、数
n sec程度であり、従来のCMOS型カスタムICに比べ、ラ
ッシュカレントが流れる時間を数万分の１以下まで短く
することができる。
なお、この程度の時間であれば、仮にカスタムIC36に
ラッシュカレント流れたとしても、SRAM34の電源ライン
に付加されているバックアップコンデンサー40によって
も、バックアップ側の電源電圧を確保することができ、
SRAM34のデータの内容をより安定して保持させることが
できる。
ラッシュカレント流れたとしても、SRAM34の電源ライン
に付加されているバックアップコンデンサー40によって
も、バックアップ側の電源電圧を確保することができ、
SRAM34のデータの内容をより安定して保持させることが
できる。
なお、本実施例では電源切替器46による電源の切替え
動作と、入力遮断回路60の動作とをほぼ同時に行う場合
を例にとり説明したが、前記入力遮断回路60の動作を電
源切替え動作に幾分先立って行うことにより、ラッシュ
カレントの影響をより確実に低減しSRAM34内のデータを
さらに確実に保持することが可能となる。
動作と、入力遮断回路60の動作とをほぼ同時に行う場合
を例にとり説明したが、前記入力遮断回路60の動作を電
源切替え動作に幾分先立って行うことにより、ラッシュ
カレントの影響をより確実に低減しSRAM34内のデータを
さらに確実に保持することが可能となる。
なお、周知のようにCMOS型カスタムIC36では、各入力
端子50−1,50−2,…50−ｎと演算制御回路70との間に設
けるバッファを、ユーザが自由に任意の回路構成とする
ことができる。このため、第１図に示すような回路構成
のカスタムIC36を簡単に得ることができる。
端子50−1,50−2,…50−ｎと演算制御回路70との間に設
けるバッファを、ユーザが自由に任意の回路構成とする
ことができる。このため、第１図に示すような回路構成
のカスタムIC36を簡単に得ることができる。
特にゲートアレイやスタンダードセルのようなカスタ
ムICは、ほとんどの場合、入出力端子には入力バッファ
と出力バッファの両方が準備され、ユーザーが必要に応
じて一方を選択して使用するように設計されているの
で、この入力バッファと出力バッファの両方を使用して
双方向性のバッファとすることにより、極めて簡単に第
１図に示すような回路を得ることができ、またカスタム
IC内に準備された回路を有効に利用することができるも
のである。
ムICは、ほとんどの場合、入出力端子には入力バッファ
と出力バッファの両方が準備され、ユーザーが必要に応
じて一方を選択して使用するように設計されているの
で、この入力バッファと出力バッファの両方を使用して
双方向性のバッファとすることにより、極めて簡単に第
１図に示すような回路を得ることができ、またカスタム
IC内に準備された回路を有効に利用することができるも
のである。
なお、本発明は前記実施例に限定されるものではな
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。
く、本発明の要旨の範囲内で種々の変形実施が可能であ
る。
例えば、前記実施例では、本発明をゲームカートリッ
ジ26に適用した場合を例にとり説明したが、本発明は、
主電源とバックアップ電源とを切り替え使用するCMOS入
力型ICを用いた回路であれば、これ以外の各種回路に対
し幅広く適用することができ、例えば、バックアップ電
源を備えたハンディワープロ，ラップトップ，パソコン
およびその他の用途に用いることができる。
ジ26に適用した場合を例にとり説明したが、本発明は、
主電源とバックアップ電源とを切り替え使用するCMOS入
力型ICを用いた回路であれば、これ以外の各種回路に対
し幅広く適用することができ、例えば、バックアップ電
源を備えたハンディワープロ，ラップトップ，パソコン
およびその他の用途に用いることができる。
また、前記実施例では、CMOS型カスタムIC36を例にと
り説明したが、本発明はこれに限らず、これ以外の各種
CMOS入力型ICに対し幅広く適用可能であることはいうま
でもない。
り説明したが、本発明はこれに限らず、これ以外の各種
CMOS入力型ICに対し幅広く適用可能であることはいうま
でもない。
また、前記実施例では、SRAMのコントロール用にCMOS
入力型ICを用いた場合を例にとり説明したが、本発明は
これに限らず、これ以外各種用途のCMOS入力型ICに対し
適用可能である。
入力型ICを用いた場合を例にとり説明したが、本発明は
これに限らず、これ以外各種用途のCMOS入力型ICに対し
適用可能である。
［発明の効果］ 以上説明したように、本発明によれば、主電源からバ
ックアップ電源へ切替わる際、CMOS入力型IC内部に長時
間ラッシュカレントが発生することがないため、ラッシ
ュカレントに起因する電源電圧の低下を防止することが
できるという効果がある。
ックアップ電源へ切替わる際、CMOS入力型IC内部に長時
間ラッシュカレントが発生することがないため、ラッシ
ュカレントに起因する電源電圧の低下を防止することが
できるという効果がある。
特に、本発明のCMOS入力型ICは、前述したよう電源切
替え時にラッシュカレントが発生することがない。この
ため、従来、電源切替え時にRAMをスタンバイモードに
切替え制御するためにディスクリート部品を用いて別に
設けられていたスタンバイモード切替回路を、CMOS入力
型IC内に内蔵させることができる。これにより、CMOS入
力型ICを用いRAMをコントロールする場合でも、その制
御回路の部品点数を減少し、回路構成を簡単かつ安価な
ものとすることができる。
替え時にラッシュカレントが発生することがない。この
ため、従来、電源切替え時にRAMをスタンバイモードに
切替え制御するためにディスクリート部品を用いて別に
設けられていたスタンバイモード切替回路を、CMOS入力
型IC内に内蔵させることができる。これにより、CMOS入
力型ICを用いRAMをコントロールする場合でも、その制
御回路の部品点数を減少し、回路構成を簡単かつ安価な
ものとすることができる。
第１図は本発明が適用されたCMOS入力型ICの好適な一例
を示すブロック回路図、 第２図は本発明が適用されたTVゲーム装置の説明図、 第３図は第２図に示すゲームカートリッジ26の回路の一
部を示すブロック図、 第４図は従来のCMOS入力型ICの一例を示す説明図、 第５図は主電源からバックアップ電源へ切換える際のタ
イミングチャート図であり、同図（Ａ）は従来装置のタ
イミングチャート図、同図（Ｂ）は本発明のタイミング
チャート図、 第６図はCMOS入力型ICの入力側に設けらたバッファ（イ
ンバータ）の具体的な回路構成の説明図である。 第７図は、入力部インバータ回路の遷移領域の変化と、
入力端子に入力される信号の電圧変化の説明図であり、
同図（Ａ），（Ｂ），（Ｃ）は、それぞれ入力信号電圧
がＨレベルから徐々に下降する場合、Ｌレベルから発振
する場合、Ｈレベルから発振する場合の３つの変化の態
様を示す説明図である。 34……SRAM、 36……CMOS型カスタムIC、 38……バックアップ電源、44……電圧比較器、 46……電源切換器、52……制御入力端子、 60……入力遮断回路、62……第１のバッファ、 64……第２のバッファ、100……電源切替指令、 200……入力信号。
を示すブロック回路図、 第２図は本発明が適用されたTVゲーム装置の説明図、 第３図は第２図に示すゲームカートリッジ26の回路の一
部を示すブロック図、 第４図は従来のCMOS入力型ICの一例を示す説明図、 第５図は主電源からバックアップ電源へ切換える際のタ
イミングチャート図であり、同図（Ａ）は従来装置のタ
イミングチャート図、同図（Ｂ）は本発明のタイミング
チャート図、 第６図はCMOS入力型ICの入力側に設けらたバッファ（イ
ンバータ）の具体的な回路構成の説明図である。 第７図は、入力部インバータ回路の遷移領域の変化と、
入力端子に入力される信号の電圧変化の説明図であり、
同図（Ａ），（Ｂ），（Ｃ）は、それぞれ入力信号電圧
がＨレベルから徐々に下降する場合、Ｌレベルから発振
する場合、Ｈレベルから発振する場合の３つの変化の態
様を示す説明図である。 34……SRAM、 36……CMOS型カスタムIC、 38……バックアップ電源、44……電圧比較器、 46……電源切換器、52……制御入力端子、 60……入力遮断回路、62……第１のバッファ、 64……第２のバッファ、100……電源切替指令、 200……入力信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 誠市 東京都大田区多摩川２丁目８番５号 株 式会社ナムコ内 (56)参考文献 特開 昭62−81941（ＪＰ，Ａ) 特開 昭57−204159（ＪＰ，Ａ) 実開 昭63−65200（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/26 - 1/32 G06F 3/00 H03K 19/00 101
Claims (3)
- 【請求項１】入出力端子に接続されたCMOS型の入力バッ
ファ及び出力バッファを有するバッファ回路を含み、電
源として主電源とバックアップ電源とを切替え使用する
CMOS型カスタムICであって、 前記入力バッファは、 前記入出力端子を入力端子として機能させるように接続
され、 前記出力バッファは、 主電源の使用時には、オフ制御され、バックアップ電源
への切替時には、前記入出力端子の信号レベルを強制的
にＬレベルに引き下げ、またはＨレベルに引き上げ、バ
ックアップ電源の電圧低下を防止するように接続された
ことを特徴とするCMOS入力型IC。 - 【請求項２】請求項１において、 前記入出力端子は複数設けられ、 前記バッファ回路は、前記各入出力端子に対応して複数
設けられたことを特徴とするCMOS入力型IC。 - 【請求項３】請求項１、２のいずれかにおいて、 主電源からバックアップ電源への切替えに際し、RAMを
スタンバイモードに制御する回路を含むことを特徴とす
るCMOS入力型IC。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121865A JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
| US07/522,930 US5128863A (en) | 1989-05-15 | 1990-05-14 | Clamping circuit for CMOS-input-type IC and power switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121865A JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02300813A JPH02300813A (ja) | 1990-12-13 |
| JP2815612B2 true JP2815612B2 (ja) | 1998-10-27 |
Family
ID=14821844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121865A Expired - Fee Related JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5128863A (ja) |
| JP (1) | JP2815612B2 (ja) |
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| US5273294A (en) * | 1991-02-04 | 1993-12-28 | Tengen Ltd. | Game memory |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
| US5834859A (en) * | 1996-11-18 | 1998-11-10 | Waferscale Integration, Inc. | Battery backed configurable output buffer |
| US5841724A (en) * | 1997-06-12 | 1998-11-24 | Enable Semiconductor, Inc. | Voltage source and memory-voltage switch in a memory chip |
| JP2000057772A (ja) * | 1998-08-12 | 2000-02-25 | Nec Corp | 半導体記憶装置 |
| JP4194247B2 (ja) * | 2001-03-02 | 2008-12-10 | 三洋電機株式会社 | マイクロコンピュータ |
| KR100562435B1 (ko) * | 2001-10-10 | 2006-03-20 | 소니 컴퓨터 엔터테인먼트 아메리카 인코포레이티드 | 게임 데이터 저장 시스템 및 그 방법 |
| US6845044B2 (en) * | 2002-01-29 | 2005-01-18 | Lattice Semiconductor Corporation | Method of preventing high Icc at start-up in zero-power EEPROM cells for PLD applications |
| US6753722B1 (en) * | 2003-01-30 | 2004-06-22 | Xilinx, Inc. | Method and apparatus for voltage regulation within an integrated circuit |
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| US8447421B2 (en) * | 2008-08-19 | 2013-05-21 | Sony Computer Entertainment Inc. | Traffic-based media selection |
| US8290604B2 (en) * | 2008-08-19 | 2012-10-16 | Sony Computer Entertainment America Llc | Audience-condition based media selection |
| US8484219B2 (en) | 2010-09-21 | 2013-07-09 | Sony Computer Entertainment America Llc | Developing a knowledge base associated with a user that facilitates evolution of an intelligent user interface |
| US8504487B2 (en) | 2010-09-21 | 2013-08-06 | Sony Computer Entertainment America Llc | Evolution of a user interface based on learned idiosyncrasies and collected data of a user |
| JP5562496B2 (ja) * | 2012-01-13 | 2014-07-30 | 三菱電機株式会社 | Ｓｒａｍメモリカード及び電圧監視回路 |
| JP6020076B2 (ja) * | 2012-11-16 | 2016-11-02 | 株式会社ソシオネクスト | インタフェース回路及び半導体装置 |
| US9105178B2 (en) | 2012-12-03 | 2015-08-11 | Sony Computer Entertainment Inc. | Remote dynamic configuration of telemetry reporting through regular expressions |
| JP6275478B2 (ja) * | 2013-12-26 | 2018-02-07 | ラピスセミコンダクタ株式会社 | 電源装置、電源装置の制御方法、及び電源装置を含む通信装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4617473A (en) * | 1984-01-03 | 1986-10-14 | Intersil, Inc. | CMOS backup power switching circuit |
| US4777626A (en) * | 1984-12-22 | 1988-10-11 | Tokyo Electric Co., Ltd. | Memory device having backup power supply |
| US4607351A (en) * | 1985-01-14 | 1986-08-19 | International Business Machine Corp. | Cartridge memory protection |
| US4692903A (en) * | 1985-07-15 | 1987-09-08 | Zenith Electronics Corporation | Memory loss protection circuit |
| JPS6281941A (ja) * | 1985-10-03 | 1987-04-15 | 三菱電機株式会社 | バツテリバツクアツプ装置 |
| JPS6337269A (ja) * | 1986-08-01 | 1988-02-17 | Fujitsu Ltd | モ−ド選定回路 |
| US4815041A (en) * | 1987-03-19 | 1989-03-21 | American Telephone And Telegraph Company | Current surge elimination for CMOS devices |
| US4984211A (en) * | 1988-02-16 | 1991-01-08 | Texas Instruments Incorporated | Battery backup bus scheme for an ECL BiCMOS SRAM |
| US4884242A (en) * | 1988-05-26 | 1989-11-28 | Applied Automation, Inc. | Backup power system for dynamic memory |
-
1989
- 1989-05-15 JP JP1121865A patent/JP2815612B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-14 US US07/522,930 patent/US5128863A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02300813A (ja) | 1990-12-13 |
| US5128863A (en) | 1992-07-07 |
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Legal Events
| Date | Code | Title | Description |
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