JP5562496B2 - Ｓｒａｍメモリカード及び電圧監視回路 - Google Patents

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Description

本発明は、ＳＲＡＭメモリカード及び電圧監視回路に関する。
電池でバックアップしているＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリカードは、ＰＬＣ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ）などの装置に着脱可能に装着される。ＳＲＡＭメモリカードは、装置に装着されたときに装置からデータを受けると、受けたデータをバックアップ用に保持する。このＳＲＡＭメモリカードでは、電池の電圧があるレベルより低下すると、ＳＲＡＭなどの回路がデータを保持することができなくなり、データが消失する可能性がある。これを防ぐため、電池でバックアップしているＳＲＡＭメモリカードは、電池電圧検知回路にて電池電圧の低下を検出すると、ＯＮ値のアラーム信号を装置に出力し、装置側からユーザーに電池の交換を促す報知を行うようにする。このＳＲＡＭメモリカードが振動すると、瞬間的に電池が接触不良を起こし、電池電圧検知回路が誤って電池電圧の低下を検出し、ＯＮ値のアラーム信号を誤出力することがある。この瞬間的なアラーム信号の誤出力を防ぐため、電池でバックアップしているＳＲＡＭメモリカードでは、電池と並行にチャタリング防止回路を設け、チャタリングが発生した時、チャタリング防止回路が電池の代わりにＳＲＡＭなどの回路に電圧を供給する。
一方、特許文献１には、チャタリング防止回路において、外部スイッチがＯＮの時にコンデンサの電圧と抵抗分圧された電圧とを比較するコンパレータの出力が反転すると、コンパレータの出力にベースが接続されたＮＰＮトランジスタがＯＮし、そのエミッタ電流をカレントミラーによりコンデンサの両端に接続されたＮＰＮトランジスタのベースに供給することが記載されている。これにより、特許文献１によれば、コンデンサを急速に放電するので、コンデンサのスレッショルド付近でチャタリングが発生することを防止できるとされている。
特許文献２には、チャタリング除去回路において、スイッチをＯＮ操作した後にヒステリシス特性を有するインバータの入力ノードの電位が高電位から中間電位である第２レベルまで下がると、インバータの出力が低電位から高電位に反転し、インバータの出力側にベースが接続されインバータの入力ノードにコレクタが接続され接地電位にエミッタが接続されたトランジスタがＯＮ動作し、インバータの入力ノードに接続されたコンデンサを急速放電することが記載されている。また、スイッチをＯＦＦ操作した後にインバータの入力ノードの電位が低電位から中間電位である第１レベルまで上がると、インバータの出力が高電位から低電位に反転し、インバータの出力側にベースが接続されインバータの入力ノードにコレクタが接続され電源電位にエミッタが接続されたトランジスタがＯＮ動作し、インバータの入力ノードに接続されたコンデンサを急速充電することが記載されている。これにより、特許文献２によれば、コンデンサを急速充放電するので、チャタリング現象が長く続く場合でもコンデンサが満充電となることがなく、チャタリング信号を確実に除去することができるとされている。
特許文献３には、小型電子機器の電源回路において、電池が電源装着部から外れると“Ｈ”レベルになる電池外れ信号と、パワースイッチのＯＮ状態に対応して“Ｈ”レベルになるＯＮ／ＯＦＦ信号と、Ｖｃｃ端子の電圧供給レベルがＣＰＵの動作可能電圧に達している状態で“Ｈ”レベルになる電圧検知器の出力信号との論理積が、コレクタがＶｃｃ端子に接続されエミッタがＧＮＤ端子に接続されたトランジスタのベースに入力されることが記載されている。これにより、特許文献３によれば、電源装着部から電池が外れた場合に、機器回路内のコンデンサにおける蓄積電荷がＶｃｃ端子からＧＮＤ端子に放電されるので、コンデンサの蓄積電荷によりＣＰＵが誤動作することなく、メモリ破壊等の不具合発生を未然に防止することが可能になるとされている。
特開平４−１４５７１５号公報 実開平５−４６１２２号公報 実開平４−８６０５２号公報
特許文献１及び特許文献２に記載の技術は、電池に関する記載が一切なく、電池の装着状態の誤検出に関して一切記載がなく、電池の消費電力をどのように低減するのかに関しても一切記載がない。仮に、特許文献１に記載の定電流源や特許文献２に記載の直流電源が電池であるとしても、特許文献１及び特許文献２に記載の技術では、定常的にコンデンサの充放電を行うことが前提となっており、コンデンサからの単位時間当たりの放電量を抑制することが困難であり、電池の消費電力を低減することが困難である。
また、特許文献３に記載の技術は、電池が電源装着部に装着されているか否かについて正しく検出できることが前提となっているため、電池の装着状態の誤検出に関して一切記載がない。また、特許文献３に記載の技術は、電池が電源装着部から外れた際におけるＣＰＵの誤動作を低減することに関する技術であるため、電池が装着された状態についてほとんど記載がなく、そのため、電池の消費電力をどのように低減するのかに関しても一切記載がない。
本発明は、上記に鑑みてなされたものであって、電池未装着時における電池の装着状態の誤検出を低減でき、電池装着時における電池の消費電力を低減できるＳＲＡＭメモリカード及び電圧監視回路を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明の１つの側面にかかるＳＲＡＭメモリカードは、電源を含む装置に着脱可能に装着されるＳＲＡＭメモリカードであって、前記ＳＲＡＭメモリカードが前記装置に装着された状態で前記装置の前記電源がオンしている場合、前記装置から少なくとも電源電圧を受けるインターフェース部と、電源電圧の供給を受けて、データを保持するための動作を行う保持関連回路と、電源電圧を発生させる電池を前記保持関連回路に電気的に接続するための接点と、前記装置の前記電源がオン状態の場合に、前記インターフェース部が前記装置から受けた電源電圧が前記保持関連回路に供給され、前記装置の前記電源がオフ状態の場合に、前記電池が発生させた電源電圧が前記接点を介して前記保持関連回路に供給されるように、切り替える切り替え部と、前記接点に電気的に接続された第１電極と基準電位に電気的に接続された第２電極とを有する容量素子を含むチャタリング防止回路と、前記接点を介して前記電池の発生させる電源電圧を監視し、前記接点の電位が閾値より低い場合にアラーム信号にＯＮ値を設定し前記接点の電位が前記閾値以上である場合に前記アラーム信号にＯＦＦ値を設定し、前記インターフェース部を介して前記装置へ前記アラーム信号を出力する監視部と、前記インターフェース部を介して前記装置の前記電源のオン・オフ状態を検知する検知部と、前記検知部により検知された前記装置の前記電源のオン・オフ状態に応じて、前記容量素子の前記第１電極に蓄積された電荷を放電する放電回路とを備えたことを特徴とする。
本発明によれば、電池未装着時における電池の装着状態の誤検出が発生し得る場合に放電回路による放電を行い、電池未装着時における電池の装着状態の誤検出が発生し得ない場合に放電回路による放電を行わないようにすることができる。この結果、電池未装着時における電池の装着状態の誤検出を低減でき、電池装着時における電池の消費電力を低減できる。
図１は、実施の形態にかかるＳＲＡＭメモリカードの構成を示す図である。 図２は、実施の形態の変形例にかかるＳＲＡＭメモリカードの構成を示す図である。
以下に、本発明にかかるＳＲＡＭメモリカードの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態．
電池２０でバックアップしているＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）メモリカード１は、図１に示すように、装置ＡＰに着脱可能に装着される。装置ＡＰは、電源ＰＳを含む装置であり、例えば、ＰＬＣ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｃｏｎｔｒｏｌｌｅｒ）などである。
ＳＲＡＭメモリカード１は、装置ＡＰに装着された際に、制御信号、データのアドレス、データを装置ＡＰから入力としてインターフェース部１０で受け取る。読み書き制御部９０は、制御信号に書き込み命令が含まれる場合、インターフェース部１０で受けたデータを保持関連回路４０へ転送して保持関連回路４０に書き込む。保持関連回路４０は、電源電圧の供給を受けて、データを保持するための動作を行う。保持関連回路４０は、ＳＲＡＭのメモリアレイやその周辺回路（ＩＣ等）などを含む。例えば、読み書き制御部９０は、書き込み命令に従い、データのアドレスに対応した、ＳＲＡＭのメモリアレイ内のアドレスにデータを書き込む。あるいは、読み書き制御部９０は、制御信号に読み出し命令が含まれる場合、保持関連回路４０からデータを読み出してインターフェース部１０経由で装置ＡＰにデータを送信する。
ＳＲＡＭメモリカード１では、装置ＡＰの電源ＰＳがＯＮの場合、装置ＡＰから供給される電源電圧で動作し、データの書き込み・読み出しを行う。すなわち、インターフェース部１０は、ＳＲＡＭメモリカード１が装置ＡＰに装着された状態で装置ＡＰの電源ＰＳがオンしている場合、装置ＡＰから電源電圧を受け、装置ＡＰの電源ＰＳがオフしている場合、装置ＡＰから電源電圧を受けない。
ＳＲＡＭメモリカード１では、装置ＡＰの電源ＰＳがオフ状態の場合に、スタンバイ状態になり、保持関連回路４０が電池２０からの電源電圧で、データの保持を行う。すなわち、切り替え部３０は、装置ＡＰの電源ＰＳのオン・オフ状態に応じて、保持関連回路４０への供給電圧元を装置ＡＰからの電源・内部の電池２０で切り替える。具体的には、切り替え部３０は、装置ＡＰの電源ＰＳがオン状態の場合に、インターフェース部１０が装置ＡＰから受けた電源電圧がラインＬ１、接続ノードＮ１、及びラインＬ３経由で保持関連回路４０に供給され、装置ＡＰの電源ＰＳがオフ状態の場合に、電池２０が発生させた電源電圧が接点２１を介して抵抗２２、接続ノードＮ２、ラインＬ２、接続ノードＮ１、及びラインＬ３経由で保持関連回路４０に供給されるように、切り替える。
より具体的には、切り替え部３０は、装置ＡＰからの電源電圧と内部の電池２０からの電源電圧とがぶつからないよう、ラインＬ１及びラインＬ３の接続ノードＮ１とラインＬ２との間に電気的に接続されたダイオード３１を有する。ダイオード３１は、ラインＬ２から接続ノードＮ１へ向かう方向が順方向となるように接続されている。これにより、切り替え部３０は、上記のような切り替え動作を簡易な構成で実現できる。
切り替え部３０の切り替え動作により、装置ＡＰの電源ＰＳがオフ状態の場合に、電池２０が発生させた電源電圧が保持関連回路４０に供給されるが、電池２０の発生させる電源電圧があるレベルより低下すると、保持関連回路４０がデータを保持することができなくなり、データが消失する可能性がある。これを防ぐため、電池２０でバックアップしているＳＲＡＭメモリカード１は、電池２０の電圧を監視し、エラーを検出する電圧監視回路１００を備えている。すなわち、電圧監視回路１００の監視部８０は、接続ノードＮ２及び抵抗２２を介して接点２１に電気的に接続されている。これにより、監視部８０は、接点２１を介して電池２０の発生させる電源電圧を監視する。監視部８０は、電池２０の発生させる電源電圧の低下を検出すると、ＯＮ値のアラーム信号をインターフェース部１０経由で装置ＡＰに出力する。
具体的には、監視部８０は、接点２１の電位と閾値とを比較する。閾値は、上記した保持関連回路４０がデータを保持することができなくなるような「あるレベル」に対して保持関連回路４０の動作マージンを加味して予め実験的に決定された電位レベルである。監視部８０は、接点２１の電位が閾値より低い場合に、電池２０の発生させる電源電圧の低下を検出したものとして、アラーム信号にＯＮ値を設定する。監視部８０は、接点２１の電位が閾値以上である場合に、電池２０の発生させる電源電圧の低下を検出していないものとして、アラーム信号にＯＦＦ値を設定する。監視部８０は、インターフェース部１０を介して装置ＡＰへアラーム信号を出力する。これにより、装置ＡＰでは、アラーム信号の値を確かめ、アラーム信号の値がＯＮ値であれば、報知部ＡＬを介してユーザーにＳＲＡＭメモリカード１内の電池２０の交換を促す報知を行うことができる。報知部ＡＬによる報知の方法は、ＬＥＤランプの点灯、警告音の出力、ディスプレイへのメッセージの出力、アナウンス音声の出力などを用いることができる。
このとき、ＳＲＡＭメモリカード１が振動すると、瞬間的に電池２０が接点２１に対して接触不良を起こし、監視部８０が誤って電池２０の発生させる電源電圧の低下を検出したものとして、アラーム信号にＯＮ値を設定して装置ＡＰへ出力することがある。この瞬間的なアラーム信号の誤出力を防ぐため、ＳＲＡＭメモリカード１は、電池２０と並行にチャタリング防止回路６０を備える。
具体的には、チャタリング防止回路６０は、容量素子６１を含む。容量素子６１は、第１電極６１ａ及び第２電極６１ｂを有する。第１電極６１ａは、接続ノードＮ２及び抵抗２２を介して接点２１に電気的に接続されている。第２電極６１ｂは、基準電位（例えば、ＧＮＤ電位）に電気的に接続されている。容量素子６１は、電池２０の発生させる電源電圧に応じた電荷をその第１電極６１ａに蓄積しており、電池２０の発生させる電源電圧に応じた電圧を保持している。そして、容量素子６１は、電池２０が接点２１に対して瞬間的な接触不良を起こすチャタリングが発生した時、電池２０の代わりに電源電圧を保持関連回路４０へ供給する。すなわち、ＳＲＡＭメモリカード１の振動により電池２０が接点２１に対して瞬間的に接触不良を起こす際、監視部８０により誤ってアラーム信号にＯＮ値が設定されないよう、チャタリング防止回路６０にて電池２０のバックアップを行っている。
このとき、電池２０が未装着であり、かつ、装置ＡＰの電源ＰＳがオン状態である場合を考える。この場合、ダイオード３１に接続ノードＮ１から接続ノードＮ２へ向かう逆電流（漏れ電流）が流れてチャタリング防止回路６０の容量素子６１の第１電極６１ａに電荷が充電（チャージ）される。チャタリング防止回路６０の容量素子６１に電荷が蓄積されていると、電池２０が未装着の場合でも、容量素子６１が電池２０のかわりに電源電圧を供給することになる。電池２０が未装着であれば、電池２０の発生させる電源電圧がゼロなので監視部８０がアラーム信号にＯＮ値を設定して装置ＡＰに出力すべきところ、監視部８０は、接点２１の電位が閾値以上であるので、電池２０が装着されていると誤って検知して、アラーム信号にＯＦＦ値を設定して装置ＡＰに出力してしまう。この誤出力を防ぐため、ＳＲＡＭメモリカード１は、チャタリング防止回路６０の容量素子６１の第１電極６１ａに蓄積された電荷を放電する放電回路７０を備える。すなわち、放電回路７０は、チャタリング防止回路６０の容量素子６１の第１電極６１ａの電荷を放電し、接点２１の電位を閾値以下にする。
具体的には、放電回路７０は、一端７０ａ、他端７０ｂ及びスイッチ７２を有する。一端７０ａは、容量素子６１の第１電極６１ａに電気的に接続されている。他端７０ｂは、基準電位（例えば、ＧＮＤ電位）に電気的に接続されている。スイッチ７２は、一端７０ａ及び他端７０ｂを電気的に接続することにより、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電させる。
スイッチ７２は、例えば、電界効果型トランジスタ７２ａを有する。電界効果型トランジスタ７２ａは、ソース及びドレインの一方が一端７０ａに接続され他方が他端７０ｂに接続されている。電界効果型トランジスタ７２ａは、アクティブレベルの制御信号がゲートに供給された際にオンすることにより、一端７０ａ及び他端７０ｂを電気的に接続し、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電させる。
これにより、電池２０が未装着の状態（非接触時間が瞬間的ではない場合）において、チャタリング防止回路６０が電池２０のバックアップを行うことを抑制でき、監視部８０が電池２０の装着状態を誤検出することを低減できる。
ここで、本発明者が検討を行ったところ、ＳＲＡＭメモリカード１では、容量素子６１の第１電極６１ａに蓄積された電荷の放電は、定常的に行う必要はなく、上記のように、電池２０が未装着であり、かつ、装置ＡＰの電源ＰＳがオン状態である場合に行えば十分である。逆に、装置ＡＰの電源ＰＳがオフ状態である場合には、上記のようなダイオード３１の逆電流も流れず第１電極６１ａへの充電も起こりえないので、第１電極６１ａからの電荷の放電も必要ない。電池２０の装着状態の検出は接点２１の電位を介さずに行うことが困難であると考えられるが、装置ＡＰの電源ＰＳのオン・オフ状態の検知は可能であると考えられる。
このような検討のもと、本発明者は、ＳＲＡＭメモリカード１において装置ＡＰの電源ＰＳのオン・オフ状態を検知すべきであるとの着想に至った。前述のように、インターフェース部１０は、ＳＲＡＭメモリカード１が装置ＡＰに装着された状態で装置ＡＰの電源ＰＳがオンしている場合、装置ＡＰから電源電圧を受け、装置ＡＰの電源ＰＳがオフしている場合、装置ＡＰから電源電圧を受けない。すなわち、インターフェース部１０が電源電圧を受けているか否かを検知することで、装置ＡＰの電源ＰＳのオン・オフ状態を検知することができる。そこで、オン・オフ検知部５０は、インターフェース部１０に問い合わせて、その問い合わせ結果に応じて、装置ＡＰの電源ＰＳのオン・オフ状態を検知する。すなわち、オン・オフ検知部５０は、インターフェース部１０を介して装置ＡＰの電源ＰＳのオン・オフ状態を検知する。
オン・オフ検知部５０は、装置ＡＰの電源ＰＳのオン状態を検知した場合、アクティブレベルの制御信号を生成してスイッチ７２の制御端子に供給し、装置ＡＰの電源ＰＳのオフ状態を検知した場合、ノンアクティブレベルの制御信号を生成してスイッチ７２の制御端子に供給する。
例えば、オン・オフ検知部５０は、装置ＡＰの電源ＰＳのオン状態を検知した場合、アクティブレベルの制御信号を生成して電界効果型トランジスタ７２ａのゲートに供給し、装置ＡＰの電源ＰＳのオフ状態を検知した場合、ノンアクティブレベルの制御信号を生成して電界効果型トランジスタ７２ａのゲートに供給する。
そして、放電回路７０は、オン・オフ検知部５０により検知された装置ＡＰの電源ＰＳのオン・オフ状態に応じて、容量素子６１の第１電極６１ａに蓄積された電荷を放電する。
すなわち、放電回路７０のスイッチ７２は、装置ＡＰの電源ＰＳがオン状態の場合に、オン・オフ検知部５０からアクティブレベルの制御信号を受けて、一端７０ａ及び他端７０ｂを電気的に接続する。これにより、放電回路７０は、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電する。あるいは、放電回路７０のスイッチ７２は、装置ＡＰの電源ＰＳがオフ状態の場合に、オン・オフ検知部５０からノンアクティブレベルの制御信号を受けて、一端７０ａ及び他端７０ｂを電気的に遮断する。これにより、放電回路７０は、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電しない。
例えば、放電回路７０の電界効果型トランジスタ７２ａは、装置ＡＰの電源ＰＳがオン状態の場合に、オン・オフ検知部５０からアクティブレベルの制御信号をゲートで受けて、一端７０ａ及び他端７０ｂを電気的に接続する。これにより、放電回路７０は、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電する。あるいは、例えば、放電回路７０の電界効果型トランジスタ７２ａは、装置ＡＰの電源ＰＳがオフ状態の場合に、オン・オフ検知部５０からノンアクティブレベルの制御信号をゲートで受けて、一端７０ａ及び他端７０ｂを電気的に遮断する。これにより、放電回路７０は、容量素子６１の第１電極６１ａに蓄積された電荷を基準電位へ放電しない。
さらに、放電回路７０は、一端７０ａ及び他端７０ｂの間でスイッチ７２（例えば、電界効果型トランジスタ７２ａ）に直列に接続された抵抗素子７１をさらに有する。この抵抗素子７１は、放電経路に直列に挿入されているので、その抵抗値を予め適度に大きく設定しておくことで、放電回路７０による単位時間当たりの放電量を制限することができる。
以上のように、実施の形態では、オン・オフ検知部５０が、インターフェース部１０を介して装置ＡＰの電源ＰＳのオン・オフ状態を検知する。放電回路７０は、オン・オフ検知部５０により検知された装置ＡＰの電源ＰＳのオン・オフ状態に応じて、容量素子６１の第１電極６１ａに蓄積された電荷を放電する。これにより、電池未装着時における電池の装着状態の誤検出が発生し得る場合に放電回路７０による放電を行い、電池未装着時における電池の装着状態の誤検出が発生し得ない場合に放電回路７０による放電を行わないようにすることができる。この結果、電池未装着時における電池の装着状態の誤検出を低減でき、電池装着時における電池の消費電力を低減できる。
したがって、電池未装着時における電池の装着状態の誤検出を低減できるので、ＳＲＡＭメモリカード１の信頼性を向上できる。また、電池装着時における電池の消費電力を低減できるので、電池の寿命が短くなることを抑制できる。これにより、電池の交換頻度を少なくでき、保守の容易なＳＲＡＭメモリカードが実現可能である。
また、実施の形態では、放電回路７０が、装置ＡＰの電源ＰＳがオン状態の場合に、容量素子６１の第１電極６１ａに蓄積された電荷を放電し、装置ＡＰの電源ＰＳがオフ状態の場合に、容量素子６１の第１電極６１ａに蓄積された電荷を放電しない。これにより、電池未装着時における電池の装着状態の誤検出が発生し得る場合に放電回路７０による放電を行い、電池未装着時における電池の装着状態の誤検出が発生し得ない場合に放電回路７０による放電を行わないようにすることができる。
また、実施の形態では、放電回路７０が、容量素子６１の第１電極６１ａに電気的に接続された一端７０ａと、基準電位（例えば、ＧＮＤ電位）に電気的に接続された他端７０ｂと、一端７０ａ及び他端７０ｂを電気的に接続するスイッチ７２とを有する。これにより、装置ＡＰの電源ＰＳがオン状態の場合に、容量素子６１の第１電極６１ａに蓄積された電荷を放電し、装置ＡＰの電源ＰＳがオフ状態の場合に、容量素子６１の第１電極６１ａに蓄積された電荷を放電しない回路を、簡易な構成で実現できる。
また、実施の形態では、スイッチ７２が、装置ＡＰの電源ＰＳがオン状態の場合に、放電回路７０の一端７０ａ及び他端７０ｂを電気的に接続し、装置ＡＰの電源ＰＳがオフ状態の場合に、放電回路７０の一端７０ａ及び他端７０ｂを電気的に遮断する。これにより、電池未装着時における電池の装着状態の誤検出が発生し得る場合に放電回路７０による放電を行い、電池未装着時における電池の装着状態の誤検出が発生し得ない場合に放電回路７０による放電を行わないようにすることができる。
また、実施の形態では、スイッチ７２が電界効果型トランジスタ７２ａを有する。電界効果型トランジスタ７２ａは、装置ＡＰの電源ＰＳがオン状態の場合に、アクティブレベルの制御信号がゲートに供給され、装置ＡＰの電源ＰＳがオフ状態の場合に、ノンアクティブレベルの制御信号がゲートに供給される。これにより、装置ＡＰの電源ＰＳがオン状態の場合に、放電回路７０の一端７０ａ及び他端７０ｂを電気的に接続し、装置ＡＰの電源ＰＳがオフ状態の場合に、放電回路７０の一端７０ａ及び他端７０ｂを電気的に遮断することができる。また、スイッチ７２がバイポーラ型トランジスタである場合に比べて、放電経路に流れる電流を容易に制限できるので、この点からも、電池装着時における電池の消費電力を低減できる。
また、実施の形態では、放電回路７０が、一端７０ａ及び他端７０ｂの間でスイッチ７２に直列に接続された抵抗素子７１を有する。この抵抗素子７１は、放電経路に直列に挿入されているので、その抵抗値を予め適度に大きく設定しておくことで、放電回路７０による単位時間当たりの放電量を必要最小限に制限することができる。
なお、図２に示すように、ＳＲＡＭメモリカード１ｉにおいて、オン・オフ検知部５０ｉは、装置ＡＰの電源ＰＳのオン・オフ状態を示すオン・オフ状態信号（例えば、リセット信号）を、インターフェース部１０を介して装置ＡＰから取得することで、装置ＡＰの電源ＰＳのオン・オフ状態を検知してもよい。
以上のように、本発明にかかるＳＲＡＭメモリカードは、プログラマブルロジックコントローラのデータのバックアップに有用である。
１、１ｉ ＳＲＡＭメモリカード
１０ インターフェース部
２０ 電池
２１ 接点
２２ 抵抗
３０ 切り替え部
３１ ダイオード
４０ 保持関連回路
５０、５０ｉ オン・オフ検知部
６０ チャタリング防止回路
６１ 容量素子
６１ａ 第１電極
６１ｂ 第２電極
７０ 放電回路
７０ａ 一端
７０ｂ 他端
７１ 抵抗素子
７２ スイッチ
７２ａ 電界効果型トランジスタ
８０ 監視部
９０ 読み書き制御部
１００ 電圧監視回路

Claims (8)

  1. 電源を含む装置に着脱可能に装着されるＳＲＡＭメモリカードであって、
    前記ＳＲＡＭメモリカードが前記装置に装着された状態で前記装置の前記電源がオンしている場合、前記装置から少なくとも電源電圧を受けるインターフェース部と、
    電源電圧の供給を受けて、データを保持するための動作を行う保持関連回路と、
    電源電圧を発生させる電池を前記保持関連回路に電気的に接続するための接点と、
    前記装置の前記電源がオン状態の場合に、前記インターフェース部が前記装置から受けた電源電圧が前記保持関連回路に供給され、前記装置の前記電源がオフ状態の場合に、前記電池が発生させた電源電圧が前記接点を介して前記保持関連回路に供給されるように、切り替える切り替え部と、
    前記接点に電気的に接続された第１電極と基準電位に電気的に接続された第２電極とを有する容量素子を含むチャタリング防止回路と、
    前記接点を介して前記電池の発生させる電源電圧を監視し、前記接点の電位が閾値より低い場合にアラーム信号にＯＮ値を設定し前記接点の電位が前記閾値以上である場合に前記アラーム信号にＯＦＦ値を設定し、前記インターフェース部を介して前記装置へ前記アラーム信号を出力する監視部と、
    前記インターフェース部を介して前記装置の前記電源のオン・オフ状態を検知する検知部と、
    前記検知部により検知された前記装置の前記電源のオン・オフ状態に応じて、前記容量素子の前記第１電極に蓄積された電荷を放電する放電回路と、
    を備えたことを特徴とするＳＲＡＭメモリカード。
  2. 前記放電回路は、前記装置の前記電源がオン状態の場合に、前記容量素子の前記第１電極に蓄積された電荷を放電し、前記装置の前記電源がオフ状態の場合に、前記容量素子の前記第１電極に蓄積された電荷を放電しない
    ことを特徴とする請求項１に記載のＳＲＡＭメモリカード。
  3. 前記放電回路は、
    前記容量素子の前記第１電極に電気的に接続された一端と、
    前記基準電位に電気的に接続された他端と、
    前記一端及び前記他端を電気的に接続するスイッチと、
    を有する
    ことを特徴とする請求項１に記載のＳＲＡＭメモリカード。
  4. 前記スイッチは、前記装置の前記電源がオン状態の場合に、前記放電回路の前記一端及び前記他端を電気的に接続し、前記装置の前記電源がオフ状態の場合に、前記放電回路の前記一端及び前記他端を電気的に遮断する
    ことを特徴とする請求項３に記載のＳＲＡＭメモリカード。
  5. 前記スイッチは、
    前記装置の前記電源がオン状態の場合に、アクティブレベルの制御信号がゲートに供給され、前記装置の前記電源がオフ状態の場合に、ノンアクティブレベルの制御信号がゲートに供給される電界効果型トランジスタを有する
    ことを特徴とする請求項４に記載のＳＲＡＭメモリカード。
  6. 前記放電回路は、前記一端及び前記他端の間で前記スイッチに直列に接続された抵抗素子をさらに有する
    ことを特徴とする請求項５に記載のＳＲＡＭメモリカード。
  7. 電源を含む装置に着脱可能に装着されるＳＲＡＭメモリカードの電圧監視回路であって、
    電源電圧を発生させる電池を、データを保持するための保持関連回路に電気的に接続するための接点と、
    前記装置の前記電源がオン状態の場合に、前記ＳＲＡＭメモリカードのインターフェース部が前記装置から受けた電源電圧が前記保持関連回路に供給され、前記装置の前記電源がオフ状態の場合に、前記ＳＲＡＭメモリカード内の電池が発生させた電源電圧が前記保持関連回路に供給されるように、切り替える切り替え部と、
    前記接点に電気的に接続された第１電極と基準電位に電気的に接続された第２電極とを有する容量素子を含むチャタリング防止回路と、
    前記接点を介して前記電池の発生させる電源電圧を監視し、前記接点の電位が閾値より低い場合にアラーム信号にＯＮ値を設定し前記接点の電位が前記閾値以上である場合に前記アラーム信号にＯＦＦ値を設定し、前記インターフェース部を介して前記装置へ前記アラーム信号を出力する監視部と、
    前記インターフェース部を介して前記装置の前記電源のオン・オフ状態を検知する検知部と、
    前記検知部により検知された前記装置の前記電源のオン・オフ状態に応じて、前記容量素子の前記第１電極に蓄積された電荷を放電する放電回路と、
    を備えたことを特徴とする電圧監視回路。
  8. 前記放電回路は、前記装置の前記電源がオン状態の場合に、前記容量素子の一端に蓄積された電荷を放電し、前記装置の前記電源がオフ状態の場合に、前記容量素子の一端に蓄積された電荷を放電しない
    ことを特徴とする請求項７に記載の電圧監視回路。
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