JP6409677B2

JP6409677B2 - 情報処理装置及び情報処理方法

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Publication number: JP6409677B2
Application number: JP2015106665A
Authority: JP
Inventors: 慶弘川島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2015-05-26
Filing date: 2015-05-26
Publication date: 2018-10-24
Anticipated expiration: 2035-05-26
Also published as: JP2016218973A

Description

本発明は、情報処理装置及び情報処理方法に関する。

近年、ＡＣ電源が不安定な国や地域においても画像形成装置の利用が増えてきており、電源断などにより、製品が壊れることが懸念されている。特に、画像形成装置では、不揮発性媒体（ＮＡＮＤ型フラッシュメモリなど）にシステムを格納しており、書込みや消去のタイミングで電源が突然遮断されると、ブロックが故障してしまうことがある。

また、コンデンサを用いて、システム全体ではなくＮＡＮＤ型フラッシュメモリの電源のみをバックアップする方式が知られている。

また、特許文献１には、不揮発性メモリが備えるＲＯＭの最大消費電力と、ＲＯＭへの書込み最大時間と、制御部の電圧と、ＲＯＭの最小動作電圧とに基づいて静電容量が定められたコンデンサにより、不揮発性メモリに印加する電圧を保持する電源制御装置が開示されている。

しかしながら、従来のＮＡＮＤ型フラッシュの電源をコンデンサによりバックアップする方式では、電源オン時に均一に電圧を立ち上げられなかったり、電源オフ時に早く電荷を抜けずに中途半端な電位から立ち上がってしまうなど、電源の不具合でＮＡＮＤ型フラッシュが故障してしまうことがあるという問題があった。

本発明は、上記に鑑みてなされたものであって、突然の電源断が生じた場合にも、不揮発性の記憶部に破壊や誤動作が生じることを防止することができる情報処理装置及び情報処理方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、情報を処理する処理部を少なくとも制御する制御部と、電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部と、前記制御部に電力を供給する第１電源と、前記記憶部に電力を供給する第２電源とを、接続状態又は分離状態に切替える切替部と、前記第１電源及び前記第２電源が供給する電力により電荷を蓄積し、前記第１電源と前記第２電源とが分離状態に切替えられた場合に前記第２電源に接続されているコンデンサと、前記第１電源及び前記第２電源の出力電圧が第１設定値未満に下がったときに、前記第１電源と前記第２電源とが分離状態に切替わり、前記第２電源の出力電圧が前記第１設定値よりも低い第２設定値未満に下がったときに、前記第１電源と前記第２電源とが接続状態に切替わるように、前記切替部を制御する電源制御部と、を有する。

本発明によれば、突然の電源断が生じた場合にも、不揮発性の記憶部に破壊や誤動作が生じることを防止することができるという効果を奏する。

図１は、実施形態にかかる画像形成装置の第１構成例を示す図である。図２は、実施形態にかかる画像形成装置の第２構成例を示す図である。図３は、ＳＯＣ及びＮＡＮＤ型フラッシュメモリの周辺を示す図である。図４は、第１制御信号生成部の構成を示す図である。図５は、第２制御信号生成部の構成を示す図である。図６は、画像形成装置における電源や制御信号のシーケンスを示すタイミングチャートである。図７は、画像形成装置の電源オン時の動作を示すフローチャートである。図８は、画像形成装置の電源断時の動作を示すフローチャートである。

以下に添付図面を参照して、情報処理装置の例として画像形成装置の実施形態を詳細に説明する。図１は、実施形態にかかる画像形成装置（情報処理装置）１の第１構成例を示す図である。図１に示すように、画像形成装置１は、例えば操作部１０、エンジンＩ/Ｆ１１、外部Ｉ／Ｆ１２、ＨＤＤ１３、ＮＯＲ１４、ＲＡＭ１５、ＡＳＩＣ１６、画像形成部１７、画像読取部１８、ＣＰＵ（制御部）１９、ＮＡＮＤ型フラッシュメモリ（記憶部）２及びＮＡＮＤ制御部２０を有する。

操作部１０は、画像形成装置１に対する操作を行うための入力装置及び表示装置などを備える。エンジンインターフェイス（Ｉ／Ｆ）１１は、用紙などの記録媒体に画像を形成する画像形成部１７、及び記録媒体から画像を読取る画像読取部１８と、ＣＰＵ１９との接続を行なうインターフェイスである。外部インターフェイス（Ｉ／Ｆ）１２は、ＵＳＢなどの画像形成装置１の外部のデバイスに対するインターフェイスである。

ＨＤＤ１３は、画像データや文章データなどを保存する大容量ストレージである。ＮＯＲ１４は、ＮＯＲ型フラッシュメモリであり、画像形成装置１のＯＳなどのブート用のプログラムなどを保存している。ＲＡＭ１５は、ＤＤＲなどの揮発性メモリであり、起動プログラムが展開される。ＡＳＩＣ１６は、画像形成装置１において画像処理などを高速で行なう場合に特定の処理を行なうことに特化したＡＳＩＣであり、ＣＰＵ１９の指示により画像処理を行なう処理部の１つである。

ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−Ｆｌａｓｈ）２は、例えば推奨動作電圧が２．７Ｖ以上であり、ＮＡＮＤ制御部２０からの指示によってデータが書き込まれる不揮発性メモリである。ＮＡＮＤ型フラッシュメモリ２には、画像形成装置１におけるソフトウェアが保存されている。ＮＡＮＤ型フラッシュメモリ２の内部には一時的にデータを保存するバッファが用意されており、ＮＡＮＤ制御部２０から書込み指示がＮＡＮＤ型フラッシュメモリ２に対して行なわれた場合に、バッファ内部に保存されているデータの書込みに例えば約７００ｕｓがかかる。また、ＮＡＮＤ型フラッシュメモリ２は、消去の場合には３ｍｓ程度の時間がかかるため、書込み及び消去の間にはＮＡＮＤ型フラッシュメモリ２に電源を供給しておく必要がある。

ＮＡＮＤ制御部２０は、ＣＰＵ１９からの指示により、ＮＡＮＤ型フラッシュメモリ２に対して電気信号によるデータの読込み、書込み及び消去を行なう。

図２は、実施形態にかかる画像形成装置（情報処理装置）１の第２構成例を示す図である。図２に示すように、画像形成装置１は、ＳＯＣ（System-on-a-chip）２１を有するように構成されてもよい。ＳＯＣ２１は、例えば図１に示したＣＰＵ１９、ＮＡＮＤ制御部２０、及びＡＳＩＣ１６などが集積された制御部としての機能を備えたチップである。以下、図２に示した画像形成装置１の第２構成例を用いて説明する。

図３は、ＳＯＣ２１及びＮＡＮＤ型フラッシュメモリ２の周辺の詳細を示す図である。ＮＡＮＤ制御部２０を備えるＳＯＣ２１とＮＡＮＤ型フラッシュメモリ２の周囲（例えば同一基板上）には、電源制御部（電源信号制御回路）３が設けられている。電源制御部３は、第１リセットＩＣ３０と、第１制御信号生成部４とを有する。ＳＯＣ２１とＮＡＮＤ型フラッシュメモリ２との間には、抵抗２００を介して制御部電源（第１電源）にプルアップされた信号線と、抵抗２０２を介してＮＡＮＤ−Ｆｌａｓｈ電源（第２電源）にプルアップされた信号線とが設けられている。制御部電源及びＮＡＮＤ−Ｆｌａｓｈ電源は、画像形成装置１全体を動作させるシステム電源から生成される。

また、ＳＯＣ２１とＮＡＮＤ型フラッシュメモリ２との間には、第２制御信号生成部５（書込み制御部）が接続されている。さらに、ＳＯＣ２１及びＮＡＮＤ型フラッシュメモリ２の周囲には、ＦＥＴ２０４（寄生ダイオード２０６を含む）及びコンデンサ（蓄積部）２０８が設けられている。

ＳＯＣ２１は、制御部電源から電力が供給されて動作し、ＮＡＮＤ型フラッシュメモリ２に対する書込み及び消去等を行う。抵抗２００を介して制御部電源に接続された信号線と、抵抗２０２を介してＮＡＮＤ−Ｆｌａｓｈ電源に接続された信号線は、信号の不定を防止したり、ＣＭＯＳ出力ではないようなオープンドレインと呼ばれる出力形式のバッファの制御に用いられる。なお、ＮＡＮＤ型フラッシュメモリ２は、ＷＰ＃（ライトプロテクト信号：書込み制御信号）が第２制御信号生成部５から入力され、ＣＥ＃（チップイネーブル信号）がＮＡＮＤ−Ｆｌａｓｈ電源にプルアップされ、その他の信号（ＣＥ＃以外：その他の制御信号等）が制御部電源にプルアップされている。また、ＳＯＣ２１とＮＡＮＤ型フラッシュメモリ２との間にはデータ信号を伝送する信号線も設けられている。

ＮＡＮＤ型フラッシュメモリ２は、ＮＡＮＤ−Ｆｌａｓｈ電源から電力が供給されて動作する。ＣＥ＃は、チップ選択を行う信号であり、Ｌｏｗのときにチップ（ＮＡＮＤ型フラッシュメモリ２）が選択されている状態となる。ＷＰ＃は、Ｌｏｗの場合にＮＡＮＤ型フラッシュメモリ２に対するライトプロテクト（書込み禁止）をかける。

なお、ＷＰ＃が特に重要である。例えば、ＮＡＮＤ型フラッシュメモリ２へ電力が供給されていても、ＷＰ＃がＬｏｗとなってしまうとＮＡＮＤ型フラッシュメモリ２での処理が中断されてしまう。また、ＮＡＮＤ型フラッシュメモリ２がデータの書込みなどを行わない場合に、不用意にＷＰ＃がＨｉｇｈにされると、信号のノイズなどで誤動作してしまう場合もあり、電源断時には処理を行なう間はＨｉｇｈで処理が終わった場合にはＬｏｗにする制御が必要である。

電源制御部３は、後に詳述するが、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源の出力電圧が第１設定値未満に下がったときに、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とが分離状態に切替わり、ＮＡＮＤ−Ｆｌａｓｈ電源の出力電圧が第１設定値よりも低い第２設定値未満に下がったときに、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とが接続状態に切替わるように、ＦＥＴ２０４を制御する。

ＦＥＴ２０４は、例えばＰ−ｃｈのＦＥＴであり、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とを接続状態又は分離状態に切替える切替部となっている。なお、ＦＥＴ２０４は、信号の論理を替えられて、Ｎ−ｃｈのＦＥＴが用いられてもよい。また、ＦＥＴ２０４は、バイポーラトランジスタに置き換えられてもよいし、駆動電圧を確保した他のスイッチＩＣなどであってもよい。

ＦＥＴ２０４は、ゲート端子Ｇに入力される信号が、Ｌｏｗの場合にはソース端子Ｓとドレイン端子間を通電させ、Ｈｉｇｈの場合には遮断するデバイスである。ＦＥＴ２０４にはソース端子Ｓとドレイン端子との間に寄生ダイオード２０６が存在し、ドレイン端子からソース端子へは電流が流れる。また、ＦＥＴ２０４には、ＲＣフィルターを介してゲート信号が入力されてもよい。

コンデンサ２０８は、停電時にＮＡＮＤ型フラッシュメモリ２の電源をバックアップするためのコンデンサである。コンデンサ２０８は、ＮＡＮＤ型フラッシュメモリ２の内部処理が完了するまで電源を保持してＮＡＮＤ型フラッシュメモリ２のブロック破壊を防ぐ小容量のものである。つまり、コンデンサ２０８は、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源が供給する電力により電荷を蓄積する。なお、コンデンサ２０８は、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とが分離状態に切替えられた場合にＮＡＮＤ−Ｆｌａｓｈ電源に接続されている。一般に、ブロック破壊は、書込み又は消去のタイミングで発生する。

例えば、ＮＡＮＤ型フラッシュメモリ２への書込みの時間は約７００ｕｓであり、消去の時間は３ｍｓ程度である。ＮＡＮＤ型フラッシュメモリ２は、アクセスの仕方として、例えば２つの書込み領域を持ち、１つの領域に書込みを続けて、その領域が埋まったタイミングで必要な部分だけをもう１つの領域にコピーして、元の領域を全て削除するような仕様がある。この場合、画像形成装置１は、消去を行なう時間が非常に長くブロック破壊に繋がる可能性があるため、消去の時間分のコンデンサ容量を持つ必要がある。この計算式に関しては後述する。

第１リセットＩＣ３０は、入力された電圧を監視して監視電圧の閾値に達するとＨｉｇｈを出力するデバイスであり、機能として出力する電圧レベルがＨｉｇｈになるタイミングを遅らせることが可能である。第１リセットＩＣ３０は、ＳＯＣ２１のリセット信号を生成するデバイスであり、制御部電源が２．９Ｖ以上（閾値電圧２．９Ｖ：第１設定値）になって規定した遅延時間分経ったところでＨｉｇｈを出力し、ＳＯＣ２１のリセット解除を行う。また、第１リセットＩＣ３０は、第１制御信号生成部４に対しても出力を行う。

図４は、第１制御信号生成部４の構成を示す図である。上述したように、画像形成装置１においては複数の電源が生成されている。具体的には、システム電源は、ＡＣ電源から生成され、画像形成装置１の制御用基板に供給される大元の電源である。制御部電源は、システム電源から生成され、ＳＯＣ２１（ＣＰＵ１９及びＮＡＮＤ制御部２０を含む）などに電力を供給する。ＮＡＮＤ−Ｆｌａｓｈ電源は、ＮＡＮＤ型フラッシュメモリ２などに電力を供給する。

第１制御信号生成部４は、第２リセットＩＣ４０、バッファ４１、抵抗４２、バッファ４３及び抵抗４４を有する。第２リセットＩＣ４０は、閾値電圧が２．５Ｖ（第２設定値）にされており、起動時に第１リセットＩＣ３０よりも後に出力をＨｉｇｈとするように、出力を遅延させる。第２リセットＩＣ４０の遅延機能は、例えば外部に接続されるコンデンサの定数によって調節される。

バッファ４１は、アウトプットイネーブル付きのバッファであり、第２リセットＩＣ４０の出力がＨｉｇｈの場合に端子Ａからの信号を通過させ、Ｌｏｗの場合には遮断する。バッファ４３は、オープンドレイン（Ｏ．Ｄ．）機能付きのバッファである。抵抗４２はシステム電源にプルアップする抵抗であり、抵抗４４はＮＡＮＤ−Ｆｌａｓｈ電源にプルアップする抵抗である。

第１制御信号生成部４は、起動時にはＮＡＮＤ−Ｆｌａｓｈ電源が２．５Ｖ以上になるまでバッファ４１がオフのため、システム電源のプルアップによってバッファ４３への入力がＨｉｇｈとなり、出力がＬｏｗとなる。これにより、起動時には、ＦＥＴ２０４（図３参照）が通電し、ＮＡＮＤ−Ｆｌａｓｈ電源が制御部電圧と同じ電圧で立ち上がる。

また、電源オフ時には、第２リセットＩＣ４０の出力がオンとなっており、端子Ａからの入力Ｌｏｗがそのままバッファ４３に入力され、端子ＢがＨｉｇｈとなる。この場合、ＦＥＴ２０４は遮断され、コンデンサ２０８に蓄積された電荷によってＮＡＮＤ型フラッシュメモリ２の電源がバックアップされる。

その後、コンデンサ２０８に蓄電された電荷が抜けていくことにより、ＮＡＮＤ−Ｆｌａｓｈ電源の電圧がさがり、バッファ４１がオフとなり、システム電源のプルアップによってバッファ４３の出力がＬｏｗとなるため、ＦＥＴ２０４は通電状態となり、コンデンサ２０８の電荷が早く放電される。

図５は、第２制御信号生成部５の構成を示す図である。第２制御信号生成部５は、第３リセットＩＣ５０、抵抗５１、バッファ５２及び抵抗５３を有し、ＳＯＣ２１が備えるＮＡＮＤ制御部２０からの制御信号が端子Ｃに入力されて、ＮＡＮＤ型フラッシュメモリ２を制御するＷＰ信号を端子Ｄから出力する。ここで、第２制御信号生成部５は、閾値電圧（監視電圧）が２．７Ｖ（第３設定値）にされており、ＮＡＮＤ−Ｆｌａｓｈ電源を監視することにより、信号のドライブ可能なタイミングを制御している。

第３リセットＩＣ５０及びバッファ５２の出力は、それぞれオープンドレイン（Ｏ．Ｄ．）にされている。抵抗５１はバッファ５２の入力側でＮＡＮＤ−Ｆｌａｓｈ電源に接続（プルアップ）され、抵抗５３はバッファ５２の出力側でＮＡＮＤ−Ｆｌａｓｈ電源に接続（プルアップ）されている。

次に、画像形成装置１における具体的な電源や制御信号のシーケンスについて説明する。図６は、画像形成装置１における電源や制御信号のシーケンスを示すタイミングチャートである。

まず、画像形成装置１の起動時について説明する。画像形成装置１の電源スイッチ（ＳＷ）が押下されると、ＡＣ電源からシステム電源が生成される。

画像形成装置１は、生成されたシステム電源から制御部電源（及びＮＡＮＤ−Ｆｌａｓｈ電源）を生成する。画像形成装置１の起動時には、ＮＡＮＤ−Ｆｌａｓｈ電源を監視する第２リセットＩＣ４０により、バッファ４１がオフであるため、端子Ｂの出力はＬｏｗとなる。よって、ＦＥＴ２０４が通電するため、ＮＡＮＤ−Ｆｌａｓｈ電源と制御部電源が同時に立ち上がる。よって、ＮＡＮＤ型フラッシュメモリ２に対する電源の立ち上がりが制御部電源と同じ立ち上がりとなる。

そして、制御部電源の電圧が２．９Ｖ以上になる期間ａの経過後に、第１リセットＩＣ３０の動作によってＳＯＣ２１のリセットが解除される。

ＮＡＮＤ−Ｆｌａｓｈ電源が期間ｂ１、ｂ２で２．５Ｖ以上になると、第２リセットＩＣ４０の出力は、第１リセットＩＣ３０の立ち上がり後（ｂ２＝ａ−ｂ１＞０）にＨｉｇｈとなり、バッファ４１がオンとなるが、端子Ｂの論理は変化しない。

さらに、ＮＡＮＤ−Ｆｌａｓｈ電源が２．７Ｖ以上になる期間ｃの経過後に、第３リセットＩＣ５０の出力がＨｉｇｈになり、ＷＰ信号をＨｉｇｈにドライブできるようになる。

図６において、ＮＡＮＤ型フラッシュメモリ２の動作時の期間は、期間ｄによって示されている。

次に、画像形成装置１に対する電源断が発生した場合について説明する。画像形成装置１に対する電源断が発生すると、システム電源の電圧レベルがゆるやかな立下りで落ちていく。

制御部電源が２．９Ｖ未満となる期間ｅの経過後に、第１リセットＩＣ３０の出力がＬｏｗとなり、第１制御信号生成部４の端子ＡがＬｏｗとなって端子Ｂの出力がＨｉｇｈとなる。すると、ＦＥＴ２０４が遮断されるため、期間ｆの間は制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源が分離されて、ＮＡＮＤ型フラッシュメモリ２はコンデンサ２０８に蓄積された電荷の放電によって動作する。

ここで、期間ｇが経過してＮＡＮＤ−Ｆｌａｓｈ電源が２．７Ｖ未満まで降下した場合、ＮＡＮＤ型フラッシュメモリ２の動作が保証されない電圧となるため、誤動作が起こらないように第３リセットＩＣ５０をＬｏｗとしてＷＰ信号を強制的にＬｏｗとする。これにより、電源バックアップで中途半端な電源電圧が通常より長い期間続いても、ＮＡＮＤ型フラッシュメモリ２が意図しない書込み動作をすることを防止することができる。

期間ｈが経過してＮＡＮＤ−Ｆｌａｓｈ電源が２．５Ｖ未満になった場合には、第２リセットＩＣ４０の出力がＬｏｗとなるので、バッファ４３への入力がシステム電源によりＨｉｇｈとなり、端子Ｂの出力がＬｏｗとなる。よって、ＦＥＴ２０４が通電状態となり、ＮＡＮＤ−Ｆｌａｓｈ電源に接続されているコンデンサ２０８の電荷を、既に電源が切れている制御部電源側に流すことによって放電する（期間ｉ）。

このように、コンデンサ２０８は、自然放電で放電するよりも早く電荷が抜かれるので、停電後の復旧時などにおいて、ＮＡＮＤ−Ｆｌａｓｈ電源が中途半端な電圧から再度立ち上がることが防止される。つまり、寄生ダイオード２０６の立ちあがり時間が制御されなくても、ＮＡＮＤ型フラッシュメモリ２の立ち上がり時間制約を満たすことができる。

図７は、画像形成装置１の電源オン時の動作を示すフローチャートである。画像形成装置１は、システム電源が立ち上がり、電源制御部（電源信号制御回路）３により端子ＢからＬｏｗを出力する（Ｓ１００）。

Ｐ−ｃｈＦＥＴ（ＦＥＴ２０４）が導通し、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源が接続される（Ｓ１０２）。

制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源が同時に立ち上がる（Ｓ１０４）。

ＮＡＮＤ−Ｆｌａｓｈ電源が２．５Ｖ以上で第２リセットＩＣ４０がＨｉｇｈを出力する（Ｓ１０６）。ここでは、システム電源により端子Ｂは既にＬｏｗとなっている。

ＮＡＮＤ−Ｆｌａｓｈ電源が２．７Ｖ以上（ＮＡＮＤ型フラッシュメモリ２の動作開始電圧）で第３リセットＩＣ５０がＨｉｇｈを出力しＷＰのプロテクトを解除する（Ｓ１０８）。即ち、制御部（ＳＯＣ２１など）からＮＡＮＤ型フラッシュメモリ２の信号制御が可能になる。

制御部電源が２．９Ｖ以上で第１リセットＩＣ３０がＨｉｇｈを出力する（Ｓ１１０）。

制御部（ＳＯＣ２１など）とＮＡＮＤ−Ｆｌａｓｈ（ＮＡＮＤ型フラッシュメモリ２）の動作が開始される（Ｓ１１２）。

図８は、画像形成装置１の電源断時の動作を示すフローチャートである。制御部電源が２．９Ｖ未満になるまでは、ＮＡＮＤ−Ｆｌａｓｈ電源も同じように下がっていく（Ｓ２００）。

制御部電源が２．９Ｖ未満になると、第１リセットＩＣ３０がそのレベルを検知してＦＥＴ２０４を非通電状態にする（Ｓ２０２）。

すると、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源が分離される（Ｓ２０４）。ＮＡＮＤ型フラッシュメモリ２の電源は、接続されているコンデンサ２０８により、２．７Ｖまでをシーケンスｇ（期間ｇ）以上保持する。

ＮＡＮＤ−Ｆｌａｓｈ電源がコンデンサ２０８によってシーケンスｇの間２．７Ｖ以上を保持すると、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ−Ｆｌａｓｈ）２の内部の処理が完了する（Ｓ２０６）。

シーケンスｇの間はＮＡＮＤ−Ｆｌａｓｈ電源が２．７Ｖ未満になるまでＷＰ信号をＨｉｇｈに保持して、ＮＡＮＤ型フラッシュメモリ２の動作電圧が２．７Ｖ未満になったときに第３リセットＩＣ５０により端子ＤをＬｏｗとしてＮＡＮＤ型フラッシュメモリ２にＷＰをかける（Ｓ２０８）。

ＮＡＮＤ−Ｆｌａｓｈ電源が２．５Ｖ未満になったときに第２リセットＩＣ４０により制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源を通電させてコンデンサ２０８の放電を行う（Ｓ２１０）。

次に、シーケンスｇ（期間ｇ）の時間の算出方法について説明する。コンデンサ２０８の容量は、下式１によって算出される。

なお、Ｉは、ＮＡＮＤ型フラッシュメモリ２の最大消費電流を示す。Ｔは、ＮＡＮＤ型フラッシュメモリ２内の書込み又は消去時間を示す。Ｖ_１は、第１リセットＩＣ３０の閾値電圧を示す。Ｖ_２は、ＮＡＮＤ型フラッシュメモリ２の推奨動作電圧の下限（２．７Ｖ）を示す。

シーケンスｇ（期間ｇ）は、上式１のＴに相当する。ただし、Ｔの時間はシステムによって異なる。また、これとは別途利用するコンデンサに応じた誤差範囲を見積る必要がある。上述したように、ＮＡＮＤ型フラッシュメモリ２においてブロック破壊が発生するのは書込み又は消去のタイミングである。

例えば、ＮＡＮＤ型フラッシュメモリ２の書込み領域が埋まっている場合に、必要なブロックを消去して書き込んでいく方式では、書込みの時間に対応する電荷量がコンデンサ２０８に蓄積されるように構成されてもよい。しかし、消去を重視するアクセス方法の例として、ＮＡＮＤ型フラッシュメモリ２に２つの書込み領域があるとする。このとき１つの領域の容量が埋まるまで更新されたファイルを消去せず最新のファイルのみを書き込んでいき、その領域が埋まったタイミングで最新のファイルだけを他の領域にコピーして、先の領域を全て削除するようなまとまった削除を行なう仕様では、消去を行なう時間が非常に長くブロック破壊に繋がりやすいため、消去の時間を考慮した容量をコンデンサ２０８が持つ必要がある。

このように、画像形成装置１は、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源の出力電圧が第１設定値未満に下がったときに、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とが分離状態に切替わり、ＮＡＮＤ−Ｆｌａｓｈ電源の出力電圧が第１設定値よりも低い第２設定値未満に下がったときに、制御部電源とＮＡＮＤ−Ｆｌａｓｈ電源とが接続状態に切替わるので、コンデンサ２０８が蓄積した電荷により、ＮＡＮＤ型フラッシュメモリ２に破壊や誤動作が生じることを防止することができる。

１画像形成装置
２ＮＡＮＤ型フラッシュメモリ
３電源制御部
４第１制御信号生成部
５第２制御信号生成部
１９ＣＰＵ
２０ＮＡＮＤ制御部
２１ＳＯＣ
３０第１リセットＩＣ
４０第２リセットＩＣ
５０第３リセットＩＣ
２０４ＦＥＴ
２０８コンデンサ

特許第５５５６４０５号公報

Claims

情報を処理する処理部を少なくとも制御する制御部と、
電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部と、
前記制御部に電力を供給する第１電源と、前記記憶部に電力を供給する第２電源とを、接続状態又は分離状態に切替える切替部と、
前記第１電源及び前記第２電源が供給する電力により電荷を蓄積し、前記第１電源と前記第２電源とが分離状態に切替えられた場合に前記第２電源に接続されているコンデンサと、
前記第１電源及び前記第２電源の出力電圧が第１設定値未満に下がったときに、前記第１電源と前記第２電源とが分離状態に切替わり、前記第２電源の出力電圧が前記第１設定値よりも低い第２設定値未満に下がったときに、前記第１電源と前記第２電源とが接続状態に切替わるように、前記切替部を制御する電源制御部と、
を有することを特徴とする情報処理装置。
前記第２電源の出力電圧が前記第１設定値よりも低く、且つ前記第２設定値以上である第３設定値未満に下がったときに、前記記憶部に対する書込みを禁止する書込み制御部をさらに有すること
を特徴とする請求項１に記載の情報処理装置。
前記コンデンサの容量は、
前記記憶部に対するデータの書込み時間又は消去時間、消費電流、前記第１設定値及び前記第３設定値に基づいて設定されていること
を特徴とする請求項２に記載の情報処理装置。
前記切替部は、
スイッチング機能を備えたデバイスであること
を特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
前記記憶部は、
ＮＡＮＤ型フラッシュメモリであること
を特徴とする請求項１乃至４のいずれか１項に記載の情報処理装置。
前記制御部は、
ＣＰＵと、
前記ＮＡＮＤ型フラッシュメモリに対するデータの読込み、書込み及び消去を制御するＮＡＮＤ制御部と、
を有すること
を特徴とする請求項５に記載の情報処理装置。
情報を処理する処理部を少なくとも制御する制御部に電力を供給する第１電源と、電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部に電力を供給する第２電源とが供給する電力により、前記第１電源と前記第２電源とが分離状態にされても前記第２電源に接続されているコンデンサに電荷を蓄積する工程と、
前記第１電源及び前記第２電源の出力電圧が第１設定値未満に下がったときに、前記第１電源と前記第２電源とを分離状態に切替える工程と、
前記第２電源の出力電圧が前記第１設定値よりも低い第２設定値未満に下がったときに、前記第１電源と前記第２電源とを接続状態に切替える工程と、
を含む情報処理方法。