JP6384306B2 - 電源回路及びこれを備えるフラッシュメモリシステム並びに電源回路の制御方法 - Google Patents
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Description
V3a≧V3d≧V3b≧V3c
である。このうち、電圧V3a,V3bはフラッシュメモリ40に電源電圧として供給され、電圧V3a〜V3dはメモリコントローラ30に電源電圧として供給される。但し、降圧回路22a〜22dは昇圧機能を有していないため、入力レベルがそれぞれ第3の電圧V3a〜V3d未満である場合は、所望のレベルを生成することはできない。降圧回路22a〜22dの出力ノードは、それぞれ抵抗Ra〜Rdを介して接地されている。抵抗Ra〜Rdを設けることは必須でないが、電源遮断後の電源配線を安定化するために設けることが好ましい。
11 電源端子
12 データ端子
20A,20B,20C 電源回路
21 昇圧回路
22a〜22d 降圧回路
23,25〜27 電圧検出回路
24 放電回路
30 メモリコントローラ
40 フラッシュメモリ
C キャパシタ
D1,D2 ダイオード
DATA データ
FBSY ビジー信号
FWP ライトプロテクト信号
POR 検出信号
Ra〜Rd 抵抗
SW スイッチ回路
V1 第1の電圧
V2 第2の電圧
V3a〜V3d 第3の電圧
VA 第1の所定値
VB 第2の所定値
VC 第3の所定値
VD 第4の所定値
VAEN,VBEN イネーブル信号
Claims (9)
- メモリコントローラと、
前記メモリコントローラによって制御されるフラッシュメモリと、
前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、を備え、
前記電源回路は、
外部から第1の電圧が供給される電源端子と、
前記第1の電圧を昇圧することによって、前記第1の電圧よりも高い第2の電圧を生成する昇圧回路と、
前記第2の電圧によって充電されるキャパシタと、
前記第2の電圧を降圧することによって前記第2の電圧よりも低い第3の電圧を生成し、前記動作電圧として前記メモリコントローラ及び前記フラッシュメモリに供給する降圧回路と、
前記昇圧回路と前記キャパシタの間、又は、前記昇圧回路内に配置され、前記第1の電圧が第1の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断するスイッチ回路と、
前記第1の電圧が第3の所定値未満に低下したことに応答して、前記メモリコントローラによる前記フラッシュメモリへのアクセスを停止させる第1の電圧検出回路と、
を含むことを特徴とするフラッシュメモリシステム。 - 前記第3の所定値は、前記第1の所定値より高いことを特徴とする請求項1に記載のフラッシュメモリシステム。
- 前記降圧回路は、前記キャパシタの充電電圧が第2の所定値以上であることに応答して活性化されることを特徴とする請求項1又は2に記載のフラッシュメモリシステム。
- 前記第3の電圧が前記第2の所定値よりも高い第4の所定値未満に低下したことに応答して、前記フラッシュメモリに対するライトプロテクトを行う第2の電圧検出回路、
をさらに含むことを特徴とする請求項3に記載のフラッシュメモリシステム。 - 前記昇圧回路は、前記第1の電圧が前記第1の所定値未満に低下したことに応答して昇圧動作を停止することを特徴とする請求項1乃至4のいずれか一項に記載のフラッシュメモリシステム。
- 前記キャパシタの充電電圧が前記第2の所定値未満に低下したことに応答して、前記キャパシタを放電させる放電回路をさらに備えることを特徴とする請求項3又は4に記載のフラッシュメモリシステム。
- 前記第1の電圧検出回路は、前記第1の電圧が前記第3の所定値以上であることに応答して、前記メモリコントローラによる前記フラッシュメモリへのアクセスを可能とすることを特徴とする請求項4に記載のフラッシュメモリシステム。
- 前記第2の電圧検出回路は、前記第3の電圧が前記第4の所定値以上であることに応答して、前記フラッシュメモリのライトプロテクト状態を解除することを特徴とする請求項7に記載のフラッシュメモリシステム。
- 前記降圧回路は、前記第1の電圧の規定値と等しくなるように前記第3の電圧を生成することを特徴とする請求項1乃至8のいずれか一項に記載のフラッシュメモリシステム。
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