TW202213108A - 記憶體系統及電源電路 - Google Patents

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Abstract

實施方式提供一種可防止PLP功能之誤動作之記憶體系統及電源電路。 根據實施方式，記憶體系統具備第1端子、非揮發性記憶體、具有第2端子之電容器、及電源電路。電源電路係使用施加至第1端子之第1電壓產生至少1個第2電壓，將至少1個第2電壓供給至非揮發性記憶體，使用第1電壓產生第3電壓，並將第3電壓施加至第2端子，藉此，向電容器充入電能。電源電路構成為如下，即，相應於第1端子之電壓成為第1閾值電壓以下，不使電容器之充電停止而將基於電容器之能量之第4電壓供給至第1端子，且相應於第2端子之電壓成為第2閾值電壓以下，使電容器之充電停止，將基於電容器之能量之第5電壓供給至第1端子。

Description

記憶體系統及電源電路
本發明之實施方式係關於一種記憶體系統及電源電路。
具備非揮發性記憶體之記憶體系統已得到廣泛普及。作為此種記憶體系統之一例，已知有具備快閃記憶體之固態驅動器(Solid State Drive：SSD)。
某種SSD具備斷電保護(Power Loss Protection：PLP)功能，使得於意外之電源切斷時資料不會消失。PLP功能係於因停電等而導致電源電壓降低時，利用作為備用電源之電容器之電能(以下，簡稱為能量)將資料寫入至快閃記憶體，防止寫入中途之資料消失。
有時於SSD中產生峰值電流。有時因該峰值電流而導致電源電壓降低，從而PLP功能作動。於該情形時，電源本身正常，PLP功能本來為不作動之狀況。於此種狀況下PLP功能作動被稱為PLP功能之誤動作。若PLP功能進行誤動作，則於SSD內進行本來不需要之處理。
本發明提供一種可防止PLP功能之誤動作之記憶體系統及電源電路。
根據實施方式，記憶體系統具備第1端子、非揮發性記憶體、具有第2端子之電容器、及電源電路。電源電路係使用施加至第1端子之第1電壓產生至少1個第2電壓，將至少1個第2電壓供給至非揮發性記憶體，使用第1電壓產生第3電壓，並將第3電壓施加至第2端子，藉此，向電容器充入電能。電源電路構成為如下，即，相應於第1端子之電壓成為第1閾值電壓以下，不使電容器之充電停止而將基於電容器之能量之第4電壓供給至第1端子，且相應於第2端子之電壓成為第2閾值電壓以下，使電容器之充電停止，將基於電容器之能量之第5電壓供給至第1端子。
以下，參照圖式對實施方式進行說明。以下之說明係例示用以使實施方式之技術思想具體化之裝置或方法者，實施方式之技術思想並不限定於以下說明之構成要素之構造、形狀、配置、材質等。業者可容易地想到之變化當然包含於揭示之範圍內。為了使說明更明確，亦有於圖式中將各要素之大小、厚度、平面尺寸或形狀等相對於實際之實施態樣變更而模式地表示之情形。亦有於複數個圖式中包含相互之尺寸之關係或比率不同之要素之情況。亦有於複數個圖式中對對應之要素附加相同參照數字並省略重複說明之情形。有對若干個要素附加複數種名稱之情形，但該等名稱之例僅為例示，並不否定對該等要素附加其他名稱。又，關於未附加複數種名稱之要素，亦不否定附加其他名稱。再者，於以下之說明中，「連接」不僅指直接連接，亦指經由其他要素而連接之情況。
以下，參照圖式對本實施方式詳細地進行說明。
(系統構成)
圖1係表示包含實施方式之記憶體系統之資訊處理系統之構成之一例之方塊圖。記憶體系統係構成為將資料寫入至非揮發性記憶體並且自非揮發性記憶體讀出資料的半導體儲存設備。記憶體系統之一例係SSD。非揮發性記憶體之例係NAND(Not AND，反及)型快閃記憶體、NOR(NOT OR，反或)型快閃記憶體、MRAM(Magneto-resistive Random Access Memory，磁阻式隨機存取記憶體)、PRAM(Phase change Random Access Memory，相變隨機存取記憶體)、ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)及FeRAM(Ferroelectric Random Access Memory，鐵電式隨機存取記憶體)。於本案中，非揮發性記憶體之一例係NAND型快閃記憶體(以下，簡稱為快閃記憶體)。
資訊處理系統10包含主機設備(以下，簡稱為主機)12與SSD14。主機12係對SSD14進行存取之資訊處理裝置。主機12可為伺服器(儲存伺服器)。主機12亦可為個人電腦。SSD14可為組裝於資料中心等伺服器之適合商業使用之SSD。SSD14亦可為組裝於個人電腦之適合個人使用之SSD。
SSD14可用作主機12之主儲存器。SSD14亦可內置於主機12。SSD14亦可設置於主機12之外部，經由纜線或網路連接於主機12。
SSD14具備快閃記憶體16、控制器18、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)20及電源電路22等。
控制器18作為構成為控制快閃記憶體16之記憶體控制器發揮功能。控制器18可由SoC(system on a chip，系統單晶片)之類之電路構成。
控制器18根據來自主機12之指令，將資料寫入至快閃記憶體16或自快閃記憶體16讀出資料。進而，控制器18根據來自主機12之指令與來自電源電路22之各種資訊，產生控制電源電路22產生之電壓之值之控制信號。控制器18將所產生之控制信號發送至電源電路22。藉此，控制器18控制對SSD14之各設備(例如快閃記憶體16、控制器18、DRAM20)施加之複數個電壓之產生。
DRAM20係揮發性記憶體之一例。DRAM20例如係DDR3L(Double Data Rate 3 Low voltage，第三代低電壓版雙倍資料速率)標準之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)。作為揮發性記憶體，亦可使用SRAM(Static Random Access Memory，靜態隨機存取記憶體)代替DRAM20。DRAM20亦可設置於控制器18之內部。亦可於DRAM20中設置寫入緩衝器、讀取緩衝器、查找表(LUT)之快取區域及系統管理資訊之儲存區域。
寫入緩衝器係用以將自主機12供給並且要寫入至快閃記憶體16之資料於寫入結束之前之期間暫時儲存之緩衝區。即，寫入緩衝器記憶寫入中途之資料。由於DRAM20為揮發性記憶體，故該寫入中途之資料於SSD14之電源切斷時會丟失。
讀取緩衝器係用以將自快閃記憶體16讀出之資料暫時儲存之緩衝區。
LUT之快取區域係快取LUT之區域。LUT係主機12指定之邏輯位址與快閃記憶體16之實體位址之間之對應表。LUT亦稱為位址轉換表或邏輯位址/實體位址轉換表。
系統管理資訊係於SSD14之動作中使用之各種資訊或各種表格。
快閃記憶體16亦可包含複數個快閃記憶體晶片(亦稱為快閃記憶體裸晶)。快閃記憶體16亦可包含記憶胞陣列，該記憶胞陣列包含呈矩陣狀配置之複數個記憶胞。快閃記憶體16可為二維構造，亦可為三維構造。
快閃記憶體16包含之記憶胞陣列包含複數個區塊。各區塊包含複數個頁。區塊作為資料抹除動作之最小單位發揮功能。各頁包含連接於同一字元線之複數個記憶胞。頁作為資料寫入動作及資料讀出動作之單位發揮功能。寫入緩衝器或讀取緩衝器包含1頁之資料之儲存容量。於資料寫入之情形時，將自寫入緩衝器讀出之1頁之寫入單位之資料寫入至快閃記憶體16。於資料讀出之情形時，將自快閃記憶體16讀出之1頁之讀出單位之資料寫入至讀取緩衝器。再者，亦可代替頁而將字元線作為資料寫入動作或資料讀出動作之單位。於該情形時，1字元線之資料係寫入單位之資料或讀出單位之資料。
電源電路22利用連接於SSD14之外部裝置(例如主機12)之電源。對電源電路22經由未圖示之連接器施加自主機12之電源輸出之第1電壓。電源電路22(更詳細而言，電源電路22內之LDO(Low-Dropout，低壓降)穩壓器56與DC(Direct Current，直流)/DC變換器58)使用第1電壓產生SSD14之各設備所需之複數個第2電壓，並將複數個第2電壓施加至SSD14之各設備。為了實現PLP功能，電源電路22具備電容器(亦稱為PLP電容器)作為備用電源。詳情將參照圖2進行說明。
控制器18具備CPU32、主機介面(主機I/F)34、NAND介面(NAND I/F)36、DRAM介面(DRAM I/F)38等。
CPU32、主機I/F34、NAND I/F36、DRAM I/F38連接於匯流排線42。CPU32執行記憶於快閃記憶體16之韌體，實現各種功能。
主機12電性連接於主機I/F34。快閃記憶體16電性連接於NAND I/F36。DRAM20電性連接於DRAM I/F38。
主機I/F34依據SCSI(Small Computer System Interface，小型電腦系統介面)、SAS(Serial Attached SCSI，串列連接SCSI)、ATA(AT Attachment(Advanced Technology Attachment，先進技術附件))、SATA(Serial ATA，串列ATA)、PCIe(PCI Express(Peripheral Component Interconnect Express，快速周邊組件互連))(註冊商標)、Ethernet(乙太網路)(註冊商標)、光纖通道、NVMe(NVM Express(Non-Volatile Memory Express，非揮發性快速記憶體))(註冊商標)、USB(Universal Serial Bus，通用串列匯流排)(註冊商標)、UART(Universal Asynchronous Receiver/Transmitter，通用異步接收機發射器)(註冊商標)等標準。
NAND I/F36依據Toggle DDR(Double Data Rate，雙倍資料速率)、ONFI(Open NAND Flash Interface，開放式NAND快閃記憶體介面)等標準。NAND I/F36控制快閃記憶體16。NAND I/F36亦可經由複數個通道分別連接於快閃記憶體16內之複數個快閃記憶體晶片。
(電源電路22之構成例)
圖2係表示電源電路22之構成之一例之電路圖。電源電路22亦可由單一或複數個積體電路(integrated circuit：IC)構成。積體電路亦稱為PMIC(電源管理IC)。為了便於說明，記載電壓之數值，但該等數值係一例，可任意地變更。又，所產生之第2電壓之數量亦為一例，其亦可任意地變更。主機12輸出之第1電壓例如為DC 5 V(或DC 3.3 V)。於以下之說明中，省略DC之表述。主機12不限於輸出單一之第1電壓，亦可輸出複數個第1電壓。
若自主機12輸出之第1電壓(5 V)施加至電源電路22之輸入端子51，則與輸入電壓對應之電流串聯地經由保險絲52、負載開關54及MOSFET(metal-oxide-semiconductor field-effect transistor，金屬氧化物半導體場效電晶體)(稱為MOS電晶體)82供給至LDO(Low Dropout)穩壓器56與DC/DC變換器58。
保險絲52包括金屬保險絲。保險絲52當固定電流以上之過電流流過時產生熔融。當保險絲52產生熔融時，除非更換保險絲52，否則輸入電流不流至負載開關54。再者，保險絲52不限於金屬保險絲，亦可使用當檢測出過電流時成為斷開狀態之電子保險絲。
負載開關54係藉由控制邏輯60切換接通狀態/斷開狀態之開關。於初始狀態下，控制邏輯60使負載開關54為接通狀態。於接通狀態之情形時，負載開關54輸出自輸入電壓減去壓降電壓所得之電壓。為了便於說明，此處，壓降電壓設為0 V，於接通狀態之情形時，負載開關54之輸出電壓為5 V。控制邏輯60當第2監視端子74之電壓成為第2閾值電壓以下時(說明將於下文敍述)，使負載開關54為斷開狀態。於斷開狀態之情形時，負載開關54之輸出電壓為0 V。負載開關54之輸出端子72係用以監視自主機12供給之第1電壓之端子。以下，輸出端子72亦稱為第1監視端子72。第1監視端子72連接於控制邏輯60。
控制邏輯60之電源經由與輸入端子51不同之端子(未圖示)而供給。因此，控制邏輯60於未對輸入端子51施加第1電壓之情形時亦進行動作。主機12亦可經由未圖示之與輸入端子51不同之端子而對控制邏輯60供給電壓。
MOS電晶體82之閘極端子連接於控制邏輯60。於圖2中，MOS電晶體82表示為n通道型電晶體，但亦可使用p通道型電晶體。
控制邏輯60根據負載開關54之輸出端子即第1監視端子72或第2監視端子74之電壓之變化，使MOS電晶體82之接通狀態(導通狀態)/斷開狀態(非導通狀態)變化。
控制邏輯60將第1監視端子72之電壓與啟動閾值電壓進行比較。啟動閾值電壓設定為主機12施加至輸入端子51之電壓(5 V)。
控制邏輯60於第1監視端子72之電壓未達啟動閾值電壓之情形時，使MOS電晶體82為斷開狀態(非導通狀態)。於該情形時，不對LDO穩壓器56與DC/DC變換器58之輸入端子73施加電壓，因此，LDO穩壓器56與DC/DC變換器58不產生複數個第2電壓，而SSD14不進行動作。
控制邏輯60於第1監視端子72之電壓已達到啟動閾值電壓之情形時，使MOS電晶體82為接通狀態(導通狀態)。於該情形時，對LDO穩壓器56與DC/DC變換器58之輸入端子73施加5 V，因此，LDO穩壓器56與DC/DC變換器58產生複數個第2電壓。SSD14使用該等複數個第2電壓進行動作。
LDO穩壓器56係輸出需要小電流之SSD14之設備用之電壓之電路。DC/DC變換器58係輸出需要大電流之SSD14之設備之電壓之電路。LDO穩壓器56與DC/DC變換器58可由個別之IC構成，亦可由單一之IC構成。
LDO穩壓器56使輸入端子73之電壓(5 V)降低，產生複數個第2電壓、例如3.3 V與2.5 V該2個第2電壓。再者，於自主機12對輸入端子51供給3.3 V之電壓而並非5 V之情形時，亦可將3.3 V之輸入電壓直接作為3.3 V之第2電壓自LDO穩壓器56輸出。3.3 V與2.5 V之電壓供給至控制器18。
DC/DC變換器58使輸入端子73之電壓(5 V)降低，產生複數個電壓、例如2.8 V、1.8 V、1.35 V、1 V該4個第2電壓。例如2.8 V、1.8 V之電壓供給至快閃記憶體16，1.35 V之電壓供給至DRAM20，1 V之電壓供給至控制器18。
LDO穩壓器56與DC/DC變換器58亦可分別產生單一之第2電壓。電源電路22無須具備LDO穩壓器56與DC/DC變換器58兩者，亦可僅具備任一者。於該情形時，電源電路22亦可產生單一之第2電壓。
LDO穩壓器56與DC/DC變換器58分別包含一個或複數個切換元件。LDO穩壓器56與DC/DC變換器58之切換元件之接通狀態/斷開狀態係由控制邏輯60控制。控制邏輯60根據輸入端子73之電壓，對LDO穩壓器56與DC/DC變換器58之各切換元件之接通狀態之期間與斷開狀態之期間之比(工作比)進行調整，變更電壓之降壓率。藉此，即便自主機12輸出之電壓值略微變動，LDO穩壓器56與DC/DC變換器58亦可始終產生特定之電壓值之複數個第2電壓。
主機12當自用戶接受電源切斷之指示時，在實際切斷電源之前，將電源切斷之預告通知發送至SSD14。控制器18響應該預告通知，將DRAM20中儲存之寫入中途之資料寫入至快閃記憶體16。寫入完成時，控制器18將寫入完成報告發送至主機12。主機12等待該完成報告而進行電源切斷。因此，寫入中途之資料不會消失。
但是，於因停電等而導致主機12之電源意外切斷之情形時，主機12無法將電源切斷之預告通知發送至SSD14。於該情形時，控制器18未接收到預告通知，因此，無法完成寫入中途之資料向快閃記憶體16之寫入。
為了應對該意外之電源切斷，電源電路22包含PLP電容器80作為備用電源。電源電路22為了檢測電源之切斷而將下述之第2監視端子74之電壓與第2閾值電壓進行比較。電源電路22藉由檢測出第2監視端子74之電壓成為第2閾值電壓以下而檢測出電源之切斷時，利用PLP電容器80之能量，對SSD14之各設備供給電壓。藉此，執行將寫入中途之資料寫入至快閃記憶體16之PLP功能。
PLP電容器80之電容設定為略高於能夠充入實現PLP功能所需之電能之目標電容。其原因在於，若預先使PLP電容器80之電容具有裕度，則即便因經年劣化而導致電容器之電容略微減少，亦可繼續實現PLP功能，從而可將SSD14之故障率抑制為較低。例如，為了使得即便電容減少，只要其減少量在初始電容之30%以內，亦可實現PLP功能，PLP電容器80之初始電容預先設為目標電容之約1.43倍即可。作為PLP電容器80，例如可利用電雙層電容器、導電性高分子鋁電解電容器、導電性高分子鉭固體電解電容器。
LDO穩壓器56與DC/DC變換器58之輸入端子73係串聯地經由線圈84、MOS電晶體92而連接於基準電壓(接地電壓)端子88。輸入端子73亦串聯地經由線圈84、二極體86、PLP電容器80而連接於基準電壓(接地電壓)端子89。二極體86之陽極端子連接於線圈84。二極體86之陰極端子連接於PLP電容器80之陽極端子74。PLP電容器80之陰極端子連接於基準電壓端子89。
MOS電晶體92之閘極端子連接於控制邏輯60。MOS電晶體92之接通狀態/斷開狀態係由控制邏輯60控制。藉由MOS電晶體92之狀態反覆地轉變成接通狀態與斷開狀態，而線圈84與二極體86將輸入端子73之電壓(5 V)升壓至第3電壓、例如28 V。即，MOS電晶體92、線圈84及二極體86構成升壓DC/DC變換器。再者，升壓DC/DC變換器亦可與DC/DC變換器58一體地構成。升壓DC/DC變換器之輸出電壓可變。此處，輸出電壓之最大值設為28 V。
藉此，PLP電容器80係於自主機12對電源電路22施加5 V之電壓之期間，充入與升壓DC/DC變換器之升壓電壓(28 V)對應之電能。
PLP電容器80係施加之充電電壓越高，越容易產生短路。因此，對能夠施加至PLP電容器80之充電電壓規定有上限。此處，能夠施加至PLP電容器80之最大容許電壓為28 V。
PLP電容器80之陽極端子(或二極體86之陰極端子)74亦連接於控制邏輯60。PLP電容器80之陽極端子74可監視PLP電容器80之充電電壓。陽極端子74亦稱為第2監視端子74。
第2監視端子74連接於降壓DC/DC變換器90之輸入端子。降壓DC/DC變換器90將輸入電壓以與輸入電壓對應之可變之降壓率降壓，例如始終輸出5.3 V。降壓DC/DC變換器90之輸出端子係串聯地經由線圈94與二極體96而連接於LDO穩壓器56與DC/DC變換器58之輸入端子73。
二極體96之陽極端子連接於線圈94。二極體96之陰極端子連接於輸入端子73。線圈94與二極體96之連接點(或二極體96之陽極端子)經由電容器98而連接於基準電壓(接地電壓)端子99。
二極體96之閾值電壓例如為0.4 V。因此，當LDO穩壓器56與DC/DC變換器58之輸入端子73(或二極體96之陰極端子)之電壓為5 V時，由於二極體96之陽極端子為5.3 V，故二極體96為斷開狀態。
控制邏輯60按照特定之通信標準，將表示電源電路22之各種狀態之資訊發送至控制器18。控制邏輯60與控制器18之間之通信標準例如亦可為串列通信標準。串列通信標準之一例係I2C(Inter-Integrated Circuit，內部積體電路)方式。I2C介面(I2C I/F)64連接於控制邏輯60。I2C I/F64根據來自控制邏輯60之控制信號與控制器18進行通信。控制邏輯60根據來自控制器18之控制信號，對負載開關54、LDO穩壓器56及DC/DC變換器58供給控制信號。
(電源電路22之動作例)
圖3係表示電源電路22之動作之一例之流程圖。圖4係表示電源電路22之動作之一例之時序圖。參照圖3、圖4，對基於電源電路22之峰值電流對策及電源切斷時之PLP功能相關之動作之一例進行說明。
當經由未圖示之端子對控制邏輯60供給電壓時，控制邏輯60開始動作。控制邏輯60開始動作時，監視第1監視端子72之電壓、第2監視端子74之電壓及LDO穩壓器56與DC/DC變換器58之輸入端子73之電壓，並且使負載開關54為接通狀態。
設為動作開始時，未對電源電路22之輸入端子51自主機12施加5 V之電壓。因此，如圖4之(a)與(d)分別所示，第1監視端子72之電壓與第2監視端子74之電壓均為0 V。雖未圖示，但LDO穩壓器56與DC/DC變換器58之輸入端子73之電壓亦為0 V。
又，動作開始時，控制邏輯60如圖4之(b)與(c)分別所示，使MOS電晶體82、MOS電晶體92為斷開狀態。雖未圖示，但控制邏輯60使LDO穩壓器56與DC/DC變換器58之切換動作亦為停止狀態。
藉此，LDO穩壓器56與DC/DC變換器58不產生複數個第2電壓，而SSD14為動作停止狀態。
由於第2監視端子74之電壓為0 V，故降壓DC/DC變換器90之輸出電壓為0 V。LDO穩壓器56與DC/DC變換器58之輸入端子73和降壓DC/DC變換器90之輸出端子之電位差(0 V)未達二極體96之閾值電壓(0.4 V)，因此，如圖4之(e)所示，二極體96為斷開狀態。
控制邏輯60判定第1監視端子72之電壓是否為啟動閾值電壓或其以上(圖3之步驟S102)。啟動閾值電壓設定為主機12施加至輸入端子51之第1電壓、例如5 V。於步驟S102之判定結果為否之情形時，重複執行步驟S102之判定處理。
自主機12將5 V之第1電壓施加至輸入端子51，輸入端子51之電壓經由保險絲52、負載開關54施加至第1監視端子72。如圖4之(a)所示，第1監視端子72之電壓成為5 V時，圖3之步驟S102之判定結果成為是。
於步驟S102之判定處理為是之情形時，控制邏輯60如圖4之(b)所示，使MOS電晶體82為接通狀態，將施加至第1監視端子72之來自主機12之第1電壓(5 V)供給至LDO穩壓器56與DC/DC變換器58之輸入端子73(圖3之步驟S104)。控制邏輯60進而對LDO穩壓器56與DC/DC變換器58之切換元件之接通期間與斷開期間之比根據欲產生之電壓及輸入端子73之電壓進行調整，產生特定之複數個第2電壓(圖3之步驟S104)。其結果，LDO穩壓器56與DC/DC變換器58將複數個第2電壓供給至快閃記憶體16、控制器18及DRAM20。
控制邏輯60如圖4之(c)所示，使MOS電晶體92之狀態週期性地變為接通狀態與斷開狀態，將施加至第1監視端子72之來自主機12之第1電壓(5 V)升壓至第3電壓，以第3電壓向PLP電容器80充入電能(圖3之步驟S106)。第3電壓根據MOS電晶體92之接通期間與斷開期間之比而變化，因此，控制邏輯60以第3電壓成為28 V之方式調整MOS電晶體92之接通期間與斷開期間之比。
再者，步驟S104之處理與步驟S106之處理既可以相反之順序執行，亦可於同一步驟中同時執行兩處理。
藉由步驟S104之處理，LDO穩壓器56與DC/DC變換器58將來自主機12之5 V降壓而產生SSD14之各設備之動作所需之第2電壓，並對各設備供給第2電壓。於該期間，包括線圈84、二極體86及MOS電晶體92之升壓DC/DC變換器將來自主機12之5 V升壓至第3電壓，向PLP電容器80充入電能。充入之電能係(1/2)CV2。C係PLP電容器80之電容，V係第3電壓(28 V)。
存在如下情況，即，於SSD14中，進行向快閃記憶體16之寫入等特定動作時，SSD14之消耗電流瞬間變大。此時之消耗電流稱為峰值電流。主機12之電源之電流容量係具有裕度地設計，使得能夠應對作為電源之負載之SSD14之峰值電流，但無法應對超過設想之過大之峰值電流。若產生峰值電流，則有時主機12會關機。
例如，設為於主機12連接有5台SSD14。各SSD14之消耗電力設為12 W。主機12對各SSD14供給12 V、1 A之電力。主機12能夠供給之電力設為100 W。由於100 W大於60 W(＝12 W×5)，故只要各SSD14消耗12 W之電力，則主機12可穩定地將12 V之額定電壓供給至各SSD14。但是，設為於各SSD14產生2 A之峰值電流。若主機12之輸出電壓仍然為額定之12 V，則5台SSD14之總消耗電力120 W(＝2 A×12 V×5)超過主機12能夠供給之電力100 W。因此，若產生峰值電流，則主機12使供給至各SSD14之電力降低至例如20 W。因此，各SSD14所需之24 W之電力會不足。實施方式之PLP電容器80利用充電能量，補充各SSD14之不足部分之電力(4 W＝24 W－20 W)。
又，於資料中心，複數個SSD14有時共通連接於1台伺服器。處理類似之工作量之複數個SSD14於同一時序產生峰值電流之可能性大。
如此，即便主機12之電源本身無異常，有時亦會因峰值電流而導致自主機12供給之電壓降低。
先前之電源電路22當第1監視端子72之電壓成為某閾值電壓(例如4.8 V)以下時，使MOS電晶體82、MOS電晶體92為斷開狀態，停止對PLP電容器80充電。藉此，PLP電容器80之能量放電，與該放電能量對應之電壓供給至LDO穩壓器56與DC/DC變換器58之輸入端子73。於被供給基於放電能量之電壓之期間，LDO穩壓器56與DC/DC變換器58產生SSD14之驅動所需之電壓(第2電壓)。藉由該PLP功能，SSD14可將寫入中途之資料寫入至快閃記憶體16。然而，該情形時之PLP功能為誤動作。若增大自主機12供給之電壓與該某閾值電壓之差，則可防止PLP功能之誤動作，但有難以將該差設計為大之情形。例如關於某種SSD14，自主機12供給之電壓與供給至SSD14之各設備之第2電壓之差小。於該情形時，該某閾值電壓不得不設計成接近自主機12供給之電壓的電壓。
根據實施方式，當產生峰值電流時，利用PLP電容器80之放電能量對自主機12供給之電壓之降低進行補償。具體而言，將降壓DC/DC變換器90之輸出電壓(5.3 V)作為補償電壓供給至LDO穩壓器56與DC/DC變換器58之輸入端子73。
藉由步驟S104之處理，電源電路22產生第2電壓之期間，如圖4之(a)所示，第1監視端子72之電壓為5 V，因此，二極體96之陰極端子亦為5 V。如圖4(d)所示，第2監視端子74之電壓為28 V，降壓DC/DC變換器90之輸出電壓即二極體96之陽極端子之電壓為5.3 V。二極體96之陽極・陰極間電壓為低於二極體96之閾值電壓(0.4 V)之0.3 V，二極體96為斷開狀態。因此，電流不自降壓DC/DC變換器90之輸出流至二極體96，從而PLP電容器80之能量不被消耗。
當產生SSD14之峰值電流時，自主機12施加至輸入端子51之電壓降低。即，如圖4(a)所示，第1監視端子72之電壓降低。若第1監視端子72之電壓降低至第1閾值電壓(例如4.9 V)以下，則二極體96之陰極端子之電壓亦降低至4.9 V以下。降壓DC/DC變換器90之輸出電壓即二極體96之陽極端子之電壓為5.3 V。因此，二極體96之陽極・陰極間電壓成為0.4 V以上，如圖4(e)所示，二極體96成為接通狀態。因此，利用PLP電容器80之能量之電流自降壓DC/DC變換器90之輸出經由二極體96流至LDO穩壓器56與DC/DC變換器58之輸入端子73。因此，與PLP電容器80之放電能量對應之補償電壓施加至輸入端子73。藉此，如圖4(a)所示，第1電源監視端子72之電壓恢復成5 V。其結果，可防止因產生峰值電流所引起之PLP功能之誤動作。
若第1監視端子72之電壓恢復成5 V，則二極體96之陽極・陰極間電壓成為0.3 V，成為二極體96之閾值電壓以下。因此，二極體96成為斷開狀態。利用PLP電容器80之能量之電流不流至二極體96，而PLP電容器80之能量不被消耗。
接下來，對PLP功能進行說明。如上所述，先前之電源電路將第1監視端子72之電壓與某閾值電壓進行比較，使PLP功能作動。但是，根據實施方式，於第1監視端子72之電壓降低之情形時，與PLP電容器80之放電能量對應之電壓供給至LDO穩壓器56與DC/DC變換器58之輸入端子73。其結果，第1監視端子72之電壓恢復成原來之電壓，而不會低於該某閾值電壓。因此，第1監視端子72之電壓不能用於PLP功能之作動開始之判定。
進而，於主機12之電源切斷時，第1監視端子72之電壓降低，因此，降壓DC/DC變換器90之輸出電壓作為補償電壓供給至輸入端子73。因此，PLP電容器80之放電能量因補償電壓而被全部消耗，從而失去用於PLP功能之能量。
於實施方式中，將施加至PLP電容器80之陽極端子之PLP電容器80之充電電壓、即第2監視端子74監視之PLP電容器80之充電電壓作為PLP功能之作動開始條件。於電源電路22將第2電壓供給至快閃記憶體16、控制器18及DRAM20之期間，控制邏輯60判定第2監視端子74之電壓是否在第2閾值電壓以下(圖3之步驟S108)。第2閾值電壓例如設定為25 V。
於第2監視端子74之電壓不在第2閾值電壓以下之情形時，重複執行步驟S108之判定處理。
於因停電等而導致主機12之電源意外切斷之情形時，不自主機12供給電源，如圖4(a)所示，第1監視端子72之電壓降低。當第1監視端子72之電壓降低至第1閾值電壓以下時，如圖4(e)所示，二極體96成為接通狀態。因此，PLP電容器80開始放電，與放電能量對應之電壓施加至輸入端子73，如圖4(a)所示，第1監視端子72之電壓恢復成5 V。
若自PLP電容器80進一步放電，則如圖4(d)所示，第2監視端子74之電壓降低。當第2監視端子74之電壓降低至第2閾值電壓(25 V)以下時，控制邏輯60使MOS電晶體82為斷開狀態。藉此，不再對第1監視端子72供給與PLP電容器80之放電能量對應之電壓，因此，如圖4(a)所示，第1監視端子72之電壓降低至0 V。又，當第2監視端子74之電壓降低至第2閾值電壓以下時，控制邏輯60使MOS電晶體92為斷開狀態。藉此，停止對PLP電容器80充電。
由於第1監視端子72之電壓為0 V，故二極體96仍然為接通狀態，與PLP電容器80之放電能量對應之電壓繼續供給至LDO穩壓器56與DC/DC變換器58。
若自PLP電容器80更進一步放電，而第2監視端子74之電壓降低至0 V，則如圖4(e)所示，二極體96成為斷開狀態。
另一方面，控制邏輯60於第2監視端子74之電壓降低至第2閾值電壓(例如25 V)以下時，將表示電源切斷之通知經由I2C I/F64發送至控制器18。
控制器18接收到該通知時，於DRAM20記憶有寫入中途之資料之情形時，將寫入中途之資料寫入至快閃記憶體16。電源電路22於該寫入之期間，利用PLP電容器80之放電能量，對快閃記憶體16、控制器18及DRAM20供給第2電壓。
藉此，即便主機12之電源被意外切斷，控制器18亦可將DRAM20中記憶之寫入中途之資料寫入至快閃記憶體16。
如以上所說明般，根據實施方式，於SSD14中產生峰值電流之情形時，使利用PLP電容器80之能量之電流流至LDO穩壓器56與DC/DC變換器58，因此，可防止PLP功能之誤動作。另一方面，由於監視PLP電容器80之充電電壓而判斷PLP功能之作動開始，故可適當地使PLP功能作動。
對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出的，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。例如，PLP電容器80及MOS電晶體82亦可不備置於電源電路22之內部，而於電源電路22之外與電源電路22獨立地備置。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2020-157520號(申請日：2020年9月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10:資訊處理系統 12:主機 14:SSD 16:快閃記憶體 18:控制器 20:DRAM 22:電源電路 32:CPU 34:主機介面(主機I/F) 36:NAND介面 38:DRAM I/F 42:匯流排線 51:輸入端子 52:保險絲 54:負載開關 56:LDO穩壓器 58, 90:降壓DC/DC變換器 60:控制邏輯 64:I2C介面 72:輸出端子 73:輸入端子 74:第2監視端子 80:PLP電容器 82, 92:MOS電晶體 84:線圈 86:二極體 88:基準電壓(接地電壓)端子 89:基準電壓(接地電壓)端子 94:線圈 96:二極體 98:電容器 99:基準電壓(接地電壓)端子 S102:步驟 S104:步驟 S106:步驟 S108:步驟 S110:步驟
圖1係表示包含實施方式之記憶體系統之資訊處理系統之構成之一例之方塊圖。 圖2係表示實施方式之電源電路之構成之一例之電路圖。 圖3係表示實施方式之電源電路之動作之一例之流程圖。 圖4(a)～(e)係表示實施方式之電源電路之動作之一例之時序圖。
S102:步驟
S104:步驟
S106:步驟
S108:步驟
S110:步驟

Claims (11)

  1. 一種記憶體系統，其具備： 第1端子； 非揮發性記憶體； 電容器，其具有第2端子；及 電源電路，其包含第3端子，且構成為： 基於施加至上述第3端子之電壓對上述第1端子施加第1電壓，  使用上述第1電壓產生至少1個第2電壓，將上述至少1個第2電壓供給至上述非揮發性記憶體， 使用上述第1電壓產生第3電壓，並將上述第3電壓施加於上述第2端子，藉此，對上述電容器進行能量之充電， 於第3端子之電壓係第1閾值電壓以下且上述第2端子之電壓為高於第2閾值電壓的情形時，繼續上述電容器之充電，並且將基於上述電容器之能量之第4電壓供給至上述第1端子，且 於上述第2端子之電壓成為上述第2閾值電壓以下之情形時，停止上述電容器之充電，將基於上述電容器之能量之第5電壓供給至上述第1端子； 上述第3電壓高於上述第1電壓，且 上述第2閾值電壓高於上述第1閾值電壓。
  2. 如請求項1之記憶體系統，其中上述第2端子係上述電容器之陽極側之端子。
  3. 如請求項1之記憶體系統，其中上述電源電路包含： 第1轉換器，其將上述第2端子之電壓降壓；及 二極體，其電性連接於上述第1轉換器之輸出端子及上述第1端子；且 上述二極體包含：電性連接於上述輸出端子之陽極、及電性連接於上述第1端子之陰極。
  4. 如請求項3之記憶體系統，其中 上述電源電路係：於上述第1端子之電壓與上述第1轉換器之輸出端子之電壓之差成為第3閾值以上的情形時，使電流自上述陽極流至上述陰極。
  5. 如請求項3之記憶體系統，其中 上述電源電路包含將上述第1電壓升壓至上述第3電壓之第2轉換器，且 上述第2端子連接於上述第2轉換器之輸出端子。
  6. 如請求項5之記憶體系統，其中於上述第2端子之電壓成為上述第2閾值電壓以下之情形時， 上述電源電路使上述第2轉換器之升壓動作停止。
  7. 如請求項1之記憶體系統，其進而具備： 揮發性記憶體；及 控制器，其控制對上述非揮發性記憶體之資料的寫入；且 構成為： 上述控制器將對上述非揮發性記憶體之寫入對象之資料寫入至上述揮發性記憶體， 上述電源電路係於上述第2端子之電壓成為上述第2閾值電壓以下之情形時，對上述控制器發送通知信號，且 上述控制器回應上述通知信號，對上述非揮發性記憶體寫入已寫入至上述揮發性記憶體之資料。
  8. 如請求項1之記憶體系統，其進而具備： MOS電晶體，其電性連接於上述第3端子及上述第1端子； 且上述電源電路係構成為： 藉由使上述MOS電晶體接通，而對上述第1端子施加上述第1電壓， 於上述第3端子之電壓為上述第1閾值電壓以上之情形時，使上述MOS電晶體接通，且 於上述第2端子之電壓成為第2閾值電壓以下之情形時，藉由使上述MOS電晶體斷開，而停止對上述第1端子施加上述第1電壓，使上述電容器之充電停止。
  9. 一種電源電路，其係記憶體系統之電源電路，上述記憶體系統包含第1端子、非揮發性記憶體及具有第2端子之電容器，且上述電源電路構成為： 對上述第1端子施加第1電壓，使用上述第1電壓產生至少1個第2電壓，將上述至少1個第2電壓供給至上述非揮發性記憶體， 使用上述第1電壓產生第3電壓，並將上述第3電壓施加至上述第2端子，藉此，對上述電容器進行能量充電， 於第3端子之電壓在第1閾值電壓以下且上述第2端子之電壓成為高於第2閾值電壓的情形時，繼續上述電容器之充電，並且將基於上述電容器之能量的第4電壓供給至上述第1端子， 於上述第2端子之電壓成為上述第2閾值電壓以下之情形時，停止上述電容器之充電，將基於上述電容器之能量的第5電壓供給至上述第1端子； 上述第3電壓高於上述第1電壓，且 上述第2閾值電壓高於上述第1閾值電壓。
  10. 如請求項9之電源電路，其進而包含： 第1轉換器，其將上述第2端子之電壓降壓；及 二極體，其電性連接於上述第1轉換器之輸出端子及上述第1端子；且 上述二極體包含：電性連接於上述輸出端子之陽極、及電性連接於上述第1端子之陰極。
  11. 如請求項10之電源電路，其包含將上述第1電壓升壓至上述第3電壓之第2轉換器， 上述第2端子連接於上述第2轉換器之輸出端子，且 於上述第2端子之電壓成為上述第2閾值電壓以下之情形時， 使上述第2轉換器之升壓動作停止。
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