JP2022051181A - メモリシステム及び電源回路 - Google Patents

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Abstract

【課題】ＰＬＰ機能の誤作動を防ぐことができるメモリシステム及び電源回路を提供すること。【解決手段】実施形態によれば、メモリシステムは、第１端子と、不揮発性メモリと、第２端子を有するキャパシタと、電源回路を具備する。電源回路は、第１端子に印加される第１電圧を用いて少なくとも１つの第２電圧を生成し、少なくとも１つの第２電圧を不揮発性メモリに供給し、第１電圧を用いて第３電圧を生成し、第３電圧を第２端子に印加することによりキャパシタにエネルギを充電する。電源回路は、第１端子の電圧が第１閾値電圧以下になったことに応じて、キャパシタの充電を停止することなくキャパシタのエネルギに基づく電圧を第１端子に供給し、第２端子の電圧が第２閾値電圧以下になったことに応じて、キャパシタの充電を停止し、キャパシタのエネルギに基づく第４電圧を１端子に供給する、ように構成される。【選択図】図３

Description

本発明の実施形態は、メモリシステム及び電源回路に関する。
不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの一例として、フラッシュメモリを備えるソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）が知られている。
ある種のＳＳＤは、意図しない電源の遮断時にデータが消失しないように、パワーロスプロテクション（Ｐｏｗｅｒ Ｌｏｓｓ Ｐｒｏｔｅｃｔｉｏｎ：ＰＬＰ）機能を備える。ＰＬＰ機能は、停電等により電源の電圧が低下した時に、バックアップ電源としてのキャパシタの電気エネルギ（以下、単にエネルギと称される）を利用してデータをフラッシュメモリに書き込み、書き込み途中のデータの消失を防ぐものである。
ＳＳＤにおいてピーク電流が生じることがある。このピーク電流により、電源の電圧が低下し、ＰＬＰ機能が作動してしまうことがある。この場合、電源自体は正常であり、ＰＬＰ機能は本来は作動しない状況である。このような状況でＰＬＰ機能が作動することはＰＬＰ機能の誤作動と称される。ＰＬＰ機能が誤作動すると、本来必要でない処理がＳＳＤ内で行われる。
米国特許公開第２０１９／４１９３８号明細書 特開２０１６－１１５１７１号公報 米国特許公開第２０１９／３２４８５９号明細書
本発明の目的は、ＰＬＰ機能の誤作動を防ぐことができるメモリシステム及び電源回路を提供することである。
実施形態によれば、メモリシステムは、第１端子と、不揮発性メモリと、第２端子を有するキャパシタと、電源回路を具備する。電源回路は、第１端子に印加される第１電圧を用いて少なくとも１つの第２電圧を生成し、少なくとも１つの第２電圧を不揮発性メモリに供給し、第１電圧を用いて第３電圧を生成し、第３電圧を第２端子に印加することによりキャパシタにエネルギを充電する。電源回路は、第１端子の電圧が第１閾値電圧以下になったことに応じて、キャパシタの充電を停止することなくキャパシタのエネルギに基づく電圧を第１端子に供給し、第２端子の電圧が第２閾値電圧以下になったことに応じて、キャパシタの充電を停止し、キャパシタのエネルギに基づく第４電圧を第１端子に供給するように構成される。
実施形態によるメモリシステムを含む情報処理システムの構成の一例を示すブロック図。 実施形態による電源回路の構成の一例を示す回路図。 実施形態による電源回路の動作の一例を示すフローチャート。 実施形態による電源回路の動作の一例を示すタイミングチャート。
以下、図面を参照して、実施形態を説明する。以下の説明は、実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、以下に説明する構成要素の構造、形状、配置、材質等に限定されるものではない。当業者が容易に想到し得る変形は、当然に開示の範囲に含まれる。説明をより明確にするため、図面において、各要素のサイズ、厚み、平面寸法又は形状等を実際の実施態様に対して変更して模式的に表す場合もある。複数の図面において、互いの寸法の関係や比率が異なる要素が含まれることもある。複数の図面において、対応する要素には同じ参照数字を付して重複する説明を省略する場合もある。いくつかの要素に複数の呼称を付す場合があるが、これら呼称の例はあくまで例示であり、これらの要素に他の呼称を付すことを否定するものではない。また、複数の呼称が付されていない要素についても、他の呼称を付すことを否定するものではない。なお、以下の説明において、「接続」は直接接続のみならず、他の要素を介して接続されることも意味する。
以下、図面を参照しながら本実施の形態について詳細に説明する。
（システム構成）
図１は、実施形態に係るメモリシステムを含む情報処理システムの構成の一例を示すブロック図である。メモリシステムは、不揮発性メモリにデータを書き込むとともに、不揮発性メモリからデータを読み出すように構成される半導体ストレージデバイスである。メモリシステムの一例は、ＳＳＤである。不揮発性メモリの例は、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。本願では、不揮発性メモリの一例は、ＮＡＮＤ型フラッシュメモリ（以下、単にフラッシュメモリと称される）である。
情報処理システム１０は、ホストデバイス（以下、単にホストと称される）１２とＳＳＤ１４を含む。ホスト１２は、ＳＳＤ１４にアクセスする情報処理装置である。ホスト１２は、サーバ（ストレージサーバ）であってもよい。ホスト１２は、パーソナルコンピュータであってもよい。ＳＳＤ１４は、データセンター等のサーバに組み込まれるビジネスユース向けのＳＳＤであってもよい。ＳＳＤ１４はパーソナルコンピュータに組み込まれるパーソナルユース向けのＳＳＤであってもよい
ＳＳＤ１４は、ホスト１２のメインストレージとして使用され得る。ＳＳＤ１４は、ホスト１２に内蔵されてもよい。ＳＳＤ１４は、ホスト１２の外部に設けられ、ホスト１２にケーブルまたはネットワークを介して接続されてもよい。
ＳＳＤ１４は、フラッシュメモリ１６、コントローラ１８、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０及び電源回路２２等を備える。
コントローラ１８は、フラッシュメモリ１６を制御するように構成されたメモリコントローラとして機能する。コントローラ１８は、ＳｏＣ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）のような回路によって構成され得る。
コントローラ１８は、ホスト１２からのコマンドに従って、フラッシュメモリ１６にデータを書き込み、又はフラッシュメモリ１６からデータを読み出す。さらに、コントローラ１８は、ホスト１２からのコマンドと電源回路２２からの種々の情報に従って、電源回路２２が生成する電圧の値を制御する制御信号を生成する。コントローラ１８は、生成した制御信号を電源回路２２に送信する。これにより、コントローラ１８は、ＳＳＤ１４の各デバイス（例えばフラッシュメモリ１６、コントローラ１８、ＤＲＡＭ２０）へ印加される複数の電圧の生成を制御する。
ＤＲＡＭ２０は、揮発性メモリの一例である。ＤＲＡＭ２０は、例えばＤＤＲ３Ｌ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ３ Ｌｏｗ ｖｏｌｔａｇｅ）規格のＤＲＡＭである。揮発性メモリとしては、ＤＲＡＭ２０の代わりに、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いてもよい。ＤＲＡＭ２０は、コントローラ１８の内部に設けてもよい。ＤＲＡＭ２０には、ライトバッファと、リードバッファと、ルックアップテーブル（ＬＵＴ）のキャッシュ領域と、システム管理情報の格納領域とが設けられてもよい。
ライトバッファは、ホスト１２から供給されフラッシュメモリ１６に書き込まれるデータを書き込み終了までの間、一時的に格納するためのバッファ領域である。すなわち、ライトバッファは、書き込み途中のデータを記憶する。ＤＲＡＭ２０は揮発性メモリであるので、この書き込み途中のデータは、ＳＳＤ１４の電源の遮断時に失われてしまう。
リードバッファは、フラッシュメモリ１６から読み出したデータを一時的に格納するためのバッファ領域である。
ＬＵＴのキャッシュ領域は、ＬＵＴをキャッシュする領域である。ＬＵＴは、ホスト１２が指定する論理アドレスとフラッシュメモリ１６の物理アドレスの間の対応表である。ＬＵＴは、アドレス変換テーブルまたは論理アドレス／物理アドレス変換テーブルとも称される。
システム管理情報は、ＳＳＤ１４の動作中に用いられる各種の情報や各種のテーブルである。
フラッシュメモリ１６は、複数のフラッシュメモリチップ（フラッシュメモリダイとも称される）を含んでいてもよい。フラッシュメモリ１６は、マトリクス状に配置された複数のメモリセルを含むメモリセルアレイを含んでもよい。フラッシュメモリ１６は、二次元構造であってもよいし、三次元構造であってもよい。
フラッシュメモリ１６が含むメモリセルアレイは、複数のブロックを含む。各々のブロックは複数のページを含む。ブロックは、データ消去動作の最小の単位として機能する。ページの各々は、同一ワード線に接続された複数のメモリセルを含む。ページは、データ書き込み動作及びデータ読み出し動作の単位として機能する。ライトバッファ又はリードバッファは１ページのデータの格納容量を含む。データ書き込みの場合は、ライトバッファから読み出された１ページの書き込み単位のデータがフラッシュメモリ１６に書き込まれる。データ読み出しの場合は、フラッシュメモリ１６から読み出された１ページの読み出し単位のデータがリードバッファに書き込まれる。なお、ページの代わりにワード線をデータ書き込み動作又はデータ読み出し動作の単位としてもよい。この場合、１ワード線のデータが書き込み単位のデータ又は読み出し単位のデータである。
電源回路２２は、ＳＳＤ１４に接続される外部装置（例えばホスト１２）の電源を利用する。電源回路２２には、ホスト１２の電源から出力された第１電圧が、図示しないコネクタを介して印加される。電源回路２２（より詳しくは電源回路２２内のＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８）は、第１電圧を用いてＳＳＤ１４の各デバイスに必要な複数の第２電圧を生成し、複数の第２電圧をＳＳＤ１４の各デバイスに印加する。電源回路２２は、ＰＬＰ機能を実現するために、バックアップ電源としてキャパシタ（ＰＬＰキャパシタとも称される）を備える。詳細は図２を参照して説明する。
コントローラ１８は、ＣＰＵ３２、ホストインタフェース（ホストＩ／Ｆ）３４、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）３６、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）３８等を備える。
ＣＰＵ３２、ホストＩ／Ｆ３４、ＮＡＮＤ Ｉ／Ｆ３６、ＤＲＡＭ Ｉ／Ｆ３８はバスライン４２に接続される。ＣＰＵ３２はフラッシュメモリ１６に記憶されているファームウェアを実行し、種々の機能を実現する。
ホスト１２はホストＩ／Ｆ３４に電気的に接続される。フラッシュメモリ１６はＮＡＮＤ Ｉ／Ｆ３６に電気的に接続される。ＤＲＡＭ２０はＤＲＡＭ Ｉ／Ｆ３８に電気的に接続される。
ホストＩ／Ｆ３４は、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）（登録商標）、Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒｅ ｃｈａｎｎｅｌ、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）（登録商標）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）（登録商標）、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）（登録商標）等の規格に準拠する。
ＮＡＮＤ Ｉ／Ｆ３６は、Ｔｏｇｇｌｅ ＤＤＲ、ＯＮＦＩ（Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ）等の規格に準拠する。ＮＡＮＤ Ｉ／Ｆ３６は、フラッシュメモリ１６を制御する。ＮＡＮＤ Ｉ／Ｆ３６は、複数のチャンネルを介して、フラッシュメモリ１６内の複数のフラッシュメモリチップにそれぞれ接続されていてもよい。
（電源回路２２の構成例）
図２は、電源回路２２の構成の一例を示す回路図である。電源回路２２は単一又は複数の集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＩＣ）からなってもよい。集積回路はＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）とも称される。説明の便宜上、電圧の数値を記載するが、これらの数値は一例であり、任意に変更可能である。また、生成される第２電圧の数も一例であり、これも任意に変更可能である。ホスト１２が出力する第１電圧は、例えばＤＣ５Ｖ（又はＤＣ３．３Ｖ）である。以下の説明では、ＤＣの表記は省略する。ホスト１２は、単一の第１電圧に限らず、複数の第１電圧を出力しても良い。
ホスト１２から出力される第１電圧（５Ｖ）が電源回路２２の入力端子５１に印加されると、入力電圧に応じた電流がヒューズ５２、ロードスイッチ５４及びＭＯＳＦＥＴ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳトランジスタと称される）８２を直列に介してＬＤＯ（Ｌｏｗ Ｄｒｏｐｏｕｔ）レギュレータ５６とＤＣ／ＤＣコンバータ５８に供給される。
ヒューズ５２は、金属ヒューズから構成される。ヒューズ５２は、一定電流以上の過電流が流れると、溶断される。ヒューズ５２が溶断されると、ヒューズ５２を交換しない限り、入力電流はロードスイッチ５４へ流れない。なお、ヒューズ５２は金属ヒューズに限らず、過電流が検出されるとオフ状態となる電子ヒューズが用いられてもよい。
ロードスイッチ５４は、コントロールロジック６０によりオン状態／オフ状態が切り替えられるスイッチである。初期状態では、コントロールロジック６０は、ロードスイッチ５４をオン状態とする。オン状態の場合、ロードスイッチ５４は、入力電圧からドロップアウト電圧を減じた電圧を出力する。説明の便宜上、ここでは、ドロップアウト電圧は０Ｖとし、オン状態の場合、ロードスイッチ５４の出力電圧は５Ｖである。コントロールロジック６０は、第２監視端子７４の電圧が第２閾値電圧以下になると（説明は後述する）、ロードスイッチ５４をオフ状態とする。オフ状態の場合、ロードスイッチ５４の出力電圧は０Ｖである。ロードスイッチ５４の出力端子７２は、ホスト１２から供給される第１電圧を監視するための端子である。出力端子７２は、以降、第１監視端子７２とも称される。第１監視端子７２はコントロールロジック６０に接続される。
コントロールロジック６０の電源は入力端子５１とは別の端子（図示しない）を介して供給される。そのため、コントロールロジック６０は、第１電圧が入力端子５１へ印加されていない場合でも、動作する。ホスト１２は、図示しない入力端子５１とは別の端子を介してコントロールロジック６０に電圧を供給してもよい。
ＭＯＳトランジスタ８２のゲート端子は、コントロールロジック６０に接続される。図２では、ＭＯＳトランジスタ８２は、ｎチャネル型トランジスタとして示されるが、ｐチャネル型トランジスタが用いられてもよい。
コントロールロジック６０は、ロードスイッチ５４の出力端子である第１監視端子７２または第２監視端子７４の電圧の変化に応じて、ＭＯＳトランジスタ８２のオン状態（導通状態）／オフ状態（非導通状態）を変化させる。
コントロールロジック６０は、第１監視端子７２の電圧を起動閾値電圧と比較する。起動閾値電圧は、ホスト１２が入力端子５１に印加する電圧（５Ｖ）に設定されている。
コントロールロジック６０は、第１監視端子７２の電圧が起動閾値電圧に達していない場合、ＭＯＳトランジスタ８２をオフ状態（非導通状態）とする。この場合、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３には電圧が印加されないので、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は複数の第２電圧を生成せず、ＳＳＤ１４は動作しない。
コントロールロジック６０は、第１監視端子７２の電圧が起動閾値電圧に達した場合、ＭＯＳトランジスタ８２をオン状態（導通状態）とする。この場合、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３には５Ｖが印加されるので、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は複数の第２電圧を生成する。これらの複数の第２電圧を用いてＳＳＤ１４は動作する。
ＬＤＯレギュレータ５６は、小電流を必要とするＳＳＤ１４のデバイス用の電圧を出力する回路である。ＤＣ／ＤＣコンバータ５８は、大電流を必要とするＳＳＤ１４のデバイスの電圧を出力する回路である。ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は、個別のＩＣから構成されても良いし、単一のＩＣから構成されても良い。
ＬＤＯレギュレータ５６は、入力端子７３の電圧（５Ｖ）を降圧して、複数の第２電圧、例えば３．３Ｖと２．５Ｖの２つの第２電圧を生成する。なお、ホスト１２から５Ｖではなく、３．３Ｖの電圧が入力端子５１に供給される場合は、３．３Ｖの入力電圧がそのまま３．３Ｖの第２電圧としてＬＤＯレギュレータ５６から出力されてもよい。３．３Ｖと２．５Ｖの電圧はコントローラ１８に供給される。
ＤＣ／ＤＣコンバータ５８は、入力端子７３の電圧（５Ｖ）を降圧して、複数の電圧、例えば２．８Ｖ、１．８Ｖ、１．３５Ｖ、１Ｖの４つの第２電圧を生成する。例えば２．８Ｖ、１．８Ｖの電圧はフラッシュメモリ１６に供給され、１．３５Ｖの電圧はＤＲＡＭ２０に供給され、１Ｖの電圧はコントローラ１８に供給される。
ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は、単一の第２電圧をそれぞれ生成してもよい。電源回路２２は、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の両方を備える必要はなく、いずれか一方のみを備えてもよい。この場合、電源回路２２は単一の第２電圧を生成してもよい。
ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は、単数又は複数のスイッチング素子をそれぞれ含む。ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８のスイッチング素子のオン状態／オフ状態は、コントロールロジック６０により制御される。コントロールロジック６０は、入力端子７３の電圧に応じて、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８のそれぞれのスイッチング素子のオン状態の期間とオフ状態の期間との比（デューティ比）を調整し、電圧の降圧率を変更する。これにより、ホスト１２から出力される電圧値が多少変動しても、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は常に所定の電圧値の複数の第２電圧を生成できる。
ホスト１２は、ユーザから電源遮断の指示を受けると、実際に電源遮断する前に、電源遮断の予告通知をＳＳＤ１４に送る。コントローラ１８は、この予告通知に応答して、ＤＲＡＭ２０に格納されている書き込み途中のデータをフラッシュメモリ１６へ書き込む。書き込みが完了すると、コントローラ１８は、書き込み完了報告をホスト１２に送る。ホスト１２は、この完了報告を待って電源遮断を行う。そのため、書き込み途中のデータが消失することがない。
しかし、停電等によりホスト１２の電源が意図せずに遮断される場合、ホスト１２は電源遮断の予告通知をＳＳＤ１４に送ることができない。この場合、コントローラ１８は、予告通知を受信しないので、書き込み途中のデータのフラッシュメモリ１６への書き込みを完了することができない。
この意図しない電源遮断に対応するために、電源回路２２は、バックアップ電源としてＰＬＰキャパシタ８０を含む。電源回路２２は、電源の遮断を検出するために、後述する第２監視端子７４の電圧を第２閾値電圧と比較する。電源回路２２は、第２監視端子７４の電圧が第２閾値電圧以下になったことを検出することにより電源の遮断を検出すると、ＰＬＰキャパシタ８０のエネルギを利用して、ＳＳＤ１４の各デバイスに電圧を供給する。これにより、書き込み途中のデータをフラッシュメモリ１６に書き込むＰＬＰ機能が実行される。
ＰＬＰキャパシタ８０の容量は、ＰＬＰ機能を実現するのに必要なエネルギを充電できる目標容量より多少多く設定されている。これは、ＰＬＰキャパシタ８０の容量に余裕を持たせておけば、経年劣化によりキャパシタの容量が多少減少したとしても、引き続きＰＬＰ機能を実現することができ、ＳＳＤ１４の故障率を低く抑えることができるからである。例えば、容量が減少してもその減少量が初期容量の３０％以内であればＰＬＰ機能を実現できるようにするには、ＰＬＰキャパシタ８０の初期容量は目標容量の約１．４３倍にしておけばよい。ＰＬＰキャパシタ８０としては、例えば電気二重層キャパシタ、導電性高分子アルミ電解キャパシタ、導電性高分子タンタル固体電解キャパシタを利用することができる。
ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３は、コイル８４、ＭＯＳトランジスタ９２を直列に介して基準電圧（接地電圧）端子８８に接続される。入力端子７３は、コイル８４、ダイオード８６、ＰＬＰキャパシタ８０を直列に介して基準電圧（接地電圧）端子８９にも接続される。ダイオード８６のアノード端子はコイル８４に接続される。ダイオード８６のカソード端子はＰＬＰキャパシタ８０の陽極端子７４に接続される。ＰＬＰキャパシタ８０の陰極端子は基準電圧端子８９に接続される。
ＭＯＳトランジスタ９２のゲート端子は、コントロールロジック６０に接続される。ＭＯＳトランジスタ９２のオン状態／オフ状態は、コントロールロジック６０により制御される。ＭＯＳトランジスタ９２の状態がオン状態とオフ状態に繰り返し遷移することにより、コイル８４とダイオード８６は、入力端子７３の電圧（５Ｖ）を第３電圧、例えば２８Ｖに昇圧する。すなわち、ＭＯＳトランジスタ９２、コイル８４、及びダイオード８６は、昇圧ＤＣ／ＤＣコンバータを構成する。なお、昇圧ＤＣ／ＤＣコンバータは、ＤＣ／ＤＣコンバータ５８と一体として構成してもよい。昇圧ＤＣ／ＤＣコンバータの出力電圧は可変である。ここでは出力電圧の最大値が２８Ｖであるとする。
これにより、ＰＬＰキャパシタ８０は、ホスト１２から電源回路２２に５Ｖの電圧が印加されている間、昇圧ＤＣ／ＤＣコンバータの昇圧電圧（２８Ｖ）に応じたエネルギを充電する。
ＰＬＰキャパシタ８０は、印加される充電電圧が高い程ショートしやすい。そのため、ＰＬＰキャパシタ８０に印加できる充電電圧には上限が決められている。ここではＰＬＰキャパシタ８０に印加可能な最大許容電圧は２８Ｖである。
ＰＬＰキャパシタ８０の陽極端子（あるいは、ダイオード８６のカソード端子）７４は、コントロールロジック６０にも接続される。ＰＬＰキャパシタ８０の陽極端子７４はＰＬＰキャパシタ８０の充電電圧を監視することができる。陽極端子７４は、第２監視端子７４とも称される。
第２監視端子７４は、降圧ＤＣ／ＤＣコンバータ９０の入力端子に接続される。降圧ＤＣ／ＤＣコンバータ９０は、入力電圧を、入力電圧に応じた可変の降圧率で降圧し、例えば、５．３Ｖを常に出力する。降圧ＤＣ／ＤＣコンバータ９０の出力端子はコイル９４とダイオード９６を直列に介してＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に接続される。
ダイオード９６のアノード端子はコイル９４に接続される。ダイオード９６のカソード端子は入力端子７３に接続される。コイル９４とダイオード９６の接続点（あるいは、ダイオード９６のアノード端子）は、キャパシタ９８を介して基準電圧（接地電圧）端子９９に接続される。
ダイオード９６の閾値電圧は、例えば０．４Ｖである。そのため、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３（あるいは、ダイオード９６のカソード端子）の電圧が５Ｖであれば、ダイオード９６のアノード端子は５．３Ｖであるので、ダイオード９６は、オフ状態である。
コントロールロジック６０は、所定の通信規格に従って、電源回路２２の種々の状態を示す情報をコントローラ１８に送信する。コントロールロジック６０とコントローラ１８との間の通信規格は、例えばシリアル通信規格であってもよい。シリアル通信規格の一例は、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式である。Ｉ２Ｃインタフェース（Ｉ２Ｃ Ｉ／Ｆ）６４は、コントロールロジック６０に接続される。Ｉ２Ｃ Ｉ／Ｆ６４は、コントロールロジック６０からの制御信号に応じてコントローラ１８と通信を行う。コントロールロジック６０はコントローラ１８からの制御信号に応じて、ロードスイッチ５４、ＬＤＯレギュレータ５６、及びＤＣ／ＤＣコンバータ５８へ制御信号を供給する。
（電源回路２２の動作例）
図３は、電源回路２２の動作の一例を示すフローチャートである。図４は、電源回路２２の動作の一例を示すタイミングチャートである。図３、図４を参照して、電源回路２２によるピーク電流対策及び電源遮断時のＰＬＰ機能に関する動作の一例を説明する。
図示しない端子を介してコントロールロジック６０に電圧が供給されると、コントロールロジック６０は動作を開始する。コントロールロジック６０は、動作を開始すると、第１監視端子７２の電圧、第２監視端子７４の電圧、及びＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３の電圧を監視するとともに、ロードスイッチ５４をオン状態とする。
動作開始時、電源回路２２の入力端子５１にはホスト１２から５Ｖの電圧は印加されていないとする。そのため、図４の（ａ）と（ｄ）にそれぞれ示すように、第１監視端子７２の電圧と第２監視端子７４の電圧はともに０Ｖである。図示しないが、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３の電圧も０Ｖである。
また、動作開始時、コントロールロジック６０は、図４の（ｂ）と（ｃ）にそれぞれ示すように、ＭＯＳトランジスタ８２、ＭＯＳトランジスタ９２をオフ状態とする。図示しないが、コントロールロジック６０は、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８のスイッチング動作も停止状態とする。
これにより、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は複数の第２電圧を生成せず、ＳＳＤ１４は動作停止状態である。
第２監視端子７４の電圧が０Ｖであるので、降圧ＤＣ／ＤＣコンバータ９０の出力電圧は０Ｖである。ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３と降圧ＤＣ／ＤＣコンバータ９０の出力端子の電位差（０Ｖ）は、ダイオード９６の閾値電圧（０．４Ｖ）未満であるので、図４の（ｅ）に示すように、ダイオード９６はオフ状態である。
コントロールロジック６０は、第１監視端子７２の電圧が起動閾値電圧であるか又はそれ以上であるか否かを判定する（図３のステップＳ１０２）。起動閾値電圧は、ホスト１２が入力端子５１に印加する第１電圧、例えば５Ｖに設定される。ステップＳ１０２の判定結果がノーである場合、ステップＳ１０２の判定処理が繰り返し実行される。
ホスト１２から５Ｖの第１電圧が入力端子５１に印加され、入力端子５１の電圧がヒューズ５２、ロードスイッチ５４を介して第１監視端子７２に印加される。図４の（ａ）に示すように第１監視端子７２の電圧が５Ｖになると、図３のステップＳ１０２の判定結果がイエスとなる。
ステップＳ１０２の判定処理がイエスである場合、コントロールロジック６０は、図４の（ｂ）に示すように、ＭＯＳトランジスタ８２をオン状態とし、第１監視端子７２に印加されているホスト１２からの第１電圧（５Ｖ）をＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に供給する（図３のステップＳ１０４）。コントロールロジック６０は、さらに、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８のスイッチング素子のオン期間とオフ期間との比を、生成したい電圧及び入力端子７３の電圧に応じて調整し、所定の複数の第２電圧を生成させる（図３のステップＳ１０４）。この結果、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は複数の第２電圧をフラッシュメモリ１６、コントローラ１８及びＤＲＡＭ２０に供給する。
コントロールロジック６０は、図４の（ｃ）に示すように、ＭＯＳトランジスタ９２の状態を周期的にオン状態とオフ状態とし、第１監視端子７２に印加されているホスト１２からの第１電圧（５Ｖ）を第３電圧まで昇圧し、第３電圧によりＰＬＰキャパシタ８０にエネルギを充電する（図３のステップＳ１０６）。第３電圧は、ＭＯＳトランジスタ９２のオン期間とオフ期間の比に応じて変化するので、コントロールロジック６０は、第３電圧が２８Ｖになるように、ＭＯＳトランジスタ９２のオン期間とオフ期間の比を調整する。
なお、ステップＳ１０４の処理とステップＳ１０６の処理は逆の順番で実行されてもよいし、同じステップで両処理がともに実行されてもよい。
ステップＳ１０４の処理により、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８はホスト１２からの５Ｖを降圧してＳＳＤ１４の各デバイスの動作に必要な第２電圧を生成し、各デバイスに第２電圧を供給する。この間、コイル８４、ダイオード８６及びＭＯＳトランジスタ９２からなる昇圧ＤＣ／ＤＣコンバータは、ホスト１２からの５Ｖを第３電圧まで昇圧してＰＬＰキャパシタ８０にエネルギを充電する。充電されるエネルギは、（１／２）ＣＶ２である。ＣはＰＬＰキャパシタ８０の容量、Ｖは第３電圧（２８Ｖ）である。
ＳＳＤ１４において、フラッシュメモリ１６への書き込み等の特定の動作を行った際、瞬間的にＳＳＤ１４の消費電流が大きくなることがある。この時の消費電流はピーク電流と称される。ホスト１２の電源の電流容量は、電源の負荷であるＳＳＤ１４のピーク電流に対応できるように余裕を持って設計されているが、想定以上の過大なピーク電流には対応できない。ピーク電流が発生すると、ホスト１２がシャットダウンすることがある。
例えば、ホスト１２に５台のＳＳＤ１４が接続されているとする。各ＳＳＤ１４の消費電力は１２Ｗであるとする。ホスト１２は、各ＳＳＤ１４に１２Ｖ、１Ａの電力を供給する。ホスト１２の供給可能な電力は１００Ｗとする。１００Ｗは６０Ｗ（＝１２Ｗ×５）よりも大きいので、各ＳＳＤ１４が１２Ｗの電力を消費する限りは、ホスト１２は１２Ｖの定格電圧を安定して各ＳＳＤ１４へ供給できる。しかし、各ＳＳＤ１４で２Ａのピーク電流が発生したとする。ホスト１２の出力電圧が定格の１２Ｖのままであると、５台のＳＳＤ１４のトータルの消費電力１２０Ｗ（＝２Ａ×１２Ｖ×５）は、ホスト１２の供給可能な電力１００Ｗを超える。そのため、ピーク電流が発生すると、ホスト１２は各ＳＳＤ１４に供給する電力を例えば２０Ｗに低下させる。このため、各ＳＳＤ１４が必要とする２４Ｗの電力が不足してしまう。実施形態のＰＬＰキャパシタ８０は、充電エネルギを利用して、各ＳＳＤ１４の不足分の電力（４Ｗ＝２４Ｗ－２０Ｗ）を補うものである。
また、データセンターでは、複数のＳＳＤ１４が１台のサーバに共通に接続されることがある。類似のワークロードを処理する複数のＳＳＤ１４では、同じタイミングでピーク電流が発生する可能性が大きい。
このようにホスト１２の電源自体は異常がなくても、ピーク電流によりホスト１２から供給される電圧が低下することがある。
従来の電源回路２２は、第１監視端子７２の電圧がある閾値電圧（例えば４．８Ｖ）以下になると、ＭＯＳトランジスタ８２、ＭＯＳトランジスタ９２をオフ状態とし、ＰＬＰキャパシタ８０への充電を停止する。これにより、ＰＬＰキャパシタ８０のエネルギが放電され、この放電エネルギに応じた電圧がＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に供給される。放電エネルギによる電圧が供給されている間に、ＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８は、ＳＳＤ１４の駆動に必要な電圧（第２電圧）を生成する。このＰＬＰ機能により、ＳＳＤ１４は、書き込み途中のデータをフラッシュメモリ１６に書き込むことができる。しかしながら、この場合のＰＬＰ機能は誤作動である。ホスト１２から供給される電圧と、当該ある閾値電圧との差を大きくすればＰＬＰ機能の誤作動を防止できるが、この差を大きく設計することは困難な場合がある。例えばある種のＳＳＤ１４では、ホスト１２から供給される電圧と、ＳＳＤ１４の各デバイスに供給される第２電圧の差が小さい。この場合、当該ある閾値電圧はホスト１２から供給される電圧に近い電圧に設計せざるを得ない。
実施形態によれば、ピーク電流が発生した時に、ＰＬＰキャパシタ８０の放電エネルギを利用してホスト１２から供給される電圧の低下を補償する。具体的には、降圧ＤＣ／ＤＣコンバータ９０の出力電圧（５．３Ｖ）をＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に補償電圧として供給する。
ステップＳ１０４の処理により、電源回路２２が第２電圧を生成している間、図４の（ａ）に示すように、第１監視端子７２の電圧は５Ｖであるので、ダイオード９６のカソード端子も５Ｖである。図４（ｄ）に示すように、第２監視端子７４の電圧は２８Ｖであり、降圧ＤＣ／ＤＣコンバータ９０の出力電圧であるダイオード９６のアノード端子の電圧は５．３Ｖである。ダイオード９６のアノード・カソード間電圧は、ダイオード９６の閾値電圧（０．４Ｖ）より低い０．３Ｖであり、ダイオード９６はオフ状態である。このため、降圧ＤＣ／ＤＣコンバータ９０の出力からダイオード９６に電流が流れず、ＰＬＰキャパシタ８０のエネルギは消費されない。
ＳＳＤ１４のピーク電流が発生すると、ホスト１２から入力端子５１に印加される電圧が低下する。すなわち、図４（ａ）に示すように、第１監視端子７２の電圧が低下する。第１監視端子７２の電圧が第１閾値電圧（例えば４．９Ｖ）以下に低下すると、ダイオード９６のカソード端子の電圧も４．９Ｖ以下に低下する。降圧ＤＣ／ＤＣコンバータ９０の出力電圧であるダイオード９６のアノード端子の電圧は５．３Ｖである。このため、ダイオード９６のアノード・カソード間電圧は０．４Ｖ以上となり、図４（ｅ）に示すように、ダイオード９６はオン状態になる。このため、ＰＬＰキャパシタ８０のエネルギを利用した電流が降圧ＤＣ／ＤＣコンバータ９０の出力からダイオード９６を介してＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に流れる。このため、ＰＬＰキャパシタ８０の放電エネルギに応じた補償電圧が入力端子７３に加えられる。これにより、図４（ａ）に示すように、第１電源監視端子７２の電圧が５Ｖに戻る。この結果、ピーク電流の発生によるＰＬＰ機能の誤作動を防ぐことができる。
第１監視端子７２の電圧が５Ｖに戻ると、ダイオード９６のアノード・カソード間電圧は０．３Ｖとなりダイオード９６の閾値電圧以下となる。そのため、ダイオード９６はオフ状態となる。ＰＬＰキャパシタ８０のエネルギを利用する電流はダイオード９６に流れず、ＰＬＰキャパシタ８０のエネルギは消費されない。
次に、ＰＬＰ機能について説明する。前述のとおり、従来の電源回路は、第１監視端子７２の電圧をある閾値電圧と比較して、ＰＬＰ機能を作動させていた。しかし、実施形態によれば、第１監視端子７２の電圧が低下した場合、ＰＬＰキャパシタ８０の放電エネルギに応じた電圧がＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８の入力端子７３に供給される。その結果、第１監視端子７２の電圧は元の電圧に戻り、当該ある閾値電圧を下回ることがない。そのため、第１監視端子７２の電圧は、ＰＬＰ機能の作動開始の判定には使えない。
さらに、ホスト１２の電源の遮断時は、第１監視端子７２の電圧が低下するので、降圧ＤＣ／ＤＣコンバータ９０の出力電圧が入力端子７３に補償電圧として供給される。このため、ＰＬＰキャパシタ８０の放電エネルギが補償電圧のために消費しつくされてしまい、ＰＬＰ機能のためのエネルギが失われてしまう。
実施形態では、ＰＬＰキャパシタ８０の陽極端子に印加されるＰＬＰキャパシタ８０の充電電圧、すなわち第２監視端子７４が監視するＰＬＰキャパシタ８０の充電電圧をＰＬＰ機能の作動開始条件とする。電源回路２２が第２電圧をフラッシュメモリ１６、コントローラ１８及びＤＲＡＭ２０に供給する間、コントロールロジック６０は、第２監視端子７４の電圧が第２閾値電圧以下であるか否かを判定する（図３のステップＳ１０８）。第２閾値電圧は、例えば２５Ｖに設定される。
第２監視端子７４の電圧が第２閾値電圧以下ではない場合、ステップＳ１０８の判定処理が繰り返し実行される。
停電等によりホスト１２の電源が意図せずに遮断された場合、ホスト１２からの電源供給がなくなり、図４（ａ）に示すように、第１監視端子７２の電圧が低下する。第１監視端子７２の電圧が第１閾値電圧以下に低下すると、図４（ｅ）に示すように、ダイオード９６はオン状態になる。このため、ＰＬＰキャパシタ８０の放電が開始し、放電エネルギに応じた電圧が入力端子７３に加えられ、図４（ａ）に示すように、第１監視端子７２の電圧が５Ｖに戻る。
ＰＬＰキャパシタ８０からの放電が進むと、図４（ｄ）に示すように、第２監視端子７４の電圧が低下する。第２監視端子７４の電圧が第２閾値電圧（２５Ｖ）以下に低下すると、コントロールロジック６０は、ＭＯＳトランジスタ８２をオフ状態とする。これにより、ＰＬＰキャパシタ８０の放電エネルギに応じた電圧が第１監視端子７２に供給されなくなるので、図４（ａ）に示すように、第１監視端子７２の電圧は０Ｖまで低下する。また、第２監視端子７４の電圧が第２閾値電圧以下に低下すると、コントロールロジック６０は、ＭＯＳトランジスタ９２をオフ状態とする。これにより、ＰＬＰキャパシタ８０への充電が停止される。
第１監視端子７２の電圧が０Ｖなので、ダイオード９６はオン状態のままで、ＰＬＰキャパシタ８０の放電エネルギに応じた電圧はＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８に供給され続ける。
ＰＬＰキャパシタ８０からの放電がさらに進み、第２監視端子７４の電圧が０Ｖまで低下すると、図４（ｅ）に示すように、ダイオード９６はオフ状態となる。
一方、コントロールロジック６０は、第２監視端子７４の電圧が第２閾値電圧（例えば２５Ｖ）以下に低下すると、電源の遮断を示す通知をＩ２Ｃ Ｉ／Ｆ６４を介してコントローラ１８へ送る。
コントロールロジック６０は、この通知を受信した時、ＤＲＡＭ２０に書き込み途中のデータが記憶されている場合は、書き込み途中のデータをフラッシュメモリ１６に書き込む。電源回路２２は、この書き込みの間、ＰＬＰキャパシタ８０の放電エネルギを利用して、フラッシュメモリ１６、コントローラ１８及びＤＲＡＭ２０に第２電圧を供給する。
これにより、ホスト１２の電源が意図せずに遮断されても、コントローラ１８は、ＤＲＡＭ２０に記憶されている書き込み途中のデータをフラッシュメモリ１６に書き込むことができる。
以上説明したように、実施形態によれば、ＳＳＤ１４でピーク電流が発生した場合、ＰＬＰキャパシタ８０のエネルギを利用した電流をＬＤＯレギュレータ５６とＤＣ／ＤＣコンバータ５８に流すので、ＰＬＰ機能の誤動作を防ぐことができる。一方でＰＬＰキャパシタ８０の充電電圧を監視してＰＬＰ機能の作動開始を判断するので、適切にＰＬＰ機能を作動させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２…ホスト、１４…ＳＳＤ、１６…フラッシュメモリ、１８…コントローラ、２２…電源回路、６０…コントロールロジック、５６…ＬＤＯレギュレータ、５８，９０…降圧ＤＣ／ＤＣコンバータ、８０…ＰＬＰキャパシタ、８２，９２…ＭＯＳトランジスタ、９６…ダイオード

Claims (9)

  1. 第１端子と、
    不揮発性メモリと、
    第２端子を有するキャパシタと、
    前記第１端子に印加される第１電圧を用いて少なくとも１つの第２電圧を生成し、前記少なくとも１つの第２電圧を前記不揮発性メモリに供給し、
    前記第１電圧を用いて第３電圧を生成し、前記第３電圧を前記第２端子に印加することにより前記キャパシタにエネルギを充電し、
    前記第１端子の電圧が第１閾値電圧以下になったことに応じて、前記キャパシタの充電を停止することなく前記キャパシタのエネルギに基づく電圧を前記第１端子に供給し、
    前記第２端子の電圧が第２閾値電圧以下になったことに応じて、前記キャパシタの充電を停止し、前記キャパシタのエネルギに基づく第４電圧を前記第１端子に供給する、
    ように構成された電源回路と、を具備する
    メモリシステム。
  2. 前記第２端子は、前記キャパシタの陽極端子である
    請求項１記載のメモリシステム。
  3. 前記電源回路は、
    前記第２端子の電圧を降圧する第１変換器と、
    前記第１変換器の出力端子と前記第１端子との間に接続されるダイオードと、を含み、
    前記ダイオードは、前記出力端子に接続されるアノードと、前記第１端子に接続されるカソードを含む、請求項１記載のメモリシステム。
  4. 前記ダイオードは、前記第１端子の電圧と前記第１変換器の出力端子の電圧との差が、第１設定値以上となった場合に、前記アノードから前記カソードに電流を流す、請求項３記載のメモリシステム。
  5. 前記電源回路は、前記第１電圧を昇圧して前記第３電圧を生成する第２変換器を含み、
    前記第２端子は、前記第２変換器の出力端子に接続される、請求項３記載のメモリシステム。
  6. 前記第２端子の電圧が前記第２閾値電圧以下になったことに応じて、
    前記電源回路は、前記第２変換器の昇圧動作を停止し、
    前記キャパシタのエネルギが前記第１変換器を介して前記第４電圧として前記第１端子に供給される、請求項５記載のメモリシステム。
  7. 揮発性メモリと、
    前記不揮発性メモリへのデータの書き込みを制御するコントローラと、
    をさらに具備し、
    前記コントローラは、前記不揮発性メモリへの書き込み対象のデータを前記揮発性メモリに書き込み、
    前記電源回路は、前記第２端子の電圧が前記第２閾値電圧以下になったことに応じて前記コントローラへ通知信号を送信し、
    前記コントローラは、前記通知信号に応じて前記書き込み対象のデータを前記不揮発性メモリへ書き込む、
    ように構成されている請求項１記載のメモリシステム。
  8. 前記キャパシタの容量は、前記コントローラが前記通知信号に応じて前記書き込み対象のデータを前記不揮発性メモリに書き込むための電力以上となるように設定されている、請求項７記載のメモリシステム。
  9. 第１端子と不揮発性メモリを有するメモリシステムの電源回路であって、
    第２端子を有するキャパシタと、
    コントローラと、を具備し、
    前記コントローラは
    前記第１端子に印加される第１電圧を用いて少なくとも１つの第２電圧を生成し、前記少なくとも１つの第２電圧を前記不揮発性メモリに供給し、
    前記第１電圧を用いて第３電圧を生成し、前記第３電圧を前記第２端子に印加することにより前記キャパシタにエネルギを充電し、
    前記第１端子の電圧が第１閾値電圧以下になったことに応じて、前記キャパシタの充電を停止することなく前記キャパシタのエネルギに基づく電圧を前記第１端子に供給し、
    前記第２端子の電圧が第２閾値電圧以下になったことに応じて、前記キャパシタの充電を停止し、前記キャパシタのエネルギに基づく第４電圧を前記第１端子に供給する、ように構成された電源回路。
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