JP2014063209A - フラッシュメモリシステム、及び電源供給制御方法 - Google Patents

Abstract

【課題】フラッシュメモリのバックアップ電源の遮断を適切に行うことができるようにする。
【解決手段】フラッシュメモリとそのフラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御する電源回路は、外部から供給される入力電圧によって充電される入力充電手段と、入力電圧と入力充電手段の充電電圧とのいずれか高い方の電圧を動作電圧に調整して出力する電圧調整手段と、入力電圧が第１の設定値より低くなったことを検出する電圧検知手段と、入力電圧が第１の設定値より低くなったことを検出した場合に、フラッシュメモリの動作状態に基づいて、電力の供給を中止するか否かを判定する供給判定手段と、電力の供給を中止すると判定した場合に、電圧調整手段に対して、動作を停止させる停止指示信号を出力する動作制御手段とを備える。
【選択図】図１

Description

本発明は、フラッシュメモリとそのフラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御するフラッシュメモリシステム、及び電源供給制御方法に関する。

この種の電源回路として、特許文献１に開示の電源回路が知られている。この電源回路は、外部電源の遮断が発生した際に、外部電源から供給される入力電圧によって充電されるコンデンサ（以下、バックアップ電源）から供給される電圧（バッテリ電圧）が、フラッシュメモリの動作下限電圧（２．７Ｖ）に降下するまで、バックアップ電源の遮断を待つ。

特開２００８−４６７２８号公報

例えば、外部電源の遮断が発生した場合であっても、フラッシュメモリの動作状態によっては、バックアップ電源を直ちに遮断しても問題ない場合もあり得る。しかし、このような場合であっても、電源回路は、バッテリ電圧がフラッシュメモリの動作下限電圧（例えば２．７Ｖ）に降下するまで、バックアップ電源の遮断を待つ。

この場合、フラッシュメモリ、メモリコントローラ等の後段のデバイスに対して、電力が供給され続けることになり、不必要な負荷をかけ続けてしまう虞がある。

特に、近年では、フラッシュメモリシステムの高速化に伴って、バックアップ用入力コンデンサに必要なキャパシタンスの容量が増加しており、それに伴って待機時間が長くなる傾向にある。

本発明の目的は、フラッシュメモリのバックアップ電源の遮断を適切に行うことできるようにすることである。

第１の観点に従うフラッシュメモリシステムは、フラッシュメモリと前記フラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御する電源回路であって、
外部から供給される入力電圧によって充電される入力充電手段と、
前記入力電圧と前記入力充電手段の充電電圧とのいずれか高い方の電圧を前記動作電圧に調整して出力する電圧調整手段と、
前記入力電圧が第１の設定値より低くなったことを検出する電圧検知手段と、
前記入力電圧が前記第１の設定値より低くなったことを検出した場合に、前記フラッシュメモリの動作状態に基づいて、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定する供給判定手段と、
前記供給判定手段により前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定した場合に、前記電圧調整手段に対して、動作を停止させる停止指示信号を出力する動作制御手段と
を備える。

第２の観点に従うフラッシュメモリシステムは、第１の観点において、前記供給判定手段は、前記入力電圧が前記第１の設定値より低くなったことを検出された場合において、前記フラッシュメモリの動作状態を逐次取得し、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定する。

第３の観点に従うフラッシュメモリシステムは、第２の観点において、前記動作制御手段は、前記供給判定手段により前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合に、前記フラッシュメモリに対して、書込み処理を実行させないことを指示する書込み停止信号を出力する。

第４の観点に従うフラッシュメモリシステムは、第２の観点において、前記動作制御手段は、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合、又は、前記動作電圧が第２の設定値より低くなったことを検出した場合に、前記電圧調整手段に対して、動作を停止させる停止指示信号を出力する。

第５の観点に従うフラッシュメモリシステムは、第１乃至第４の観点のうちの少なくとも１つの観点において、前記書込み停止信号が出力されているか否かを報知する報知手段を更に備える。

第６の観点に従う電源供給制御方法は、フラッシュメモリと前記フラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御する方法であって、
外部から供給される入力電圧が第１の設定値より低くなったことを検出した場合に、前記フラッシュメモリの動作状態に基づいて、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定するステップと、
前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合に、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止させるステップと
を有する。

本発明によれば、フラッシュメモリのバックアップ電源の遮断を適切に行うことできる。

実施例１に係るフラッシュメモリシステムの構成例を示す。 実施例１に係る電源回路１０の構成例を示す。 実施例２に係る電源回路３０の構成例を示す。 実施例３に係る電源回路６０の構成例を示す。

以下、本発明の幾つかの実施例を説明する。

図１は、本発明の実施例１に係るフラッシュメモリシステムの構成例を示す。

フラッシュメモリシステムは、所定のインターフェース装置、例えば、ＩＤＥ（Integrated Drive Electronics）インターフェース２３を介して、図示しないホストシステムに接続される。このフラッシュメモリシステムは、ブロック単位で記憶データの消去が行われるフラッシュメモリ２１と、このフラッシュメモリ２１に対するアクセスを制御するメモリコントローラ２２と、これらのフラッシュメモリ２１及びメモリコントローラ２２に動作電圧を供給する電源回路１０とを有している。

メモリコントローラ２２は、ＩＤＥインターフェース２３を介してホストシステムからデータの書込み及び読出しの指示を受けたり、読出しの指示に従ってフラッシュメモリ２１から読み出したデータを、ＩＤＥインターフェース２３を介してホストシステムに送信したりする。

フラッシュメモリ２１は、例えば、ブロックよりも小さい単位であるページ単位でデータが入出力されるフラッシュメモリ、典型的にはＮＡＮＤ型のフラッシュメモリである。しかし、フラッシュメモリ２１は、ＮＡＮＤ型のフラッシュメモリに限られない。

電源回路１０は、ホストシステム側の電源供給回路２０から供給される電源電圧（Ｖｉｎ）を動作電圧に調整し、調整した動作電圧をフラッシュメモリ２１及びメモリコントローラ２２に供給する。本実施例では、動作電圧として、異なる複数の動作電圧が提供される。動作電圧として、例えば、第１の動作電圧と、第１の動作電圧よりも低い第２の動作電圧がある。第１の動作電圧は、例えば、３．３Ｖ（ボルト）であり、第２の動作電圧は、例えば、１．２Ｖである。また、電源回路１０は、ＰＯＲＳＴ＃信号（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ信号）をメモリコントローラ２２に出力し、ＦＷＰ＃信号（Ｆｌａｓｈ Ｗｒｉｔｅ Ｐｒｏｔｅｃｔ信号）をフラッシュメモリ２１に出力する。また、電源回路１０は、フラッシュメモリ２１からＲ／Ｂ＃信号（Ｒｅａｄｙ／Ｂｕｓｙ信号）を受信する。これらの信号については後述する。

図２は、実施例１に係る電源回路１０の構成例を示す。なお、図２において、「Ｖｉｎ」が、電源供給回路２０からの給電を表している。

電源回路１０は、第１の入力充電手段の一例であるコンデンサ（Ｃａｐ１）と、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）と、第１乃至第４の電圧検出回路（ＤＥＴ１、ＤＥＴ２、ＤＥＴ３、及びＤＥＴ４）と、供給判定手段の一例としてのデコーダＩＣ（Ｕ１Ａ）とを含む。電圧調整回路の数は、電源回路１０が供給する動作電圧の種類と同じ数である。つまり、電源回路１０が供給する動作電圧は２種類（３．３Ｖ及び１．２Ｖ）であるため、電圧調整回路の数は、２である。しかし、動作電圧の種類数に応じて、電圧調整回路の数は、２より多くても良い。また、２種類の電圧調整回路が１つのユニットとされても良い。第２及び第３の電圧検出回路は、動作制御手段の一例である。

コンデンサ（Ｃａｐ１）は、供給される電源電圧（Ｖｉｎ）からダイオードＤ２での電圧降下（Ｖｄ２）を差し引いた入力電圧（Ｖｉｎ−Ｖｄ２）によって充電される。電源電圧（Ｖｉｎ）の供給が遮断される或いは電源電圧（Ｖｉｎ）が急激に降下する等の場合、コンデンサ（Ｃａｐ１）の充電電圧が各電圧調整回路（ＰＷＲ１、ＰＷＲ２）に供給される。コンデンサ（Ｃａｐ１）の容量としては、メモリコントローラ２２がフラッシュメモリ２１に対して書き込み処理を行っている最中に電源電圧（Ｖｉｎ）が急激に降下しても、それらの処理を完了する制御（以下、処理完了制御）が終了するまで、メモリコントローラ２２及びフラッシュメモリ２１に所定の動作電圧を供給することができる容量に設定される。コンデンサ（Ｃａｐ１）は、例えば、複数のコンデンサチップの集合やコンデンサアレイ等である。

第１の電圧検出回路（ＤＥＴ１）は、電圧検知手段の一例であり、この回路（ＤＥＴ１）に入力された電圧（ＨＶＣＣ）が第１の設定値（例えば４．０Ｖ）未満になったか否かを判断し、その判断の結果が肯定的のときに、ＰＯＲＳＴ＃信号をリセットレベル（例えばローレベル）で出力する回路である。具体的には、この回路（ＤＥＴ１）の入力端子（ＶＤＤ端子）に、下記（Ａ）及び（Ｂ）の電圧、
（Ａ）電源電圧（Ｖｉｎ）からダイオードＤ１での電圧降下（Ｖｄ１）を差し引いた第１の電圧（Ｖｉｎ−Ｖｄ１）、
（Ｂ）コンデンサ（Ｃａｐ１）の充電電圧からダイオードＤ３での電圧降下（Ｖｄ３）を差し引いた第２の電圧（Ｃａｐ１電圧−Ｖｄ３）、
のうちの高い方の電圧が入力される。この回路（ＤＥＴ１）は、ＶＤＤ端子に入力された電圧が第１の設定値以上であれば、出力端子（ＯＵＴ端子）から出力されるＰＯＲＳＴ＃信号のレベルをリセット解除レベル（例えばハイレベル）としている。例えば、リセット解除レベルの電圧は、抵抗Ｒ６でプルアップ（ＰＵ）されている、電圧調整回路ＰＷＲ１の出力３.３Ｖである。この回路（ＤＥＴ１）は、ＶＤＤ端子に入力された電圧が第１の設定値未満になったことを検出したときに、ＰＯＲＳＴ＃信号のレベルをリセットレベル（例えばローレベル：例えば、０Ｖ）とする。ＰＯＲＳＴ＃信号は、メモリコントローラ２２に入力される。メモリコントローラ２２は、ＰＯＲＳＴ＃信号のレベルがリセットレベルになったことを検出した場合、メモリコントローラ２２のリセットのためのリセット処理を実行する。リセット処理は、例えば、フラッシュメモリ２１に対する書き込み処理を完了する制御（つまり処理完了制御）を含んで良い。また、ＰＯＲＳＴ＃信号は、デコーダＩＣ（Ｕ１Ａ）のＥｎａｂｌｅ端子（Ｇ＃）及びＳｅｌｅｃｔ端子（Ａ）に入力される。

デコーダＩＣ（Ｕ１Ａ）は、第１の電圧検出回路（ＤＥＴ１）のＯＵＴ端子から出力されたＰＯＲＳＴ＃信号と、フラッシュメモリ２１から出力されるＲ／Ｂ＃信号とに基づいて、以下のデコード処理を実行し、その結果の信号を出力する。デコーダＩＣ（Ｕ１Ａ）は、第１の電源調整回路（ＰＷＲ１）から供給される電圧により動作している。ここで、Ｒ／Ｂ＃信号は、フラッシュメモリ２１の動作状態を示す信号であり、フラッシュメモリ２１が書き込み処理等を実行しているビジー状態である場合には、ビジーレベル（例えばローレベル）となっており、フラッシュメモリ２１がレディ状態である場合には、レディーレベル（例えばハイレベル）となっている。

デコーダＩＣ（Ｕ１Ａ）のＥｎａｂｌｅ端子（Ｇ＃）及びＳｅｌｅｃｔ端子（Ａ）には、第１の電圧検出回路（ＤＥＴ１）のＯＵＴ端子から出力されたＰＯＲＳＴ＃信号が入力される。また、デコーダＩＣ（Ｕ１Ａ）のＳｅｌｅｃｔ端子（Ｂ）には、フラッシュメモリ２１から出力されたＲ／Ｂ＃信号が逐次入力される。デコーダＩＣ（Ｕ１Ａ）の出力端子（Ｙ１）は、第２の電圧検出回路（ＤＥＴ２）のＶＤＤ端子に接続されている。デコーダＩＣ（Ｕ１Ａ）の出力端子（Ｙ１）からは、デコード処理の結果の信号が出力される。

デコードＩＣ（Ｕ１Ａ）は、次のようなデコード処理を行う。デコードＩＣ（Ｕ１Ａ）は、入力されるＰＯＲＳＴ＃信号が第１の検出電圧（例えば、４．０Ｖ）以上である場合には、入力されるＲ／Ｂ＃信号に関係なく、結果としてハイレベル（例えば、３．３Ｖ）の信号を出力する。また、デコードＩＣ（Ｕ１Ａ）は、入力されるＰＯＲＳＴ＃信号がローレベルである場合であって、Ｒ／Ｂ＃信号がレディレベル（ハイレベル）である場合には、結果としてローレベルの信号を出力する。また、デコードＩＣ（Ｕ１Ａ）は、入力されるＰＯＲＳＴ＃信号がローレベルである場合であって、Ｒ／Ｂ＃信号がビジーレベル（ローレベル）である場合には、フラッシュメモリ２１がビジー状態であることを意味しているので、結果としてハイレベルの信号を出力する。

ここで、ＰＯＲＳＴ＃信号がローレベルである場合においては、デコードＩＣ（Ｕ１Ａ）が出力する信号がハイレベルであることは、フラッシュメモリ２１の動作状態がビジー状態であることを意味しており、フラッシュメモリ２１への電力の供給を行う必要があるとともに、書込み処理等を実行可能にしておく必要があることを意味している。一方、ＰＯＲＳＴ＃信号がローレベルである場合においては、デコードＩＣ（Ｕ１Ａ）が出力する信号がローレベルであることは、フラッシュメモリ２１の動作状態がレディ状態であることを意味しており、フラッシュメモリ２１への電力の供給を遮断しても良く、また、フラッシュメモリ２１への書込み処理を実行しないようにしても良いことを意味している。したがって、デコードＩＣ（Ｕ１Ａ）は、ＰＯＲＳＴ＃信号が第１の設定電圧より低くなったことを検出された場合に、フラッシュメモリ２１の動作状態に基づいて、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給を中止するか否かを判定する機能を有している。

ここで、デコードＩＣ（Ｕ１Ａ）と第２の電圧検出回路（ＤＥＴ２）との間には、第１の電圧調整回路（ＰＷＲ１）の出力と接続されているプルアップ抵抗Ｒ７が接続されている。したがって、第１の電圧調整回路（ＰＷＲ１）から供給される電圧が低下すると、デコードＩＣ（Ｕ１Ａ）から出力される信号の電圧値が低下してしまうこととなる。例えば、第１の電圧調整回路（ＰＷＲ１）から供給される電圧が第２の設定値未満になると、第２の電圧検出回路（ＤＥＴ２）に入力される信号の電圧値は、第２の設定値未満となる。

第２の電圧検出回路（ＤＥＴ２）は、この回路（ＤＥＴ２）に入力された電圧が第２の設定値（例えば、２．７Ｖ）未満になったか否かを判断し、その判断の結果が肯定的のときに、ＦＷＰ＃信号をライトプロテクトレベル（例えばローレベル）として出力し、その判断の結果が否定的のときに、ＦＷＰ＃信号をライトプロテクト解除レベル（例えばハイレベル）として出力する回路である。具体的には、この回路（ＤＥＴ２）の入力端子（ＶＤＤ端子）に、デコーダＩＣ（Ｕ１Ａ）の出力端子（Ｙ１端子）が接続されており、このＶＤＤ端子に、デコーダＩＣ（Ｕ１Ａ）から出力された信号が入力される。この回路（ＤＥＴ２）は、ＶＤＤ端子に入力された電圧が第２の設定値以上であれば、出力端子（ＯＵＴ端子）から出力されるＦＷＰ＃信号のレベルをライトプロテクト解除レベル（例えばハイレベル）としている。この回路（ＤＥＴ２）は、ＶＤＤ端子に入力された電圧が第２の設定値未満になったことを検出したときに、ＦＷＰ＃信号のレベルをライトプロテクトレベル（例えばローレベル）とする。ＦＷＰ＃信号は、フラッシュメモリ２１に入力される。フラッシュメモリ２１は、ＦＷＰ＃信号のレベルがライトプロテクトレベルになったことを検出した場合（つまりライトプロテクト信号（書込み停止信号）が入力された場合）、以後、ライトプロテクト解除が検出されるまで、フラッシュメモリ２１に対する書き込み処理を実行しないようにする。また、ＦＷＰ＃信号は、第３の電圧検出回路（ＤＥＴ３）のＶＤＤ端子に入力される。

ここで、第２の電圧検出回路（ＤＥＴ２）に入力される電圧値が第２の設定値未満になる場合としては、デコードＩＣ（Ｕ１Ａ）からローレベルの信号が出力されている場合や、第１の電圧調整回路（ＰＷＲ１）から供給される電圧が第２の設定値未満に低下したために、デコードＩＣ（Ｕ１Ａ）から到達する信号の電圧が、第２の設定値未満になってしまった場合が含まれる。

第４の電圧検出回路（ＤＥＴ４）は、この回路（ＤＥＴ４）に入力された電圧が上記第１の設定値（例えば、４．０Ｖ）よりも高くなったか否かを判断し、その判断の結果が肯定的のときに、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）に、信号（ＥＮ）を動作レベル（例えばハイレベル）として出力する回路である。具体的には、この回路（ＤＥＴ４）の入力端子（ＶＤＤ端子）に、上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧が入力される。この回路（ＤＥＴ４）は、ＤＥＴ４のＶＤＤ端子に入力された電圧が第１の設定値以上であれば、出力端子（ＯＵＴ端子）から出力される信号（ＥＮ）のレベルを動作レベル（例えばハイレベル）としている。信号（ＥＮ）は、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）のイネーブル端子（ＥＮ端子）に入力される。

第３の電圧検出回路（ＤＥＴ３）は、この回路（ＤＥＴ３）に入力された電圧が第２の設定値（例えば、２．７Ｖ）未満となったか否かを判断し、その判断の結果が肯定的のときに、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）に、信号（ＥＮ）を停止レベル（例えばローレベル）として出力する回路である。具体的には、この回路（ＤＥＴ３）の入力端子（ＶＤＤ端子）に、第２の電圧検出回路（ＤＥＴ２）から出力されたＦＷＰ＃信号が入力される。この回路（ＤＥＴ３）は、ＶＤＤ端子に入力された電圧が第２の設定値未満であれば、出力端子（ＯＵＴ端子）から出力される信号（ＥＮ）のレベルを停止レベル（例えばローレベル）としている。この停止レベルの信号（ＥＮ）が、停止指示信号に相当する。信号（ＥＮ）は、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）のイネーブル端子（ＥＮ端子）に入力される。

第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）のうちの少なくとも１つが放電機能を有する。本実施例では、いずれの電圧調整回路（ＰＷＲ１及びＰＷＲ２）も放電機能を有している。

第１の電圧調整回路（ＰＷＲ１）は、主に下記の２つの機能、
（１）上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び上記第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧を第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能、
（２）停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されたときに、第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能を停止させるとともに、第１の動作電圧によって充電された出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）の電荷を放電する放電機能、を有する。

具体的には、第１の電圧調整回路（ＰＷＲ１）の入力端子（ＩＮ端子）に、上記第１及び第２の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのＩＮ端子に、その高い方の電圧によって充電される入力側コンデンサ（Ｖｉｎ＿ｃａｐ１）が接続されている。第１の電圧調整回路（ＰＷＲ１）のＯＵＴ端子に、第１の動作電圧によって充電される出力側コンデンサ（Ｖｏｕｔ＿ｃａｐ１）が接続されている。第１の電圧調整回路（ＰＷＲ１）の所定の端子（ＧＮＤ端子）に、第１の動作電圧よりも低い電圧側（典型的にはＧＮＤ）が接続される。

第１の電圧調整回路（ＰＷＲ１）から出力された第１の動作電圧は、フラッシュメモリ２１及びメモリコントローラ２２に供給される。第１の電圧調整回路（ＰＷＲ１）は、ＩＮ端子に入力された電圧の値が第１の動作電圧値（例えば３．３Ｖ）以下のときは、その入力された電圧の値とほぼ等しい値の電圧を第１の動作電圧として出力し、入力された電圧の値が第１の動作電圧値より高いときは、第１の動作電圧値の電圧を第１の動作電圧として出力する。

第１の電圧調整回路（ＰＷＲ１）は、ＥＮ端子に動作信号（ハイレベルのＥＮ信号）が入力されていれば、この回路（ＰＷＲ１）は、ＩＮ端子とＯＵＴ端子が接続されているような状態である（例えば、ＩＮ端子とＯＵＴ端子との間にあるスイッチング素子が、その素子に動作信号が入力されている間はオン状態である）。故に、ＩＮ端子に入力された電圧に基づく第１の動作電圧が、ＯＵＴ端子から出力されるようになっている。しかし、第１の電圧調整回路（ＰＷＲ１）のＥＮ端子に停止指示信号（ローレベルのＥＮ信号）が入力されれば、この回路（ＰＷＲ１）は、ＩＮ端子とＯＵＴ端子の接続が切断された状態となる（例えば、ＩＮ端子とＯＵＴ端子との間にあるスイッチング素子が、その素子に停止信号が入力されたときにターンオフする）。故に、ＩＮ端子に入力された電圧に基づく第１の動作電圧をＯＵＴ端子から出力せず、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ１）に充電されている電荷が、この回路（ＰＷＲ１）のＧＮＤ端子を通じて抜けるようになっている。

第２の電圧調整回路（ＰＷＲ２）の実質的な機能は、第１の電圧調整回路（ＰＷＲ１）と同じである。

すなわち、第２の電圧調整回路（ＰＷＲ２）は、主に下記の２つの機能、
（１）上記第１の電圧（Ｖｉｎ−Ｖｄ１）及び上記第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧を、第１の動作電圧よりも低い第２の動作電圧（例えば１．２Ｖ）に調整して出力する機能、
（２）停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されたときに、第２の動作電圧（例えば１．２Ｖ）に調整して出力する機能を停止させるとともに、第２の動作電圧によって充電された出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）の電荷を放電する放電機能、を有する。

具体的には、第２の電圧調整回路（ＰＷＲ２）の入力端子（ＩＮ端子）に、上記第１及び第２の電圧のうちの高い方の電圧が入力されるようになっており、且つ、そのＩＮ端子に、その高い方の電圧によって充電される入力側コンデンサ（Ｖｉｎ＿ｃａｐ２）が接続されている。第２の電圧調整回路（ＰＷＲ２）のＯＵＴ端子に、第２の動作電圧によって充電される出力側コンデンサ（Ｖｏｕｔ＿ｃａｐ２）が接続されている。第２の電圧調整回路（ＰＷＲ１）の所定の端子（ＧＮＤ端子）に、第２の動作電圧よりも低い電圧側（典型的にはＧＮＤ）が接続される。

第２の電圧調整回路（ＰＷＲ２）から出力された第２の動作電圧は、メモリコントローラ２２（特にそのコントローラ２２内のマイクロコンピュータ）に供給される。第２の電圧調整回路（ＰＷＲ２）は、ＩＮ端子に入力された電圧の値が第２の動作電圧値（例えば１．２Ｖ）以下のときは、入力された電圧の値とほぼ等しい値の電圧を第２の動作電圧として出力し、入力された電圧の値が第２の動作電圧値より高いときは、第２の動作電圧値の電圧を第２の動作電圧として出力する。

第２の電圧調整回路（ＰＷＲ２）も、ＥＮ端子に動作信号（ハイレベルのＥＮ信号）が入力されていれば、ＩＮ端子に入力された電圧に基づく第２の動作電圧をＯＵＴ端子から出力するが、ＥＮ端子に停止指示信号（ローレベルのＥＮ信号）が入力されていれば、ＩＮ端子に入力された電圧に基づく第２の動作電圧をＯＵＴ端子から出力せず、出力側コンデンサ（Ｖｏｕｔ＿Ｃａｐ２）に充電されている電荷をこの回路（ＰＷＲ２）のＧＮＤ端子を通じて抜くようになっている。

以下、この電源回路１０で行われる動作の流れを説明する。

電源回路１０での動作の流れとして、以下の３つのケースを例に説明する。
（ケース１）外部電源が遮断された場合において、フラッシュメモリ２１の動作状態が既にレディ状態であるケース。
（ケース２）外部電源が遮断された場合において、フラッシュメモリ２１の動作状態がビジー状態であり、その後、バックアップ電源の電圧がフラッシュメモリ２１の動作下限電圧（例えば、２．７Ｖ）になる前に、フラッシュメモリ２１の動作状態がレディ状態となるケース。
（ケース３）外部電源が遮断された場合において、フラッシュメモリ２１の動作状態がビジー状態であり、その後、バックアップ電源の電圧がフラッシュメモリ２１の動作下限電圧（例えば、２．７Ｖ）になるまで、フラッシュメモリ２１の動作状態が継続してビジー状態であるケース。

まず、ケース１について説明する。

第１の電圧検出回路（ＤＥＴ１）は、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧（この回路（ＤＥＴ１）のＶＤＤ端子に入力された電圧）が第１の設定値（例えば４．０Ｖ）より低いことを検出すると、メモリコントローラ２２にリセット信号を出力する（ＰＯＲＳＴ＃信号をローレベルにする）。これにより、メモリコントローラ２２がフラッシュメモリ２１に対する書き込み処理を停止する。

デコードＩＣ（Ｕ１Ａ）には、第１の電圧検出回路（ＤＥＴ１）からローレベルのＰＯＲＳＴ＃信号が入力される。また、フラッシュメモリ２１の動作状態がレディ状態であるので、デコードＩＣ（Ｕ１Ａ）には、フラッシュメモリ２１からレディレベル（ハイレベル）のＲ／Ｂ＃信号が入力される。この結果、デコードＩＣ（Ｕ１Ａ）は、結果としてローレベルの信号を第２の電圧検出回路（ＤＥＴ２）に出力する。

第２の電圧検出回路（ＤＥＴ２）は、デコードＩＣ（Ｕ１Ａ）から入力された信号の電圧が第２の設定値未満になったことを検出するので、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号をフラッシュメモリ２１と、第３の電圧検出回路（ＤＥＴ３）に出力する。

フラッシュメモリ２１は、ライトプロテクトレベル（ローレベル）のＲ／Ｂ＃信号が入力されると、フラッシュメモリ２１に対する書き込み処理を実行しないようにする。一方、第３の電圧検出回路（ＤＥＴ３）は、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号が入力されると、入力された電圧が第２の設定値未満であるので、出力端子（ＯＵＴ端子）から停止レベル（例えば、ローレベル）の信号（ＥＮ）を、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）に出力する。

第１の電圧調整回路（ＰＷＲ１）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能を停止させる。これにより、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給が遮断される。また、第２の電圧調整回路（ＰＷＲ２）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第２の動作電圧（例えば１．２Ｖ）に調整して出力する機能を停止させる。これにより、メモリコントローラ２２への電力の供給が遮断される。

ケース１においては、第２の電圧が第２の設定値（例えば２．７Ｖ）より低くなるまで待つことなく、早期にフラッシュメモリ２１及びメモリコントローラ２２への電力の供給を遮断することができ、無駄な待ち時間の発生を防止することができる。また、早期に、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給を遮断することができるので、フラッシュメモリ２１及びメモリコントローラ２２への負荷を低減することができる。例えば、バックアップ電圧が電圧調整回路の出力レベルと同等レベルまで落ちた場合には、電圧調整回路の出力リップル電圧が増大する可能性があるが、出力リップル電圧がフラッシュメモリ２１やメモリコントローラ２２に供給されることを効果的に回避することができる。

次に、ケース２について説明する。

第１の電圧検出回路（ＤＥＴ１）は、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧（この回路（ＤＥＴ１）のＶＤＤ端子に入力された電圧）が第１の設定値（例えば４．０Ｖ）より低いことを検出すると、メモリコントローラ２２にリセット信号を出力する（ＰＯＲＳＴ＃信号をローレベルにする）。これにより、メモリコントローラ２２がフラッシュメモリ２１に対する書き込み処理を停止する。

デコードＩＣ（Ｕ１Ａ）には、第１の電圧検出回路（ＤＥＴ１）からローレベルのＰＯＲＳＴ＃信号が入力される。また、フラッシュメモリ２１の動作状態がビジー状態であるので、デコードＩＣ（Ｕ１Ａ）には、フラッシュメモリ２１からビジーレベル（ローレベル）のＲ／Ｂ＃信号が入力される。この結果、デコードＩＣ（Ｕ１Ａ）は、結果としてハイレベルの信号を第２の電圧検出回路（ＤＥＴ２）に出力する。

第２の電圧検出回路（ＤＥＴ２）には、ハイレベルの信号が入力されているので、ライトプロテクト解除レベル（ハイレベル）のＦＷＰ＃信号を、フラッシュメモリ２１と、第３の電圧検出回路（ＤＥＴ３）とに出力する。この結果、フラッシュメモリ２１では、書込み処理が実行され、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）では、電圧の調整処理が継続して実行される。

この後、バックアップ電源の電圧がフラッシュメモリ２１の動作下限電圧（例えば、２．７Ｖ）になる前に、フラッシュメモリ２１の動作状態がレディ状態となると、デコードＩＣ（Ｕ１Ａ）には、フラッシュメモリ２１からレディレベル（ハイレベル）のＲ／Ｂ＃信号が入力されることとなる。デコードＩＣ（Ｕ１Ａ）には、第１の電圧検出回路（ＤＥＴ１）からローレベルのＰＯＲＳＴ＃信号が入力されているので、結果としてローレベルの信号を第２の電圧検出回路（ＤＥＴ２）に出力する。

第２の電圧検出回路（ＤＥＴ２）は、デコードＩＣ（Ｕ１Ａ）から入力された信号の電圧が第２の設定値未満になったことを検出するので、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号を、フラッシュメモリ２１と、第３の電圧検出回路（ＤＥＴ３）とに出力する。

フラッシュメモリ２１は、ライトプロテクトレベル（ローレベル）のＲ／Ｂ＃信号が入力されると、フラッシュメモリ２１に対する書き込み処理を実行しないようにする。一方、第３の電圧検出回路（ＤＥＴ３）は、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号が入力されると、入力された電圧が第２の設定値未満であるので、出力端子（ＯＵＴ端子）から停止レベル（例えば、ローレベル）の信号（ＥＮ）を、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）に出力する。

第１の電圧調整回路（ＰＷＲ１）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能を停止させる。これにより、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給が遮断される。また、第２の電圧調整回路（ＰＷＲ２）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第２の動作電圧（例えば１．２Ｖ）に調整して出力する機能を停止させる。これにより、メモリコントローラ２２への電力の供給が遮断される。

ケース２においては、第２の電圧が第２の設定値（例えば２．７Ｖ）より低くなるまで待つことなく、フラッシュメモリ２１の動作状態がビジー状態からレディ状態に変ったことにより、早期にフラッシュメモリ２１及びメモリコントローラ２２への電力の供給を遮断することができ、無駄な待ち時間の発生を防止することができる。また、早期に、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給を遮断することができるので、フラッシュメモリ２１及びメモリコントローラ２２への負荷を低減することができる。例えば、バックアップ電圧が電圧調整回路の出力レベルと同等レベルまで落ちた場合には、電圧調整回路の出力リップル電圧が増大する可能性があるが、出力リップル電圧がフラッシュメモリ２１やメモリコントローラ２２に供給されることを効果的に回避することができる。

次に、ケース３について説明する。

第１の電圧検出回路（ＤＥＴ１）は、第１の電圧（Ｖｉｎ−Ｖｄ１）及び第２の電圧（Ｃａｐ１電圧−Ｖｄ３）のうちの高い方の電圧（この回路（ＤＥＴ１）のＶＤＤ端子に入力された電圧）が第１の設定値（例えば４．０Ｖ）より低いことを検出すると、メモリコントローラ２２、デコードＩＣ（Ｕ１Ａ）にリセット信号を出力する（ＰＯＲＳＴ＃信号をローレベルにする）。これにより、メモリコントローラ２２がフラッシュメモリ２１に対する書き込み処理を停止する。

デコードＩＣ（Ｕ１Ａ）には、第１の電圧検出回路（ＤＥＴ１）からローレベルのＰＯＲＳＴ＃信号が入力される。また、フラッシュメモリ２１の動作状態がビジー状態であるので、デコードＩＣ（Ｕ１Ａ）には、フラッシュメモリ２１からビジーレベル（ローレベル）のＲ／Ｂ＃信号が入力される。この結果、デコードＩＣ（Ｕ１Ａ）は、結果としてハイレベルの信号を第２の電圧検出回路（ＤＥＴ２）に出力する。

第２の電圧検出回路（ＤＥＴ２）には、ハイレベルの信号が入力されているので、ライトプロテクト解除レベル（ハイレベル）のＦＷＰ＃信号をフラッシュメモリ２１と、第３の電圧検出回路（ＤＥＴ３）に出力する。この結果、フラッシュメモリ２１では、書込み処理が実行され、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）では、電圧の調整処理が継続して実行される。

この後、フラッシュメモリ２１の動作状態がビジー状態として継続されて、第１の電圧調整回路（ＰＷＲ１）から供給される電圧が第２の設定値（例えば、２．７Ｖ）未満になると、デコードＩＣ（Ｕ１Ａ）から第２の電圧検出回路（ＤＥＴ２）に入力される信号が第２の設定値未満の電圧になる。

第２の電圧検出回路（ＤＥＴ２）は、デコードＩＣ（Ｕ１Ａ）から入力された信号の電圧が第２の設定値未満になったことを検出すると、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号を、フラッシュメモリ２１と、第３の電圧検出回路（ＤＥＴ３）とに出力する。

フラッシュメモリ２１は、ライトプロテクトレベル（ローレベル）のＲ／Ｂ＃信号が入力されると、フラッシュメモリ２１に対する書き込み処理を実行しないようにする。一方、第３の電圧検出回路（ＤＥＴ３）は、ライトプロテクトレベル（ローレベル）のＦＷＰ＃信号が入力されると、入力された電圧が第２の設定値未満であるので、出力端子（ＯＵＴ端子）から停止レベル（例えば、ローレベル）の信号（ＥＮ）を、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）に出力する。

第１の電圧調整回路（ＰＷＲ１）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第１の動作電圧（例えば３．３Ｖ）に調整して出力する機能を停止させる。これにより、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給が遮断される。また、第２の電圧調整回路（ＰＷＲ２）は、停止指示信号（ローレベルの信号（ＥＮ））がＥＮ端子に入力されると、第２の動作電圧（例えば１．２Ｖ）に調整して出力する機能を停止させる。これにより、メモリコントローラ２２への電力の供給が遮断される。

ケース３においては、フラッシュメモリ２１の動作状態がビジー状態からレディ状態に変ることなく、第２の電圧が第２の設定値（例えば２．７Ｖ）より低くなった場合には、その時点で、フラッシュメモリ２１及びメモリコントローラ２２への電力の供給を適切に遮断することができる。

以下、本発明の実施例２を説明する。その際、実施例１との相違点を主に説明し、実施例１との共通点については説明を省略或いは簡略する。

図３は、実施例２に係る電源回路３０の構成例を示す。なお、図２に示す実施例１に係る電源回路１０と同一部分には、同一符号を付している。

電源回路３０では、電源回路１０におけるデコーダＩＣ（Ｕ１Ａ）に代えて、論理回路３１を備えている。論理回路３１は、ＮＯＴ回路（Ｕ２Ａ）と、ＮＡＮＤ回路（Ｕ２Ｂ）とを有する。

ＮＯＴ回路（Ｕ２Ａ）は、入力端子から入力された信号を反転させて、出力端子から出力する。ＮＯＴ回路（Ｕ２Ａ）の入力端子には、第１の電圧検出回路（ＤＥＴ１）のＯＵＴ端子から出力されたＰＯＲＳＴ＃信号が入力される。従って、ＮＯＴ回路（Ｕ２Ａ）は、リセット解除レベル（例えばハイレベル）のＰＯＲＳＴ＃信号が入力されると、ローレベルの信号を出力する一方、リセットレベル（例えばローレベル）のＰＯＲＳＴ＃信号が入力されると、ハイレベルの信号を出力する。ＮＯＴ回路（Ｕ２Ａ）の出力端子から出力される信号は、ＮＡＮＤ回路（Ｕ２Ｂ）の一方の入力端子に入力される。

ＮＡＮＤ回路（Ｕ２Ｂ）は、２つの入力端子から入力された信号のＮＡＮＤ（否定論理積）の結果を出力端子から出力する。ＮＡＮＤ回路（Ｕ２Ｂ）の一方の入力端子には、ＮＯＴ回路（Ｕ２Ａ）の出力が入力され、他方の入力端子には、フラッシュメモリ２１から出力されるＲ／Ｂ＃信号が入力される。

ＮＡＮＤ回路（Ｕ２Ｂ）は、ＮＯＴ回路（Ｕ２Ａ）の出力信号がハイレベル（すなわち、ＰＯＲＳＴ＃信号がリセットレベル）であって、且つ、Ｒ／Ｂ＃信号がハイレベル（すなわち、フラッシュメモリ２１の動作状態がレディ状態）である場合には、ローレベルの信号を出力し、それ以外の場合には、ハイレベルの信号を出力する。このように、論理回路３１は、デコーダＩＣ（Ｕ１Ａ）と同じ信号が入力されると、同じ信号を出力することができる。すなわち、論理回路３１は、デコーダＩＣ（Ｕ１Ａ）と同様な動作をすることができる。なお、論理回路３１の回路構成は、これに限られず、デコーダＩＣ（Ｕ１Ａ）と同様な動作を行うことができる回路であれば任意の回路構成で良い。

実施例２によると、電源回路３０は、実施例１の電源回路１０と同様な動作をすることができるので、同様な効果を得ることができる。また、デコーダＩＣではなく、簡易な構成で同様の効果を得ることができる。

以下、本発明の実施例３を説明する。その際、実施例１との相違点を主に説明し、実施例１との共通点については説明を省略或いは簡略する。

図４は、実施例３に係る電源回路６０の構成例を示す。なお、図２に示す実施例１に係る電源回路１０と同一部分には、同一符号を付している。

電源回路６０は、電源回路１０において、第２の電圧検出回路（ＤＥＴ２）の後段に、ＦＷＰ＃信号が入力される報知手段の一例としての報知回路６１を備えるようにしたものである。なお、実施例２に係る電源回路３０の第２の電圧検出回路（ＤＥＴ２）の後段に、報知回路６１を接続するようにしても良い。

報知回路６１は、例えば、トランジスタＱ１と、ＬＥＤ（ＬＥＤ１）とを備える。報知回路６１は、ＦＷＰ＃信号がハイレベル（ライトプロテクト解除レベル）である場合に、ＬＥＤ（ＬＥＤ１）を常時点灯し、ＦＷＰ＃信号がローレベル（ライトプロテクトレベル）である場合に、ＬＥＤ（ＬＥＤ１）を消灯する回路構成となっている。

実施例３によると、ＬＥＤ（ＬＥＤ１）の点灯状態に基づいて、ユーザが、ＦＷＰ＃信号がライトプロテクトレベルであるか否か、すなわち、フラッシュメモリ２１における書込み処理が停止されているか否かを容易且つ適切に把握することができる。また、本実施例では、ＦＷＰ＃信号のレベルに基づいて、第１及び第２の電圧調整回路（ＰＷＲ１及びＰＷＲ２）の動作を停止する停止指示信号が制御されるので、電圧調整回路（ＰＷＲ１及びＰＷＲ２）の動作が停止しているか否か、すなわち、フラッシュメモリ２１及びメモリコントローラ２２への電圧の供給が遮断されているか否かについても同様に把握することができる。

これにより、フラッシュメモリ２１やメモリコントローラ２２の動作中に、フラッシュメモリシステムをコネクタからユーザが誤って抜き取ってしまう事態の発生を適切に防止できる。

以上、本発明の幾つかの実施例を説明したが、これらは、本発明の説明のための例示であって、本発明の範囲をこれらの実施例にのみ限定する趣旨ではない。すなわち、本発明は、他の種々の形態でも実施する事が可能である。

１０，３０，６０…電源回路、２１…フラッシュメモリ、２２…メモリコントローラ、３１…論理回路、６１…報知回路。

Claims (6)

1. フラッシュメモリと前記フラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御するフラッシュメモリシステムであって、
   外部から供給される入力電圧によって充電される入力充電手段と、
   前記入力電圧と前記入力充電手段の充電電圧とのいずれか高い方の電圧を前記動作電圧に調整して出力する電圧調整手段と、
   前記入力電圧が第１の設定値より低くなったことを検出する電圧検知手段と、
   前記入力電圧が前記第１の設定値より低くなったことを検出した場合に、前記フラッシュメモリの動作状態に基づいて、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定する供給判定手段と、
   前記供給判定手段により前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定した場合に、前記電圧調整手段に対して、動作を停止させる停止指示信号を出力する動作制御手段と
   を備えるフラッシュメモリシステム。
2. 前記供給判定手段は、前記入力電圧が前記第１の設定値より低くなったことを検出された場合において、前記フラッシュメモリの動作状態を逐次取得し、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定する、
   請求項１記載のフラッシュメモリシステム。
3. 前記動作制御手段は、前記供給判定手段により前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合に、前記フラッシュメモリに対して、書込み処理を実行させないことを指示する書込み停止信号を出力する、
   請求項２記載のフラッシュメモリシステム。
4. 前記動作制御手段は、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合、又は、前記動作電圧が第２の設定値より低くなったことを検出した場合に、前記電圧調整手段に対して、動作を停止させる停止指示信号を出力する、
   請求項２記載のフラッシュメモリシステム。
5. 前記書込み停止信号が出力されているか否かを報知する報知手段、
   を更に備える請求項１乃至４のうちのいずれか１項に記載のフラッシュメモリシステム。
6. フラッシュメモリと前記フラッシュメモリに対するアクセスを制御するメモリコントローラへの動作電圧の供給を制御する方法であって、
   外部から供給される入力電圧が第１の設定値より低くなったことを検出した場合に、前記フラッシュメモリの動作状態に基づいて、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止するか否かを判定するステップと、
   前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止すると判定された場合に、前記フラッシュメモリ及び前記メモリコントローラへの電力の供給を中止させるステップと
   を有する電源供給制御方法。

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