JP4642594B2 - 電源回路 - Google Patents

Description

本発明は、携帯機器の電源回路に関し、特に、携帯機器に内蔵されたバッテリと、ＡＣアダプタから供給される電源とを切り換える電源切換回路を備えた電源回路に関する。

携帯機器では、通常使用時は、携帯機器に内蔵された電池により機器内の電子回路に電力が供給されている。しかし、商用電源が利用できる環境においては、バッテリの消耗を抑える目的や、内蔵電池が２次電池の場合はその２次電池を充電する目的のために、ＡＣアダプタが携帯機器に接続される。このような場合は、ＡＣアダプタの電源から２次電池を充電すると共に、機器内の各回路への給電はＡＣアダプタの電源から行われることが望ましい。
図３は、従来の電源切換回路の回路例を示した図である（例えば、特許文献１参照。）。
図３の電源切換回路１００は、主電源１０１、バックアップ電源１０２、スイッチ制御回路１０５、コンパレータ１０６、基準電圧源１０７、ＰＭＯＳトランジスタＰ１０１，Ｐ１０２、インバータＧ１０１，Ｇ１０２及び抵抗Ｒ１０１〜Ｒ１０３で構成されている。更に、電源切換回路１００は、出力端子１０３、主電源端子Ｖｃｃ及びバックアップ電源端子ＶＢＡＴをそれぞれ備えている。なお、Ｖｃｃは主電源電圧でもある。

主電源１０１はＰＭＯＳトランジスタＰ１０１を介して出力端子１０３に、バックアップ電源１０２はＰＭＯＳトランジスタＰ１０２を介して出力端子１０３にそれぞれ接続されている。
主電源１０１の電圧Ｖｃｃは、直列に接続された抵抗Ｒ１０１と抵抗Ｒ１０２で分圧され、該分圧電圧はコンパレータ１０６の非反転入力端に入力されている。コンパレータ１０６の反転入力端には基準電圧源１０７が接続され、コンパレータ１０６の出力端はインバータＧ１０１の入力端に、インバータＧ１０１の出力端にはインバータＧ１０２の入力端がそれぞれ接続されている。更に、インバータＧ１０１の出力端はＰＭＯＳトランジスタＰ１０１のゲートに、インバータＧ１０２の出力端はＰＭＯＳトランジスタＰ１０２のゲートにそれぞれ接続されている。

主電源１０１の電圧Ｖｃｃが十分大きい場合は、抵抗Ｒ１０１と抵抗Ｒ１０２との交点の電圧が基準電圧源１０７の出力電圧以上となっており、コンパレータ１０６の出力端はハイレベルである。この状態では、インバータＧ１０１の出力端はローレベルになり、ＰＭＯＳトランジスタＰ１０１をオンさせて主電源１０１が出力端子１０３に接続される。また、インバータＧ１０２の出力端はハイレベルになり、ＰＭＯＳトランジスタＰ１０２をオフさせて、バックアップ電源１０２は出力端子１０３に接続されず、出力端子１０３には主電源１０１の電力だけが供給される。

主電源１０１の電圧Ｖｃｃが低下して、抵抗Ｒ１０１と抵抗Ｒ１０２との交点の電圧が基準電圧源１０７の出力電圧未満になると、コンパレータ１０６の出力端の信号レベルが反転してローレベルになる。この状態では、インバータＧ１０１の出力端はハイレベルになり、ＰＭＯＳトランジスタＰ１０１をオフさせて主電源１０１と出力端子１０３との接続は遮断される。しかし、インバータＧ１０２の出力端はローレベルになり、ＰＭＯＳトランジスタＰ１０２をオンさせて、バックアップ電源１０２が出力端子１０３に接続され、出力端子１０３からはバックアップ電源１０２の電力だけが供給されるようになる。

次に、図４は、従来の電源切換回路の他の例を示したブロック図である（例えば、特許文献２参照。）。
図４において、電源切換回路１１０は、主電源部１１１、バックアップ電源部１１２、負荷であるシステム回路１１４、逆流防止ダイオードＤ１１１及び低電圧検出回路１１３で構成されている。また、主電源部１１１は主電池１２１と第１の電源回路１２２で構成され、バックアップ電源部１１２は１次電池１３１と第２の電源回路１３２で構成されている。更に、第１の電源回路１２２と第２の電源回路１３２の各出力電圧はほぼ同電圧になるように設定されている。
主電池１２１の電圧が大きい場合は、低電圧検出回路１１３の出力信号によりバックアップ電源部１１２の第２の電源回路１３２は動作を停止させられており、主電池１２１の電圧が規定値以下に低下したときだけ第２の電源回路１３２は作動する。このため、システム電源Ｖが一時的に低下してもバックアップ電源部１１２からシステム回路１１４に電源を供給することがなく、バックアップ電源部１１２の１次電池１３１を消耗させることを防止している。
特許第３１９５０５２号公報 特開２００３−３３９１２５号公報

しかし、図３の場合は、出力端子１０３から出力される主電源１０１の電圧Ｖｃｃを直接検出している。このため、電圧Ｖｃｃが低下して抵抗Ｒ１０１と抵抗Ｒ１０２の分圧電圧が基準電圧源１０７の出力電圧近辺になった場合は、小さな負荷変動によって主電源１０１の電圧Ｖｃｃが僅かに上下しただけで、主電源１０１とバックアップ電源１０２が頻繁に切り換わることになり、出力端子１０３の出力電圧は頻繁に電圧Ｖｃｃと電圧ＶＢＡＴが入れ替わり、出力端子１０３に負荷回路が接続された場合、該負荷回路に悪影響を及ぼす場合があった。また、図３の場合、主電源１０１の電圧Ｖｃｃがある程度低下した段階で、バックアップ電源１０２に切り換えることを前提にしているため、出力端子１０３の電圧変動を小さく抑えなければならない用途には使用することができなかった。

また、図４の場合は、主電源部１１１とバックアップ電源部１１２に第１の電源回路１２２と第２の電源回路１３２を対応して備えており、更に、低電圧検出を主電池１２１で行っているため、主電源部１１１とバックアップ電源部１１２を切り換えた場合のシステム電源Ｖの電圧変動を小さく抑えることができる。しかし、主電池１２１の電圧が低下してバックアップ電源部１１２の第２の電源回路１３２が作動した場合、バックアップ電源部１１２から主電源部１１１の出力端への電流の流入を防止する対策がなされていないため、バックアップ電源部１１２から主電源部１１１に電流の逆流が発生するという問題があった。更に、主電池１２１の電圧が低下してからバックアップ電源回路部１１２の第２の電源回路１３２を作動させても、第２の電源回路１３２が定格出力電圧を出力するまでには所定の時間がかかるため、一時的にシステム電源Ｖの電圧は大きく低下してしまい、システム回路に重大な問題を発生させる場合があった。

本発明は、上記のような問題を解決するためになされたものであり、出力電圧の安定度を高めることができると共に、定電圧回路間の電流の逆流をなくすことができる電源回路を得ることを目的とする。

この発明に係る電源回路は、複数の電源の１つから排他的に負荷に電力を供給する電源回路において、
前記負荷に電力を供給するための第１の電源と、
該第１の電源から入力される電圧を所定の第１定電圧に変換して出力する第１の定電圧回路部と、
該第１の定電圧回路部からの出力電圧の前記負荷への入力制御を行う第１のスイッチ部と、
前記負荷に電力を供給するための第２の電源と、
該第２の電源から入力される電圧を所定の第２定電圧に変換して出力する第２の定電圧回路部と、
該第２の定電圧回路部からの出力電圧の前記負荷への入力制御を行う第２のスイッチ部と、
前記第１の定電圧回路部の入力電圧及び出力電圧の検出を行うと共に、前記第２の定電圧回路部の入力電圧及び出力電圧の検出を行い、該検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行う制御回路部と、
を備え、
前記制御回路部は、第１の定電圧回路部の入力電圧が所定の第１電圧以上になると、第１の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第１の定電圧回路部の出力電圧が該第１の定電圧回路部の定格出力電圧よりも小さい所定の第２電圧以上になると、第２の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の入力電圧が所定の第３電圧以上になると、第３の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の出力電圧が、該第２の定電圧回路部の定格出力電圧よりも小さい所定の第４電圧以上になると、第４の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にするものである。

具体的には、前記制御回路部は、第１の定電圧回路部の入力電圧が前記第１電圧未満になると、前記第１のスイッチ部をオフさせて遮断状態にするようにした。

また、前記制御回路部は、第１の定電圧回路部の出力電圧が前記第２電圧未満になると、前記第１のスイッチ部をオフさせて遮断状態にするようにした。

また、前記制御回路部は、第２の定電圧回路部の入力電圧が前記第３電圧未満になると、前記第２のスイッチ部をオフさせて遮断状態にするようにした。

また、前記制御回路部は、第２の定電圧回路部の出力電圧が前記第４電圧未満になると、前記第２のスイッチ部をオフさせて遮断状態にするようにした。

また、前記制御回路部は、第１の定電圧回路部の入力電圧が前記第１電圧未満になると、第１の定電圧回路部の動作を停止させるようにした。

また、前記制御回路部は、第２の定電圧回路部の入力電圧が前記第３電圧未満になると、第２の定電圧回路部の動作を停止させるようにした。

また、前記第１及び第２の各定電圧回路部は、略同電圧の定電圧を生成してそれぞれ出力するようにした。

前記第１及び第２のスイッチ部は、サブストレートゲートが前記負荷側に接続されたＰＭＯＳトランジスタでそれぞれ構成されるようにしてもよい。

前記制御回路部は、第１及び第２の各スイッチ部を共にオフさせて遮断状態にする場合、前記負荷の動作を停止させるようにしてもよい。

具体的には、前記制御回路部は、
第１の定電圧回路部の入力電圧及び／又は出力電圧の検出を行う第１の検出回路と、
第２の定電圧回路部の入力電圧及び／又は出力電圧の検出を行う第２の検出回路と、
前記第１及び第２の各検出回路のそれぞれの検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行う制御回路と、
を備え、
前記制御回路は、前記負荷と同じ電源電圧が供給されるようにした。

具体的には、前記第１の電源はＡＣアダプタであり、前記第２の電源はバッテリである。

本発明の電源回路によれば、第１の電源と第１のスイッチ部との間に、所定の第１定電圧を出力する第１の定電圧回路部を設けると共に、第２の電源と第２のスイッチ部との間に、所定の第２定電圧を出力する第２の定電圧回路部を設け、第１の定電圧回路部の入力電圧及び／又は出力電圧の検出を行うと共に、第２の定電圧回路部の入力電圧及び／又は出力電圧の検出を行い、該検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行うようにした。このことから、負荷に安定して定電圧を供給することができ、電源切り換え時においても電圧変動の発生を防止することができる。
また、第１の定電圧回路部と負荷との間に第１のスイッチ部を備えると共に、第２の定電圧回路部と負荷との間に第２のスイッチ部を備えるようにしたことから、電流の逆流を防止することができる。

また、第１の定電圧回路部の入力電圧及び／又は出力電圧の検出を行うと共に、第２の定電圧回路部の入力電圧及び／又は出力電圧の検出を行い、該検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行うようにしたことから、第１及び第２の各電源が負荷に電力を供給することができる場合は、制御回路部によって優先順位を決定することができ、柔軟な制御を行うことができる。

また、前記制御回路部は、第１の定電圧回路部の入力電圧が所定の第１電圧未満になると、第１の定電圧回路部の動作を停止させ、第２の定電圧回路部の入力電圧が所定の第３電圧未満になると、第２の定電圧回路部の動作を停止させるようにしたことから、電力の消費を抑えることができる。

また、前記制御回路部は、第１の定電圧回路部の入力電圧が前記第１電圧以上になると、第１の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第１の定電圧回路部の出力電圧が前記第２電圧以上になると、第２の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の入力電圧が前記第３電圧以上になると、第３の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の出力電圧が前記第４電圧以上になると、第４の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にするようにした。このことから、電源切り換え時に、定電圧回路部の出力電圧が立ち上がってから電源を切り換えることができ、電源切り換え時の出力電圧変動を抑えることができる。

また、前記第１及び第２の各定電圧回路部は、略同電圧の定電圧を生成してそれぞれ出力するようにしたことから、電源切り換えに伴う出力電圧の変動をなくすことができる。
また、前記制御回路部は、第１及び第２の各スイッチ部を共にオフさせて遮断状態にする場合、前記負荷の動作を停止させるようにしたことから、第１及び第２の各電源の電圧がそれぞれ低下した場合に、各スイッチ部の寄生ダイオードを介して負荷に電圧が供給されても、電流消費を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の構成例を示した図である。
図１において、電源回路１は、第１の電源制御回路２、第２の電源制御回路３、制御回路４、第１のスイッチ部をなすＰＭＯＳトランジスタＭ１及び第２のスイッチ部をなすＰＭＯＳトランジスタＭ２で構成されており、ＰＭＯＳトランジスタＭ１及びＭ２の各ドレインは接続され、該接続部には負荷５が接続されている。なお、ＰＭＯＳトランジスタＭ１及びＭ２におけるソースとサブストレートゲートに接続されているダイオードＤ１とＤ２は、ＰＭＯＳトランジスタＭ１及びＭ２の寄生ダイオードを示している。

第１の電源制御回路２は、ＡＣアダプタ１０、第１の定電圧回路１１、第１の検出回路１２で構成され、第１の検出回路１２は、第１及び第２の各電圧検出回路１３，１４と、第１の遅延回路１５とを備えている。ＡＣアダプタ１０の出力電圧Ｖｉ１は第１の定電圧回路１１に入力されると共に、第１の電圧検出回路１３に入力されている。第１の電圧検出回路１３は、ＡＣアダプタ１０の出力電圧Ｖｉ１を第１の電圧検出回路１３固有の検出電圧ＶＤ１と比較し、出力電圧Ｖｉ１が検出電圧ＶＤ１以上である場合はハイレベルの信号Ｖ１を、出力電圧Ｖｉ１が検出電圧ＶＤ１未満である場合はローレベルの信号Ｖ１をそれぞれ制御回路４に出力する。更に、第１の電圧検出回路１３の出力信号Ｖ１は、第１の定電圧回路１１のスリープ入力端ＳＬ１にも入力されている。

第１の定電圧回路１１の出力電圧Ｖｏ１は、ＰＭＯＳトランジスタＭ１を介して負荷５に入力されると共に、第２の電圧検出回路１４に入力されている。第２の電圧検出回路１４は、第１の定電圧回路１１の出力電圧Ｖｏ１を第２の電圧検出回路１４固有の検出電圧ＶＤ２と比較し、出力電圧Ｖｏ１が検出電圧ＶＤ２以上であればハイレベルの信号を、出力電圧Ｖｏ１が検出電圧ＶＤ２未満である場合はローレベルの信号をそれぞれ第１の遅延回路１５を介して信号Ｖ２として制御回路４に出力する。

一方、第２の電源制御回路３は、バッテリ２０、第２の定電圧回路２１及び第２の検出回路２２で構成され、第２の検出回路２２は、第３の電圧検出回路２３及び第２の遅延回路２４を備えている。
バッテリ２０の電圧Ｖｉ２は、第２の定電圧回路２１に入力されると共に、第３の電圧検出回路２３にも入力されている。第３の電圧検出回路２３は、バッテリ２０の電圧Ｖｉ２を第３の電圧検出回路２３固有の検出電圧ＶＤ３と比較し、電圧Ｖｉ２が検出電圧ＶＤ３以上であればハイレベルの信号を、電圧Ｖｉ２が検出電圧ＶＤ３未満であればローレベルの信号を出力する。該信号は、第２の定電圧回路２１をスリープ状態に移行させるスリープ端ＳＬ２と、第２の遅延回路２４を介して信号Ｖ３として制御回路４に出力されている。また、第２の定電圧回路２１の出力電圧Ｖｏ２は、ＰＭＯＳトランジスタＭ２を介して負荷５に入力される。

次に、制御回路４は、４つのＮＡＮＤ回路３１〜３４及びインバータ３５で構成されている。なお、制御回路４に使用されているロジック回路の電源は、負荷５に供給される電源と同じものを使用している。
ＮＡＮＤ回路３１において、一方の入力端には第１の電圧検出回路１３の出力信号Ｖ１が入力され、他方の入力端には第１の遅延回路１５を介して第２の電圧検出回路１４からの出力信号Ｖ２が入力されている。ＮＡＮＤ回路３２において、一方の入力端には第２の遅延回路２４の出力信号Ｖ３が入力され、他方の入力端にはＮＡＮＤ回路３１の出力信号が入力されている。また、ＮＡＮＤ回路３１の出力端はＰＭＯＳトランジスタＭ１のゲートに、ＮＡＮＤ回路３２の出力端はＰＭＯＳトランジスタＭ２のゲートにそれぞれ接続されている。

また、ＮＡＮＤ回路３３において、一方の入力端にはＮＡＮＤ回路３１の出力端が、他方の入力端にはＮＡＮＤ回路３２の出力端がそれぞれ接続されている。ＮＡＮＤ回路３３の出力端はＮＡＮＤ回路３４の一方の入力端に接続され、ＮＡＮＤ回路３４の他方の入力端には、インバータ３５を介して、負荷５をスリープ状態にするための信号であるスリープ信号ＳＬＰが入力されている。更に、ＮＡＮＤ回路３４の出力端は負荷５のスリープ入力端ＳＬ４に接続されている。

このような構成において、図２は、図１の電源回路１の動作例を示した図であり、図２を参照して電源回路１の動作について説明する。なお、具体的に説明を行うために、図２では、第１の電圧検出回路１３の検出電圧ＶＤ１を３.７５Ｖ、第２の電圧検出回路１４の検出電圧ＶＤ２を２.５Ｖ、第３の電圧検出回路２３の検出電圧ＶＤ３を３.２Ｖ、第１及び第２の各定電圧回路１１，２１の定格出力電圧をそれぞれ２.８５Ｖとする。
図２の条件Ａの場合は、ＡＣアダプタ１０の出力電圧Ｖｉ１が検出電圧ＶＤ１（３.７５Ｖ）以上であることから、第１の電圧検出回路１３の出力信号Ｖ１はハイレベル（真）である。また、ＡＣアダプタ１０の出力電圧Ｖｉ１が検出電圧ＶＤ１（３.７５Ｖ）以上であれば、第１の定電圧回路１１の出力電圧Ｖｏ１は定格出力電圧（２.８５Ｖ）になることから、第２の電圧検出回路１４の出力信号Ｖ２もハイレベル（真）になっている。条件Ａでは、バッテリ２０の電圧に関わらず、ＰＭＯＳトランジスタＭ１がオンでＰＭＯＳトランジスタＭ２はオフとなり、第１の定電圧回路１１から負荷５に電力が供給される。

ここで、第２の電圧検出回路１４の出力信号を第１の遅延回路１５で遅延させる理由について説明する。
ＡＣアダプタ１０が接続され、第１の定電圧回路１１のスリープ状態が解除されてから、第１の定電圧回路１１の出力電圧Ｖｏ１が定格出力電圧まで立ち上がるには多少の時間がかかる。第２の電圧検出回路１４の検出電圧ＶＤ２（２.５Ｖ）は第１の定電圧回路１１の定格出力電圧（２.８５Ｖ）よりも小さいことから、第２の電圧検出回路１４がハイレベル（真）の信号を出力した時点では、まだ第１の定電圧回路１１の出力電圧Ｖｏ１は定格出力電圧（２.８５Ｖ）に達していない。そこで、第１の定電圧回路１１の出力電圧Ｖｏ１が検出電圧ＶＤ２（２.５Ｖ）から定格出力電圧（２.８５Ｖ）に達するまでの時間、第２の電圧検出回路１４の出力信号を第１の遅延回路１５で遅延させることにより、第１の定電圧回路１１の出力電圧Ｖｏ１が定格出力電圧（２.８５Ｖ）に達したところで、制御回路４にハイレベル（真）の信号Ｖ２が出力されるようにしている。

次に、図２の条件Ｂの場合は、ＡＣアダプタ１０の出力電圧Ｖｉ１が検出電圧ＶＤ１（３.７５Ｖ）未満になり、第１の電圧検出回路１３の出力信号Ｖ１がローレベル（偽）になるか、又は第１の定電圧回路１１の出力電圧Ｖｏ１が検出電圧ＶＤ２（２.５Ｖ）未満まで低下し、第２の遅延回路１５の出力信号Ｖ２もローレベル（偽）になり、かつバッテリ２０の電圧Ｖｉ２が検出電圧ＶＤ３（３.２Ｖ）以上であって、第３の電圧検出回路２３の出力信号Ｖ３がハイレベル（真）になっている。条件Ｂでは、バッテリ２０の電圧Ｖｉ２が十分大きく、ＡＣアダプタ１０が外された状態であり、ＰＭＯＳトランジスタＭ１がオフでＰＭＯＳトランジスタＭ２がオンし、第２の定電圧回路２１から負荷５に電力が供給される。なお、前記説明では出力信号Ｖ１及びＶ２が共にローレベル（偽）である場合を例にして示したが、どちらか一方がローレベル（偽）であれば、ＰＭＯＳトランジスタＭ１がオフしてＰＭＯＳトランジスタＭ２がオンするようにしている。

第３の電圧検出回路２３の出力信号を第２の遅延回路２４で遅延させる理由も、前記の第１の遅延回路１５を設けた理由と同様であり、バッテリ２０が接続され、第２の定電圧回路２１のスリープ状態が解除されてから、第２の定電圧回路２１の出力電圧Ｖｏ２が定格出力電圧（２.８５Ｖ）まで立ち上がるには時間がかかる。このため、該時間だけ第３の電圧検出回路２３の出力信号を第２の遅延回路２４で遅延させることにより、第２の定電圧回路２１の出力電圧Ｖｏ２が定格出力電圧（２.８５Ｖ）に達したところで、制御回路４にハイレベル（真）の信号Ｖ３を出力するためである。なお、ＡＣアダプタ１０の出力電圧Ｖｉ１が検出電圧ＶＤ１（３.７５Ｖ）未満で第１の電圧検出回路１３の出力信号Ｖ１がローレベルになると、該出力信号Ｖ１は第１の定電圧回路１１のスリープ入力端ＳＬ１にも入力されるため、第１の定電圧回路１１は動作を停止し、電力消費を抑制することができる。

次に、図２の条件Ｃの場合は、前記条件Ｂの場合と同様、ＡＣアダプタ１０の出力電圧Ｖｉ１が検出電圧ＶＤ１（３.７５Ｖ）未満になるか、又は第１の定電圧回路１１の出力電圧Ｖｏ１が検出電圧ＶＤ２（２.５Ｖ）未満であり、かつバッテリ２０の電圧Ｖｉ２も検出電圧ＶＤ３（３.２Ｖ）未満になっていることから、第３の電圧検出回路２３の出力信号Ｖ３はローレベル（偽）である。条件Ｃでは、バッテリ２０の電圧Ｖｉ２が低下した状態で、かつＡＣアダプタ１０が外された状態であり、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２は共にオフし、負荷５への電力供給は停止する。なお、バッテリ２０の電圧Ｖｉ２が検出電圧ＶＤ３（３.２Ｖ）未満になって第３の電圧検出回路２３の出力信号Ｖ３がローレベルになると、該出力信号Ｖ３は第２の定電圧回路２１のスリープ入力端ＳＬ２にも入力されるため、第２の定電圧回路２１は動作を停止し、電力消費を抑制することができる。

更に、条件Ｃでは、ＮＡＮＤ回路３３の両入力端ともハイレベルであることから、ＮＡＮＤ回路３３の出力端はローレベルになる。該ローレベルの信号はＮＡＮＤ回路３４で信号レベルが反転され、負荷５のスリープ入力端ＳＬ４をハイレベルにするため、負荷５はスリープ状態になる。スリープ状態については、図２の条件Ｄに示すように、制御回路４のスリープ入力端であるインバータ３５の入力端にハイレベルのスリープ信号ＳＬＰが入力されることによっても、負荷５をスリープ状態に移行することができる。なお、前記説明では、条件Ｂ及びＣで、ＡＣアダプタ１０が外された場合と説明したが、ＡＣアダプタが故障した場合や、規格の異なるＡＣアダプタが使用された場合も考えられる。

電源間の逆流については、第１及び第２の各定電圧回路１１，２１は共に定格出力電圧（２.８５Ｖ）を出力しているため電流の逆流は発生しない。また、第２の定電圧回路２１の出力電圧Ｖｏ２が定格出力電圧（２.８５Ｖ）に達していない場合でも、ＰＭＯＳトランジスタＭ１がオフしているため、やはり電流の逆流は発生しない。しかし、条件Ｃになると、ＰＭＯＳトランジスタＭ２はオフしてしまうため、電流の逆流は発生しないものの、ＰＭＯＳトランジスタＭ１の寄生ダイオードＤ１を介して第１の定電圧回路１１から負荷５に電源が供給されてしまう。ところが、条件Ｃでは、制御回路４から負荷５にハイレベルのスリープ信号が出力されるため、負荷５はスリープ状態になり負荷５に電圧Ｖｏ１が印加されても消費されることはなく、無駄な電力消費を防ぐことができる。また、制御回路４の電源と負荷５の電源を同一にしたことから、負荷５に電源が供給されている場合だけ制御回路４が作動するようになり、無駄な電力の消費をなくすことができる。

なお、図１では、第１の電源制御回路２に、第１及び第２の各電圧検出回路１３，１４を設け、第１の定電圧回路１１の入力電圧と出力電圧の両方の電圧を検出し、第２の電源制御回路３には、第３の電圧検出回路２３で第２の定電圧回路２１の入力電圧を検出している場合の例を示したが、これは一例であり、本発明は、これに限定するものではない。
例えば、第１の電源制御回路２の電圧検出回路を１つにして、第１の定電圧回路１１の入力電圧Ｖｉ１だけを検出し、第２の電源制御回路３には２つの電圧検出回路を設けて第２の定電圧回路２１の入力電圧Ｖｉ２と出力電圧Ｖｏ２の両方を検出するようにしてもよい。

また、第１及び第２の各電源制御回路２，３において、定電圧回路の入力電圧又は出力電圧を検出するための１つの電圧検出回路をそれぞれ設けるか、又は定電圧回路の入力電圧と出力電圧を検出するための２つの電圧検出回路をそれぞれ設けるようにしてもよい。また、図１では、第１の電圧検出回路１３と第３の電圧検出回路２３から、対応する第１の定電圧回路１１と第２の定電圧回路２１のスリープ入力端にスリープ信号を入力するようにしたが、必要のない場合は、該スリープ信号の入力を省略してもよい。

このように、本第１の実施の形態における電源回路は、ＡＣアダプタ１０とＰＭＯＳトランジスタＭ１との間に所定の定電圧を出力する第１の定電圧回路１１を設けると共に、バッテリ２０とＰＭＯＳトランジスタＭ２との間に、第１の定電圧回路１１と同一の定電圧を出力する第２の定電圧回路２１を設け、制御回路４でＰＭＯＳトランジスタＭ１及びＭ２を選択的にオン／オフさせるようにしたことから、一方の電源から他方の電源への電流の逆流を防止することができ、負荷に安定度の高い電圧を供給することができる。

本発明の第１の実施の形態における電源回路の構成例を示した図である。 図１の電源回路１の動作例を示した図である。 従来の電源切換回路の回路例を示した図である。 従来の電源切換回路の他の例を示したブロック図である。

符号の説明

１ 電源回路
２ 第１の電源制御回路
３ 第２の電源制御回路
４ 制御回路
５ 負荷
１０ ＡＣアダプタ
１１ 第１の定電圧回路
１２ 第１の検出回路
１３ 第１の電圧検出回路
１４ 第２の電圧検出回路
１５ 第１の遅延回路
２０ バッテリ
２１ 第２の定電圧回路
２２ 第２の検出回路
２３ 第３の電圧検出回路
２４ 第２の遅延回路
３１〜３４ ＮＡＮＤ回路
３５ インバータ
Ｍ１，Ｍ２ ＰＭＯＳトランジスタ
Ｄ１，Ｄ２ 寄生ダイオード

Claims (12)

1. 複数の電源の１つから排他的に負荷に電力を供給する電源回路において、
   前記負荷に電力を供給するための第１の電源と、
   該第１の電源から入力される電圧を所定の第１定電圧に変換して出力する第１の定電圧回路部と、
   該第１の定電圧回路部からの出力電圧の前記負荷への入力制御を行う第１のスイッチ部と、
   前記負荷に電力を供給するための第２の電源と、
   該第２の電源から入力される電圧を所定の第２定電圧に変換して出力する第２の定電圧回路部と、
   該第２の定電圧回路部からの出力電圧の前記負荷への入力制御を行う第２のスイッチ部と、
   前記第１の定電圧回路部の入力電圧及び出力電圧の検出を行うと共に、前記第２の定電圧回路部の入力電圧及び出力電圧の検出を行い、該検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行う制御回路部と、
   を備え、
   前記制御回路部は、第１の定電圧回路部の入力電圧が所定の第１電圧以上になると、第１の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第１の定電圧回路部の出力電圧が該第１の定電圧回路部の定格出力電圧よりも小さい所定の第２電圧以上になると、第２の所定時間経過後に前記第１のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の入力電圧が所定の第３電圧以上になると、第３の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にし、第２の定電圧回路部の出力電圧が該第２の定電圧回路部の定格出力電圧よりも小さい所定の第４電圧以上になると、第４の所定時間経過後に前記第２のスイッチ部をオンさせて導通状態にすることを特徴とする電源回路。
2. 前記制御回路部は、第１の定電圧回路部の入力電圧が前記第１電圧未満になると、前記第１のスイッチ部をオフさせて遮断状態にすることを特徴とする請求項１記載の電源回路。
3. 前記制御回路部は、第１の定電圧回路部の出力電圧が前記第２電圧未満になると、前記第１のスイッチ部をオフさせて遮断状態にすることを特徴とする請求項１又は２記載の電源回路。
4. 前記制御回路部は、第２の定電圧回路部の入力電圧が前記第３電圧未満になると、前記第２のスイッチ部をオフさせて遮断状態にすることを特徴とする請求項１、２又は３記載の電源回路。
5. 前記制御回路部は、第２の定電圧回路部の出力電圧が前記第４電圧未満になると、前記第２のスイッチ部をオフさせて遮断状態にすることを特徴とする請求項１、２、３又は４記載の電源回路。
6. 前記制御回路部は、第１の定電圧回路部の入力電圧が前記第１電圧未満になると、第１の定電圧回路部の動作を停止させることを特徴とする請求項１、２、３、４又は５記載の電源回路。
7. 前記制御回路部は、第２の定電圧回路部の入力電圧が前記第３電圧未満になると、第２の定電圧回路部の動作を停止させることを特徴とする請求項１、２、３、４、５又は６記載の電源回路。
8. 前記第１及び第２の各定電圧回路部は、略同電圧の定電圧を生成してそれぞれ出力することを特徴とする請求項１、２、３、４、５、６又は７記載の電源回路。
9. 前記第１及び第２のスイッチ部は、サブストレートゲートが前記負荷側に接続されたＰＭＯＳトランジスタでそれぞれ構成されることを特徴とする請求項１、２、３、４、５、６、７又は８記載の電源回路。
10. 前記制御回路部は、第１及び第２の各スイッチ部を共にオフさせて遮断状態にする場合、前記負荷の動作を停止させることを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の電源回路。
11. 前記制御回路部は、
    第１の定電圧回路部の入力電圧及び／又は出力電圧の検出を行う第１の検出回路と、
    第２の定電圧回路部の入力電圧及び／又は出力電圧の検出を行う第２の検出回路と、
    前記第１及び第２の各検出回路のそれぞれの検出結果に応じて前記第１及び第２の各スイッチ部の動作制御を行う制御回路と、
    を備え、
    前記制御回路は、前記負荷と同じ電源電圧が供給されることを特徴とする請求項１、２、３、４、５、６、７、８、９又は１０記載の電源回路。
12. 前記第１の電源はＡＣアダプタであり、前記第２の電源はバッテリであることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０又は１１記載の電源回路。

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