JP2007188612A - 不揮発性記憶装置 - Google Patents

Abstract

【課題】デュアル・ボルテージ動作を可能とする不揮発性記憶装置のプログラム動作もしくは消去動作に使用される高い駆動電圧の生成に必要なレベルまでチャージポンプ回路の出力電圧が上昇するまでの起動時間を短縮すること。
【解決手段】ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始に応答して、電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔが所定レベルの電源投入信号Ｏｕｔ１を出力する。Ｏｕｔ１に応答して、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路Ｆｎｔ＿ＣＰと後段回路Ｂｃｋ＿ＣＰとにクロック信号を供給して起動時間を短縮する。起動の後に、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿ＤｅｔはＶｃｃが高電源電圧Ｖｃｃ１と低電源電圧Ｖｃｃ２とのいずれかを判別する。Ｖｃｃ１の時は、Ｆｎｔ＿ＣＰへのクロック信号の供給が継続される一方、Ｂｃｋ＿ＣＰへのクロック信号の供給が停止される。
【選択図】図２

Description

本発明は、不揮発性記憶装置に関し、特に２つもしくはそれ以上の電源電圧での動作を可能とするのに有益な技術に関する。

電子機器は、低電源電圧での動作によって低消費電力を実現するとともに、低電源電圧で動作する微細化トランジスタを搭載する大規模集積回路を使用可能としている。一方、電子機器には、低電源電圧で動作する大規模集積回路だけではなく従来の高電源電圧動作の集積回路等の電子部品も、搭載されている。

一方、カード型不揮発性記憶装置としては、パーソナルコンピュータ等のホスト機器のスロットにリムーバブルに挿入され、スロットから引き抜かれるリムーバブル型の不揮発性記憶装置がある。また、パーソナルコンピュータ等のホスト機器のスロットは、前記低電源電圧のタイプと前記高電源電圧のタイプとに分類される。また、携帯電話等のモバイル機器のようなホスト機器のスロットに固定的に接続された組み込み型の不揮発性記憶装置がある。携帯電話等のモバイル機器のようなホスト機器のスロットも、前記低電源電圧のタイプと前記高電源電圧のタイプとに分類される。いずれの型の不揮発性記憶装置においても、低電源電圧と高電源電圧とのいずれでも動作可能なデュアル・ボルテージ動作が必要とされている。

一方、不揮発性記憶装置に内蔵されるフラッシュメモリのような不揮発性記憶デバイスにおいては、格納データの読み出し動作よりも、データ格納のためのプログラム動作（書き込み動作）と格納データの消去動作とにおいて高い駆動電圧が必要とされる。これは、不揮発性記憶デバイスのメモリセルのフローティングゲートのようなメモリセルの不揮発記憶ノードに電荷を注入したり、この不揮発記憶ノードから電荷を引き抜くと言う動作のために、読み出し駆動電圧よりも高いプログラム電圧と高い消去電圧が必要とされている。この高いプログラム電圧と高い消去電圧とは複数の不揮発性メモリセルが接続されたワード線とビット線との少なくとも一方の信号線に印加されることによって、プログラム動作と消去動作とが実行される。

単一電源電圧のみが供給される不揮発性記憶デバイスの内部で、単一電源電圧よりも高いプログラム電圧と高い消去電圧とを生成するために、昇圧回路としてのチャージポンプ回路が不揮発性記憶デバイスに内蔵されている。一方、下記の特許文献１には、ホスト機器から供給される単一電源電圧が高電源電圧と低電源電圧のいずれの場合にもなるデュアル・ボルテージ動作が可能な不揮発性記憶装置が記載されている。下記特許文献１には、ホスト機器から供給される単一電源電圧が高電源電圧と低電源電圧のいずれかに対応して昇圧回路としてのチャージポンプ回路が動作する段数が切り換えられる。ホスト機器から供給される単一電源電圧が高電源電圧の際にはチャージポンプ回路は昇圧段数が４段のチャージポンプとして動作して、単一電源電圧が低電源電圧の際にはチャージポンプ回路は昇圧段数が８段のチャージポンプとして動作する。

特開平２００５−１４１８１１号 公報

本発明に先立って、本発明者等は本発明に先立って、下記のような検討を行った。

すなわち、前記の特許文献１に記載された技術を実際の不揮発性記憶装置で実用化しようとすると、下記のような構成となることが、本発明者等による検討により明らかとされた。すなわち、チャージポンプ回路の動作段数を決定する前に、ホスト機器から供給される単一電源電圧が高電源電圧と低電源電圧のいずれかであるかを、電源電圧レベル検出器により判別することが必要となる。単一電源電圧が、高電源電圧であると判定されたとする。この判定結果に応答して、チャージポンプ回路の前段チャージポンプ回路をクロック信号により活性化する一方、チャージポンプ回路の後段チャージポンプ回路をクロック信号によって活性化されないようにする。単一電源電圧が、低電源電圧であると判定されたとする。この判定結果に応答して、チャージポンプ回路の前段チャージポンプ回路と後段チャージポンプ回路の両者をクロック信号により活性化する。しかし、前記の特許文献１には、クロック信号による後段チャージポンプ回路の活性化・非活性化の判定の以前にホスト機器からの単一電源電圧の供給の時点から前段チャージポンプ回路のクロック信号による活性化を速やかに開始するための回路手段が含まれていない。従って、本発明者等は不揮発性記憶装置の実用化に際して、クロック信号による後段チャージポンプ回路の活性化・非活性化の判定の後に、前段チャージポンプ回路のクロック信号による活性化を開始するようなチャージポンプ回路の設計を行った。しかし、この設計では、単一電源電圧の供給の時点から性化・非活性化の判定までの時間に、前段チャージポンプ回路がクロック信号により活性化されていない。

一方、良く知られているように、ｎ段からなるチャージポンプ回路において、チャージポンプ回路では、前段のチャージポンプ回路の充電された容量は、後段のチャージポンプ回路の未充電の容量を充電する。全ての寄生効果を無視すれば、各容量での電圧が前段の容量よりも電源電圧Ｖｃｃ分で増加した定常状態に、チャージポンプ回路が到達する。従って、十分な数のクロックサイクルの経過の後に、チャージポンプ回路の出力電圧Ｖ_ＯＵＴは、Ｖ_ＯＵＴ＝ｎ・Ｖｃｃとなる。

既に説明したように、前記の設計では、単一電源電圧の供給の時点から活性化・非活性化の判定までの起動時間に、前段チャージポンプ回路がクロック信号により活性化されていない。従って、起動直後の時間にはチャージポンプ回路の前段チャージポンプ回路の各段のそれぞれ容量は、電源電圧Ｖｃｃまで充電されていない。従って、前記設計によれば、単一電源電圧の供給の時点から不揮発性記憶デバイスのプログラム動作と消去動作に使用される高い駆動電圧の生成に必要なレベルまでチャージポンプ回路の出力電圧が上昇するまでの起動時間が長くなると言う問題が明らかとされた。

従って、本発明は、上記のような本発明者らによる背景技術に関する検討結果を基にしてなされたものである。従って、本発明の目的とするところは、デュアル・ボルテージ動作を可能とする不揮発性記憶装置のプログラム動作もしくは消去動作に使用される高い駆動電圧の生成に必要なレベルまでチャージポンプ回路の出力電圧が上昇するまでの起動時間を短縮することにある。また、本発明のその他の目的は、デュアル・ボルテージ動作を可能とする不揮発性記憶装置において、ホスト機器から電源電圧が供給されてからプログラム動作もしくは消去動作が可能となるまでの起動時間を短縮することにある。

本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。

すなわち、本発明のひとつの形態による不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、少なくとも１個の不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）を含んでいる。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は電気的なプログラムと電気的な消去との少なくとも一方が可能なように構成される。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は供給される電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）と高電源電圧（Ｖｃｃ１）よりも低い低電源電圧（Ｖｃｃ２）とのいずれによっても動作するように構成されている。不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、供給された高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれの一方（Ｖｃｃ）の電圧から電気的なプログラムと電気的な消去とのいずれか一方を可能とする昇圧電圧（Ｖｐｐ）を形成するチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）を含む。不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、電源電圧（Ｖｃｃ）の供給開始に応答して所定レベルの電源投入信号（Ｏｕｔ１）を出力する電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）と、電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれかを判別する電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）とを含んでいる。電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）から出力された所定レベルの電源投入信号（Ｏｕｔ１）に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態で起動を開始する。起動の後、電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態から小さな昇圧段数の状態に制御されて昇圧電圧（Ｖｐｐ）を形成する。電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が低電源電圧（Ｖｃｃ２）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態が継続されて昇圧電圧（Ｖｐｐ）を形成するものである。（図２参照）。

本発明の前記ひとつの形態の手段によれば、電源電圧（Ｖｃｃ）の供給開始から起動では、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態で昇圧動作を実行する。その結果、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の起動時間が短縮される。

本発明の他のひとつの形態による不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、少なくとも１個の不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）を含んでいる。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は、格納データの読み出し動作が可能なように構成され、更にデータ格納のためのプログラム動作と格納データの消去動作との少なくとも一方の動作が可能なように構成されている。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は、供給される電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれによっても動作するように構成されている。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は、読み出しコマンドに応答して読み出し動作を実行するように構成され、プログラムコマンドと消去コマンドの少なくとも一方に応答してプログラム動作と消去動作の一方を実行するように構成されている。不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、読み出しコマンドとプログラムとのいずれかに応答して不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）からのまたは不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）へのデータ転送を実行するコントローラユニット（ＭＣＵ）を含む。不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、電源電圧（Ｖｃｃ）の供給開始に応答して所定レベルの電源投入信号（Ｏｕｔ１）を出力する電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）を含む。不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、供給された電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれかを判別する電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）を含む。不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）は、供給された高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれの一方の電圧からプログラム動作と格納データの消去動作との少なくとも一方の動作を可能とする昇圧電圧（Ｖｐｐ）を形成するチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）を含んでいる。電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）から出力された所定レベルの電源投入信号（Ｏｕｔ１）に応答して、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態で起動を開始する。起動の後、電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態から小さな昇圧段数の状態に制御されて昇圧電圧（Ｖｐｐ）を形成する。電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が低電源電圧（Ｖｃｃ２）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態が継続されて昇圧電圧（Ｖｐｐ）を形成するものである。（図２参照）。

本発明の前記他のひとつの形態の手段によれば、電源電圧（Ｖｃｃ）の供給開始から起動では、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は大きな昇圧段数の状態で昇圧動作を実行する。その結果、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の起動時間が短縮される。

更に、本発明の更に他のひとつの形態による不揮発性記憶装置（Ｍｅｍｏ＿Ｃｒｄ）は、ホスト機器（Ｈｏｓｔ）と接続可能なメモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と接続された少なくとも１個の不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）とを含む。不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）は、格納データの読み出し動作が可能なように構成されている。不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）は、データ格納のためのプログラム動作と格納データの消去動作との少なくとも一方の動作が可能なように構成されている。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）とは、ホスト機器（Ｈｏｓｔ）から供給される電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）とこの高電源電圧（Ｖｃｃ１）よりも低い低電源電圧（Ｖｃｃ２）とのいずれによっても動作するように構成されている。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、ホスト機器（Ｈｏｓｔ）からの読み出しコマンドを受信するホストインターフェース（Ｈｏｓｔ＿Ｉｎｔ）を含む。ホストインターフェース（Ｈｏｓｔ＿Ｉｎｔ）は、ホスト機器（Ｈｏｓｔ）からのプログラムコマンドと消去コマンドの少なくとも一方を受信するよう構成されている。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、ホストインターフェース（Ｈｏｓｔ＿Ｉｎｔ）で受信されたホスト機器（Ｈｏｓｔ）からのコマンドに応答してホスト機器（Ｈｏｓｔ）と不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）との間のデータ転送を実行するマイクロコントローラユニット（ＭＣＵ）を含む。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、ホスト機器（Ｈｏｓｔ）からの電源電圧（Ｖｃｃ）の供給開始に応答して所定レベルの電源投入信号（Ｏｕｔ１）を出力する電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）を含む。メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）は、ホスト機器（Ｈｏｓｔ）から供給された電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれかを判別する電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）を含む。不揮発性記憶デバイス（Ｍｅｍｏ＿Ｄｖ１）は、ホスト機器（Ｈｏｓｔ）から供給された高電源電圧（Ｖｃｃ１）と低電源電圧（Ｖｃｃ２）とのいずれの一方の電圧からプログラム動作と格納データの消去動作との少なくとも一方の動作を可能とする昇圧電圧（Ｖｐｐ）を形成するチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）を含む（図１参照）。チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）は、ホスト機器（Ｈｏｓｔ）から供給された電源電圧（Ｖｃｃ）が入力に印加され多段で構成された前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と、この前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）の出力が入力に印加されることが可能で多段で構成された後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とを含む（図３参照）。電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）から出力された所定レベルの電源投入信号（Ｏｕｔ１）に応答して、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とにクロック信号を供給することにより、前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とは伴に昇圧動作を実行して、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）が起動を開始する。

起動の後、電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が高電源電圧（Ｖｃｃ１）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）へのクロック信号の供給が継続される一方、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）へのクロック信号の供給が停止される。電源電圧レベル検出回路（Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ）からの電源電圧（Ｖｃｃ）が低電源電圧（Ｖｃｃ２）との判別に応答してチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）へのクロック信号の供給とが継続される（図２参照）。

本発明の前記更に他のひとつの形態の手段によれば、電源電圧（Ｖｃｃ）の供給開始の起動時では、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段回路（Ｆｎｔ＿ＣＰ）と後段回路（Ｂｃｋ＿ＣＰ）とにクロック信号が供給されることにより、前段のチャージポンプ回路Ｆｎｔ＿ＣＰと後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とは伴に昇圧動作を実行する。その結果、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の起動時間が短縮される。これにより、デュアル・ボルテージ動作を可能とする不揮発性記憶装置のプログラム動作もしくは消去動作に使用される高い駆動電圧の生成に必要なレベルまでチャージポンプ回路の出力電圧が上昇するまでの起動時間を短縮することが可能となる。

本発明の具体的な形態では、ホスト機器（Ｈｏｓｔ）からの電源電圧（Ｖｃｃ）の供給開始から所定期間（Ｔ_{ＳＴＡＲＴ}）に所定レベルの電源投入信号（Ｏｕｔ１）が、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）のマイクロコントローラユニット（ＭＣＵ）へリセット信号（Ｒｅｓｅｔ）として供給される。

本発明の前記具体的な形態の手段によれば、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）のパワーオンリセットでの初期化が可能となる。

本発明の他の具体的な形態では、電源投入検出回路（Ｖｃｃ＿Ｏｎ＿Ｄｅｔ）は、ホスト機器（Ｈｏｓｔ）からの電源電圧（Ｖｃｃ）の上昇時の検出には第１の参照レベル（Ｖｃｏｍｐ１）を用い、ホスト機器（Ｈｏｓｔ）からの電源電圧（Ｖｃｃ）の低下時の検出には第１の参照レベル（Ｖｃｏｍｐ１）よりも低い第２の参照レベル（Ｖｃｏｍｐ２）を用いる（図２参照）。

本発明の前記他の具体的な形態の手段によれば、電源電圧の若干の変動によるチャージポンプ回路の前段回路と後段回路の両者による昇圧動作と前段回路のみによる昇圧動作との間の頻繁な切り替わりを回避でき、チャージポンプ回路の動作を安定化することが可能となる。

本発明のさらに他の具体的な形態では、高電源電圧（Ｖｃｃ１）との判別結果に応答して、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）へのクロック信号（φ１、／φ１）の供給が継続される一方、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）への前記クロック信号（φ１、／φ１）の供給が停止され、前記クロック信号（φ１、／φ１）と位相の異なる他のクロック信号（φ２、／φ２）のチャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）への供給が開始される。また、後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）の入力には前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）の出力の供給が停止されてホスト機器（Ｈｏｓｔ）から供給された電源電圧（Ｖｃｃ）が入力され、前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とは電源電圧（Ｖｃｃ）を並列に昇圧する（図６参照）。

本発明のさらに他の具体的な形態の手段によれば、チャージポンプ回路（Ｃｈ＿Ｐｍ＿Ｃｉｒ１）の前段のチャージポンプ回路（Ｆｎｔ＿ＣＰ）と後段のチャージポンプ回路（Ｂｃｋ＿ＣＰ）とは電源電圧（Ｖｃｃ）を互いに位相の異なる二つのクロック信号（φ１、／φ１、φ２、／φ２）により並列に昇圧するので、昇圧出力電圧（Ｖ_ＯＵＴ）は変動が少なく、より安定化されるものとなる。

本発明の最も具体的な形態では、メモリコントローラ（Ｍｅｍｏ＿Ｃｎｔ）と不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）とはシングルチップに構成されている。

本発明の他の最も具体的な形態では、不揮発性記憶アレー（Ｍｅｍｏ＿Ａｒｙ１）はフラッシュメモリである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。

すなわち、本発明によれば、デュアル・ボルテージ動作を可能とする不揮発性記憶装置のプログラム動作もしくは消去動作に使用される高い駆動電圧の生成に必要なレベルまでチャージポンプ回路の出力電圧が上昇するまでの起動時間を短縮することができる。

≪デュアル・ボルテージ動作を可能とする不揮発性記憶装置の構成≫
図１は、本発明のひとつの実施形態によるデュアル・ボルテージ動作を可能とする不揮発性記憶装置の構成を示す図である。同図において、リムーバブル型のフラッシュメモリ・カードに構成された不揮発性記憶装置Ｍｅｍｏ＿Ｃｒｄは、パーソナルコンピュータのようなホスト機器Ｈｏｓｔと接続可能なメモリコントローラＭｅｍｏ＿Ｃｎｔと、メモリコントローラＭｅｍｏ＿Ｃｎｔと接続された４個の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４とを含む。４個の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４のそれぞれは、格納データの読み出し動作が可能なように構成され、データ格納のためのプログラム動作と格納データの消去動作とが可能なように構成されている。４個の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４の代表としての不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１は、不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ１と周辺回路Ｐｅｒ＿Ｃｉｒ１とを含む。不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ１は、良く知られているように複数の不揮発性メモリセルが行方向と列方向とに配列されたものである。不揮発性メモリセルは例えばフラッシュメモリセルであり、フラッシュメモリセルは行方向に配置されたワード線に接続された制御ゲートと、列方向に配置されたビット線に接続されたドレインと、列方向に配置された接地線に接続されたソースとを有するＭＯＳトランジスタにより構成される。ＭＯＳトランジスタの制御ゲートの直下には、周囲から電気的に絶縁された不揮発性記憶ノードとしてのフローティングゲートが形成されている。フローティングゲートへの電子の注入によってフラッシュメモリセルとしてのＭＯＳトランジスタへのプログラムが行われ、フローティングゲートの蓄積電子の中和によって消去が行われる。不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１の周辺回路Ｐｅｒ＿Ｃｉｒ１は、メモリコントローラＭｅｍｏ＿Ｃｎｔからの読み出しコマンド、プログラムコマンド、消去コマンドに応答して、不揮発性記憶アレーＭｅｍｏ＿Ａｒｙ１を行方向と列方向とにアクセスする。また、周辺回路Ｐｅｒ＿Ｃｉｒ１はチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１を含み、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１はホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃの昇圧により昇圧電圧Ｖｐｐを生成する。チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１から生成された昇圧電圧Ｖｐｐは、プログラム用高電圧と消去用高電圧として読み出し／プログラム／消去回路Ｒ／Ｐｒ／Ｅｒ＿Ｃｉｒ１へ供給される。他の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ２、Ｍｅｍｏ＿Ｄｖ３、Ｍｅｍｏ＿Ｄｖ４も、不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１と同様に構成されている。具体的には、４個の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４のそれぞれは、１Ｇｂｉｔのフラッシュメモリで、不揮発性記憶装置Ｍｅｍｏ＿Ｃｒｄ全体として５１２ＭＢの記憶容量となっている。メモリコントローラＭｅｍｏ＿Ｃｎｔと不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４とは、ホスト機器Ｈｏｓｔから供給される電源電圧Ｖｃｃが３．３ボルトの高電源電圧Ｖｃｃ１と１．８ボルトの低電源電圧Ｖｃｃ２とのいずれによっても動作するように構成されている。メモリコントローラＭｅｍｏ＿Ｃｎｔは、ホスト機器Ｈｏｓｔからの読み出しコマンドを受信するホストインターフェースＨｏｓｔ＿Ｉｎｔを含む。ホストインターフェースＨｏｓｔ＿Ｉｎｔは、ホスト機器Ｈｏｓｔからのプログラムコマンドと消去コマンドをも受信するよう構成されている。メモリコントローラＭｅｍｏ＿Ｃｎｔは、ホストインターフェースＨｏｓｔ＿Ｉｎｔで受信されたホスト機器Ｈｏｓｔからのコマンドに応答してホスト機器Ｈｏｓｔと不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４との間のデータ転送を実行するマイクロコントローラユニットＭＣＵを含む。ホストインターフェースＨｏｓｔ＿Ｉｎｔで受信されたホスト機器Ｈｏｓｔからのコマンドが読み出しコマンドであれば、マイクロコントローラユニットＭＣＵは不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４から読み出されたデータをホストインターフェースＨｏｓｔ＿ＩｎｔとバスＢｕｓとを介してホスト機器Ｈｏｓｔへ転送する。ホストインターフェースＨｏｓｔ＿Ｉｎｔで受信されたホスト機器Ｈｏｓｔからのコマンドがプログラムコマンドであれば、マイクロコントローラユニットＭＣＵはホスト機器ＨｏｓｔからバスＢｕｓとホストインターフェースＨｏｓｔ＿Ｉｎｔとを介して転送された書き込みデータを不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４へ転送する。従って、書き込みデータは、不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４の少なくとも1つのデバイスに格納される。また、メモリコントローラＭｅｍｏ＿Ｃｎｔは、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始に応答して所定期間Ｔ_{ＳＴＡＲＴ}に所定レベルの電源投入信号Ｏｕｔ１を出力する電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔを含む。更にメモリコントローラＭｅｍｏ＿Ｃｎｔは、ホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃが高電源電圧Ｖｃｃ１と低電源電圧Ｖｃｃ２とのいずれかを判別する電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔを含む。

≪デュアル・ボルテージ動作を可能とする不揮発性記憶装置の動作≫
図２は、メモリコントローラＭｅｍｏ＿Ｃｎｔによるホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃの監視機能を説明する波形図である。図２の１番目には、ホスト機器Ｈｏｓｔからの単一電源電圧Ｖｃｃの供給開始により３．３ボルトの高電源電圧Ｖｃｃ１と１．８ボルトの低電源電圧Ｖｃｃ２とが時間と伴に上昇する様子が示されている。図２の２番目には、電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔによって電源電圧Ｖｃｃの供給開始が監視される様子が示されている。この電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔは所謂パワーオンリセット回路の機能を持ち、パワーオンの状態を検出する。抵抗と容量とによる時定数で決定される所定期間Ｔ_{ＳＴＡＲＴ}の間に例えばハイレベルの電源投入信号（パワーオンリセット信号）Ｏｕｔ１を出力する。この電源投入信号Ｏｕｔ１は、メモリコントローラＭｅｍｏ＿ＣｎｔのマイクロコントローラユニットＭＣＵへのリセット信号ＲｅｓｅｔとしてＭＣＵに供給される。その結果、マイクロコントローラユニットＭＣＵはリセットされて、所定のアドレスからＭＣＵ内部のＲＯＭ等のプログラムメモリからブートプログラムとオペレーションシステムプログラムとアプリケーションプログラム等を読み出すことが可能となる。更に、この電源投入信号Ｏｕｔ１は、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔに供給されて、所定期間Ｔ_{ＳＴＡＲＴ}の間に電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによる電源電圧レベル検出の機能を停止している。図２の３番目には、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによる電源電圧レベル検出の様子が示されている。所定期間Ｔ_{ＳＴＡＲＴ}の間に電源電圧レベル検出の機能が停止された後に、単一電源電圧Ｖｃｃが高電源電圧Ｖｃｃ１と低電源電圧Ｖｃｃ２とのいずれかを判別する電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔは、第１の参照レベルＶｃｏｍｐ１と第２の参照レベルＶｃｏｍｐ２とを使用して弁別を実行する。すなわち、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔは、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの上昇時の検出には２．３ボルトの第１の参照レベルＶｃｏｍｐ１を用い、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの低下時の検出には第１の参照レベルＶｃｏｍｐ１よりも低い２．１ボルトの第２の参照レベルを用いる。従って、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔはヒステリシス・コンパレータとして動作することによって、電源電圧Ｖｃｃの若干の変動により、弁別結果が頻繁に変動することを回避している。従って、単一電源電圧Ｖｃｃが高電源電圧Ｖｃｃ１の場合には、所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}に電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２はハイレベルとなる。しかし、単一電源電圧Ｖｃｃが低電源電圧Ｖｃｃ２の場合には、所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}に電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２はローレベルとなる。また更に、電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔからの電源投入信号Ｏｕｔ１は、不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４のそれぞれの周辺回路Ｐｅｒ＿Ｃｉｒ１のチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１に供給されている。チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１はホストから供給された単一電源電圧Ｖｃｃ（高電源電圧Ｖｃｃ１または低電源電圧Ｖｃｃ２）を昇圧して、昇圧電圧Ｖｐｐを生成する。チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１からの昇圧電圧Ｖｐｐは、周辺回路Ｐｅｒ＿Ｃｉｒ１の読み出し／プログラム／消去回路Ｒ／Ｐｒ／Ｅｒ＿Ｃｉｒ１で、単一電源電圧Ｖｃｃよりも高いプログラム電圧と消去電圧として使用される。電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔからチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１に供給された電源投入信号Ｏｕｔ１は、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の昇圧動作を実行する昇圧段数を制御する。図２の４番目には、電源投入信号Ｏｕｔ１によってチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の昇圧段数が制御される様子が示されている。所定期間Ｔ_{ＳＴＡＲＴ}の間には、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路と後段回路とが昇圧動作を実行しているので、昇圧段数ＯＰ＿Ｎ＿Ｃｈ＿Ｐｍ＿Ｃｉｒ１が大きい状態となっている。その結果、ホスト機器Ｈｏｓｔよりの電源電圧Ｖｃｃの供給開始からのチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の起動時間が短縮されることが可能となる。所定期間Ｔ_{ＳＴＡＲＴ}の後の定常期間Ｔ_{ＳＴＥＡＤＹ}には、単一電源電圧Ｖｃｃが低電源電圧Ｖｃｃ２である場合には、ローレベルの電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２によって昇圧段数ＯＰ＿Ｎ＿Ｃｈ＿Ｐｍ＿Ｃｉｒ１が大きい状態に維持される。しかし、所定期間Ｔ_{ＳＴＡＲＴ}の後の定常期間Ｔ_{ＳＴＥＡＤＹ}には、単一電源電圧Ｖｃｃが高電源電圧Ｖｃｃ１である場合には、ハイレベルの電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２によってチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の後段回路は非活性化されて昇圧段数ＯＰ＿Ｎ＿Ｃｈ＿Ｐｍ＿Ｃｉｒ１が小さい状態に変化する。このようにして、図２の５番目に示すように、ホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃが高電源電圧Ｖｃｃ１と低電源電圧Ｖｃｃ２とのいずれであったとしても、プログラム動作と消去動作とを可能とする昇圧電圧Ｖｐｐの立ち上がりは略同様な速度となるものである。

≪チャージポンプ回路の構成および動作≫
図３は、メモリコントローラＭｅｍｏ＿Ｃｎｔの電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔからの電源投入信号Ｏｕｔ１と電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２とによって制御されるチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の構成を示す図である。チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１は、リングオシレータＲ＿Ｏｓｃと、チャージポンプ制御回路Ｃｈ＿Ｐｍ＿Ｃｎｔｒｌｒと、前段のチャージポンプ回路Ｆｎｔ＿ＣＰと、後段のチャージポンプ回路Ｂｃｋ＿ＣＰとを含んでいる。リングオシレータＲ＿Ｏｓｃは、ホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃにより動作してクロック信号φ１、／φ１、φ２、／φ２を生成するように３段のインバータによる正帰還閉ループで構成されている。３段のインバータのそれぞれは相補入力、相補出力のインバータとなっている。生成されるクロック信号φ１、／φ１、φ２、／φ２の相補出力の振幅値は、供給された電源電圧Ｖｃｃとなる。チャージポンプ制御回路Ｃｈ＿Ｐｍ＿Ｃｎｔｒｌｒは、リングオシレータＲ＿Ｏｓｃとチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１との間の複数のスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６のオン・オフを制御する。図３は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}での動作を説明している。この所定期間Ｔ_{ＳＴＡＲＴ}では、メモリコントローラＭｅｍｏ＿Ｃｎｔの電源投入検出回路Ｖｃｃ＿Ｏｎ＿Ｄｅｔからの電源投入信号Ｏｕｔ１はハイレベルとなっている。このハイレベルの電源投入信号Ｏｕｔ１に応答して、チャージポンプ制御回路Ｃｈ＿Ｐｍ＿ＣｎｔｒｌｒはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を、オン状態、オン状態、オフ状態、オフ状態、オン状態、オフ状態にそれぞれ制御する。オン状態のスイッチＳＷ１を介して、リングオシレータＲ＿Ｏｓｃから生成されたクロック信号φ１、／φ１が、駆動相補クロック信号φａ、／φａとして前段のチャージポンプ回路Ｆｎｔ＿ＣＰに供給される。同様に、オン状態のスイッチＳＷ２を介して、リングオシレータＲ＿Ｏｓｃから生成されたクロック信号φ１、／φ１が、駆動相補クロック信号φｂ、／φｂとして後段のチャージポンプ回路Ｂｃｋ＿ＣＰに供給される。この時には、前段のチャージポンプ回路Ｆｎｔ＿ＣＰの最終段の４段目のチャージポンプ回路Ｑ４、Ｃ４の昇圧電圧Ｖ４は、後段のチャージポンプ回路Ｂｃｋ＿ＣＰの初段の１段目のチャージポンプ回路のスイッチ素子Ｑ５のドレインに印加されている。また、オン状態のスイッチＳＷ５を介してリングオシレータＲ＿Ｏｓｃから生成されたクロック信号／φ１が後段のチャージポンプ回路Ｂｃｋ＿ＣＰの最終段の５段目のチャージポンプ回路のスイッチ素子Ｑ１０のゲートに印加されている。以上説明したように、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}では、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路Ｆｎｔ＿ＣＰと後段回路Ｂｃｋ＿ＣＰとにはクロック信号φ１、／φ１が供給されることにより、前段のチャージポンプ回路Ｆｎｔ＿ＣＰと後段のチャージポンプ回路Ｂｃｋ＿ＣＰとは伴に昇圧動作を実行する。その結果、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の起動時間が短縮されることができる。

図７は、図３のチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路Ｆｎｔ＿ＣＰと後段回路Ｂｃｋ＿ＣＰとの各段のチャージポンプ回路が全て直列接続されて、９段直列のチャージポンプ回路となることを示した図である。図８は、図７に示した９段直列のチャージポンプ回路の各段の昇圧電圧Ｖ１…Ｖ８、Ｖ_ＯＵＴを示した波形図で、最終昇圧電圧Ｖ_ＯＵＴが電源電圧Ｖｃｃの９倍となることを示している。

図４は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって低電源電圧Ｖｃｃ２と判別された際の動作を説明している。この所定期間Ｔ_{ＳＴＡＲＴ}では、メモリコントローラＭｅｍｏ＿Ｃｎｔの電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２はローレベルとなっている。このローレベルの出力Ｏｕｔ２に応答して、チャージポンプ制御回路Ｃｈ＿Ｐｍ＿ＣｎｔｒｌｒはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を、オン状態、オン状態、オフ状態、オフ状態、オン状態、オフ状態にそれぞれ制御する。従って、図４の昇圧回路の動作は、図３と同様になり、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路Ｆｎｔ＿ＣＰと後段回路Ｂｃｋ＿ＣＰとの各段のチャージポンプ回路が全て直列接続されて、供給されたクロック信号φ１、／φ１により全てのチャージポンプ回路が活性化される。

図５は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって高電源電圧Ｖｃｃ１と判別された際の動作を説明している。この所定期間Ｔ_{ＳＴＡＲＴ}では、メモリコントローラＭｅｍｏ＿Ｃｎｔの電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２はハイレベルとなっている。このハイレベルの出力Ｏｕｔ２に応答して、チャージポンプ制御回路Ｃｈ＿Ｐｍ＿ＣｎｔｒｌｒはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を、オン状態、オフ状態、オフ状態、オン状態、オフ状態、オフ状態にそれぞれ制御する。従って、起動動作での図３の９段直列のチャージポンプ回路による昇圧動作の後、スイッチＳＷ２、ＳＷ３、ＳＷ５がオフ状態となることによって、後段のチャージポンプ回路Ｂｃｋ＿ＣＰへのクロック信号φ１、／φ１の供給が停止される。しかし、スイッチＳＷ１がオン状態なので、前段のチャージポンプ回路Ｆｎｔ＿ＣＰへのクロック信号φ１、／φ１の供給が継続される。また、スイッチＳＷ４がオン状態なので、前段のチャージポンプ回路Ｆｎｔ＿ＣＰの出力に接続された最終段のチャージポンプ回路のスイッチ素子Ｑ９のゲートがクロック信号／φ１により駆動される。従って、前段のチャージポンプ回路Ｆｎｔ＿ＣＰと最終段のチャージポンプ回路のスイッチ素子Ｑ９とで合計５段直列のチャージポンプ回路の動作となり、最終昇圧電圧Ｖ_ＯＵＴが電源電圧Ｖｃｃの５倍となるものである。

図６も、図５と同様に、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって高電源電圧Ｖｃｃ１と判別された際の動作を説明している。従って、図５と同様にこの所定期間Ｔ_{ＳＴＡＲＴ}では、メモリコントローラＭｅｍｏ＿Ｃｎｔの電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔの出力Ｏｕｔ２はハイレベルとなっている。しかし、ハイレベルの出力Ｏｕｔ２に応答して、チャージポンプ制御回路Ｃｈ＿Ｐｍ＿ＣｎｔｒｌｒはスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６を、オン状態、オフ状態、オン状態、オン状態、オフ状態、オン状態にそれぞれ制御する。スイッチＳＷ１がオン状態なので、前段のチャージポンプ回路Ｆｎｔ＿ＣＰへのクロック信号φ１、／φ１の供給が継続される。また、スイッチＳＷ４がオン状態なので、前段のチャージポンプ回路Ｆｎｔ＿ＣＰの出力に接続された最終段のチャージポンプ回路のスイッチ素子Ｑ９のゲートがクロック信号／φ１により駆動される。また、スイッチＳＷ３がオン状態となるので、後段のチャージポンプ回路Ｂｃｋ＿ＣＰへクロック信号φ１、／φ１と位相の異なる他のクロック信号φ２、／φ２の供給が開始される。この時、後段のチャージポンプ回路Ｂｃｋ＿ＣＰの１段目のチャージポンプ回路Ｑ５、Ｃ５の入力には前段のチャージポンプ回路Ｆｎｔ＿ＣＰの４段目Ｑ４、Ｃ４の出力が供給されるのではなく、ホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃが入力される。すなわち、図６で前段のチャージポンプ回路Ｆｎｔ＿ＣＰの４段目Ｑ４、Ｃ４の出力と後段のチャージポンプ回路Ｂｃｋ＿ＣＰの１段目のチャージポンプ回路Ｑ５、Ｃ５の入力との間の×の記号は、この間のスイッチが電気的にオープン状態となることを示している。また、図６で後段のチャージポンプ回路Ｂｃｋ＿ＣＰの１段目のチャージポンプ回路のスイッチ素子Ｑ５のドレインのＶｃｃの記号は、スイッチ素子Ｑ５のドレインにホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃが入力されることを示している。またスイッチＳＷ６がオン状態なので、後段のチャージポンプ回路Ｂｃｋ＿ＣＰの最終段のチャージポンプ回路のスイッチ素子Ｑ１０のゲートがクロック信号／φ２により駆動される。従って、図６の実施形態では、チャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段のチャージポンプ回路Ｆｎｔ＿ＣＰと後段のチャージポンプ回路Ｂｃｋ＿ＣＰとは、高電源電圧Ｖｃｃ１を互いに位相の異なる二つのクロック信号φ１、／φ１、φ２、／φ２により並列に昇圧するので、昇圧出力電圧Ｖ_ＯＵＴ＝５Ｖｃｃは変動が少なく、より安定化されるものとなる。また図６の構成は、図５の構成と比較して負荷容量に対する電流の供給能力に優れていることから、格納データの消去動作のうち所謂ブロック消去動作において、複数のワード線に対して昇圧電圧Ｖｐｐを供給する様な構成、若しくは複数の不揮発性メモリセルが共通に接続される基板電極に対して昇圧電圧Ｖｐｐを供給する様な構成となる場合に、好適である。このブロック消去動作は、複数のワード線に接続されている不揮発性メモリセルに格納されているデータを一括して消去する動作であり、複数のワード線と消去単位となる基板電極との一方又は両方に昇圧電圧Ｖｐｐが印加される。この様な構成ではチャージポンプ回路での昇圧電圧Ｖｐｐを充電される負荷容量が大きいために、ワード線や基板電極の電位を上昇させるために必要とされる電荷量が大きくなる。従って、電流供給能力が大きい図６の構成の方が、負荷容量をより早く充電することが可能になることから、ブロック消去動作に必要とされる時間を短縮することが出来る。すなわち定常期間Ｔ_{ＳＴＥＡＤＹ}において図５の構成と図６の構成とのいずれの構成で動作させるかは、ホスト機器Ｈｏｓｔからのコマンドに応じて切り換えればよい。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図１においてメモリコントローラＭｅｍｏ＿Ｃｎｔと不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４とはシングルチップに構成されることも可能である。その結果、このチップは、不揮発性メモリ内蔵マイクロコントローラとなる。また、図１の不揮発性記憶デバイスＭｅｍｏ＿Ｄｖ１…Ｍｅｍｏ＿Ｄｖ４はフラッシュメモリに限定されるものではなく、相変化メモリなどの電源遮断の後に、メモリセルに情報を記憶する不揮発性記憶メモリデバイス一般に適用可能である。

図１は、本発明のひとつの実施形態によるデュアル・ボルテージ動作を可能とする不揮発性記憶装置の構成を示す図である。 図２は、図１の不揮発性記憶装置のメモリコントローラＭｅｍｏ＿Ｃｎｔによるホスト機器Ｈｏｓｔから供給された電源電圧Ｖｃｃの監視機能を説明する波形図である。 図３は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}での図１の不揮発性記憶装置内部のチャージポンプ回路ＣＨ＿Ｐｍ＿Ｃｉｒ１の起動での動作を説明する図である。 図４は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって低電源電圧Ｖｃｃ２と判別された際の図１の不揮発性記憶装置内部のチャージポンプ回路ＣＨ＿Ｐｍ＿Ｃｉｒ１の動作を説明する図である。 図５は、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって高電源電圧Ｖｃｃ１と判別された際の図１の不揮発性記憶装置内部のチャージポンプ回路ＣＨ＿Ｐｍ＿Ｃｉｒ１の動作を説明する図である。 図６も、図５と同様に、ホスト機器Ｈｏｓｔからの電源電圧Ｖｃｃの供給開始から所定期間Ｔ_{ＳＴＡＲＴ}の経過後の定常期間Ｔ_{ＳＴＥＡＤＹ}での電源電圧Ｖｃｃが、電源電圧レベル検出回路Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔによって高電源電圧Ｖｃｃ１と判別された際の図１の不揮発性記憶装置内部のチャージポンプ回路ＣＨ＿Ｐｍ＿Ｃｉｒ１の動作を説明する図である。 図７は、図３のチャージポンプ回路Ｃｈ＿Ｐｍ＿Ｃｉｒ１の前段回路Ｆｎｔ＿ＣＰと後段回路Ｂｃｋ＿ＣＰとの各段のチャージポンプ回路が全て直列接続されて、９段直列のチャージポンプ回路となることを示す図である。 図８は、図７に示した９段直列のチャージポンプ回路の各段の昇圧電圧Ｖ１…Ｖ８、Ｖ_ＯＵＴを示した波形図で、最終昇圧電圧Ｖ_ＯＵＴが電源電圧Ｖｃｃの９倍となることを示す図である。

符号の説明

Ｍｅｍｏ＿Ｃｒｄ 不揮発性記憶装置
Ｈｏｓｔ ホスト機器
Ｍｅｍｏ＿Ｃｎｔ メモリコントローラ
Ｍｅｍｏ＿Ｄｖ１ 不揮発性記憶デバイス
Ｖｃｃ 電源電圧
Ｖｃｃ１ 高電源電圧
Ｖｃｃ２ 低電源電圧
Ｈｏｓｔ＿Ｉｎｔ ホストインターフェース
ＭＣＵ マイクロコントローラユニット
Ｖｃｃ＿Ｏｎ＿Ｄｅｔ 電源投入検出回路
Ｏｕｔ１ 電源投入信号
Ｖｃｃ＿Ｌｅｖ＿Ｄｅｔ 電源電圧レベル検出回路
Ｃｈ＿Ｐｍ＿Ｃｉｒ１ チャージポンプ回路
Ｆｎｔ＿ＣＰ 前段のチャージポンプ回路
Ｂｃｋ＿ＣＰ 後段のチャージポンプ回路

Claims (20)

1. 少なくとも１個の不揮発性記憶アレーを含み、前記不揮発性記憶アレーは電気的なプログラムと電気的な消去との少なくとも一方が可能なように構成され、前記不揮発性記憶アレーは供給される電源電圧が高電源電圧と前記高電源電圧よりも低い低電源電圧とのいずれによっても動作するように構成されてなる不揮発性記憶装置であって、
   前記供給された前記高電源電圧と前記低電源電圧とのいずれの一方の電圧から前記電気的なプログラムと前記電気的な消去とのいずれか一方を可能とする昇圧電圧を形成するチャージポンプ回路と、
   前記電源電圧の供給開始に応答して所定レベルの電源投入信号を出力する電源投入検出回路と、
   前記電源電圧が前記高電源電圧と前記低電源電圧とのいずれかを判別する電源電圧レベル検出回路とを含み、
   前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号に応答して前記チャージポンプ回路は大きな昇圧段数の状態で起動を開始し、
   前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して前記チャージポンプ回路は前記大きな昇圧段数の状態から前記大きな昇圧段数よりも小さな昇圧段数の状態に制御されて前記昇圧電圧を形成するものであり、前記電源電圧レベル検出回路からの前記電源電圧が前記低電源電圧との判別に応答して前記チャージポンプ回路は前記大きな昇圧段数の前記状態が継続されて前記昇圧電圧を形成するものである不揮発性記憶装置。
2. 前記不揮発性記憶アレーは、読み出しコマンドに応答して読み出し動作を実行するように構成され、
   前記不揮発性記憶アレーは、プログラムコマンドと消去コマンドの少なくとも一方に応答して前記電気的なプログラムと前記電気的な消去の一方の動作を実行するように構成され、
   前記読み出しコマンドと前記プログラムコマンドとのいずれかに応答して前記不揮発性記憶アレーからのまたは前記不揮発性記憶アレーへのデータ転送を実行する制御ユニットを更に含み、
   前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号が前記制御ユニットへリセット信号として供給される請求項１に記載の不揮発性記憶装置。
3. 前記電源投入検出回路は、前記電源電圧の上昇時の検出には第１の参照レベルを用い、前記電源電圧の低下時の検出には前記第１の参照レベルよりも低い第２の参照レベルを用いる請求項２に記載の不揮発性記憶装置。
4. 前記チャージポンプ回路は、前記電源電圧が入力に印加され多段で構成された前段のチャージポンプ回路と、前記前段のチャージポンプ回路の出力が入力に印加されることが可能で多段で構成された後段のチャージポンプ回路とを含を含み、
   前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とにクロック信号を供給することにより、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは伴に昇圧動作を実行して、前記チャージポンプ回路が前記起動を開始し、
   前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との前記判別に応答して応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路への前記クロック信号の供給が継続される一方、前記チャージポンプ回路の前記後段のチャージポンプへの前記クロック信号の供給が停止され、
   前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記低電源電圧との前記判別に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路への前記クロック信号の供給が継続される請求項３に記載の不揮発性記憶装置。
5. 前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して、前記クロック信号の供給が停止された前記チャージポンプ回路の前記後段のチャージポンプ回路へ前記クロック信号と位相の異なる他のクロック信号の供給が開始され、
   前記後段のチャージポンプ回路の入力には前記前段のチャージポンプ回路の出力の供給が停止されて前記電源電圧が入力され、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは前記電源電圧を並列に昇圧する請求項４に記載の不揮発性記憶装置。
6. 前記制御ユニットと前記不揮発性記憶アレーとはシングルチップに構成されている請求項１から請求項５のいずれかに記載の不揮発性記憶装置。
7. 前記不揮発性記憶アレーはフラッシュメモリセルのアレーである請求項１から請求項５のいずれかに記載の不揮発性記憶装置。
8. 少なくとも１個の不揮発性記憶アレーを含み、前記不揮発性記憶アレーは、格納データの読み出し動作が可能なように構成され、前記不揮発性記憶アレーは、データ格納のためのプログラム動作と格納データの消去動作との少なくとも一方の動作が可能なように構成されてなる不揮発性記憶装置であって、
   前記不揮発性記憶アレーは、供給される電源電圧が高電源電圧と前記高電源電圧よりも低い低電源電圧とのいずれによっても動作するように構成され、
   前記不揮発性記憶アレーは、読み出しコマンドに応答して読み出し動作を実行するように構成され、
   前記不揮発性記憶アレーは、プログラムコマンドと消去コマンドの少なくとも一方に応答してプログラム動作と消去動作の一方を実行するように構成され、
   前記読み出しコマンドと前記プログラムコマンドとのいずれかに応答して前記不揮発性記憶アレーからのまたは前記不揮発性記憶アレーへのデータ転送を実行するコントローラユニットと、
   前記電源電圧の供給開始に応答して所定レベルの電源投入信号を出力する電源投入検出回路と、
   前記電源電圧が前記高電源電圧と前記低い低電源電圧とのいずれかを判別する電源電圧レベル検出回路と、
   前記不揮発性記憶アレーは、前記供給された前記高電源電圧と前記低電源電圧とのいずれの一方の電圧から前記プログラム動作と格納データの前記消去動作との少なくとも一方の動作を可能とする昇圧電圧を形成するチャージポンプ回路とを含み、
   前記電源投入検出回路からの前記所定レベルの前記電源投入信号に応答して、前記チャージポンプ回路は大きな昇圧段数の状態で起動を開始し、
   前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して前記チャージポンプ回路は前記大きな昇圧段数の状態から前記大きな昇圧段数よりも小さな昇圧段数の状態に制御されて前記昇圧電圧を形成するものであり、前記電源電圧レベル検出回路からの前記電源電圧が前記低電源電圧との判別に応答して前記チャージポンプ回路は前記大きな昇圧段数の前記状態が継続されて前記昇圧電圧を形成するものである不揮発性記憶装置。
9. 前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号が前記コントローラユニットへリセット信号として供給される請求項８に記載の不揮発性記憶装置。
10. 前記電源投入検出回路は、前記ホスト機器からの前記電源電圧の上昇時の検出には第１の参照レベルを用い、前記電源電圧の低下時の検出には前記第１の参照レベルよりも低い第２の参照レベルを用いる請求項９に記載の不揮発性記憶装置。
11. 前記チャージポンプ回路は、前記電源電圧が入力に印加され多段で構成された前段のチャージポンプ回路と、前記前段のチャージポンプ回路の出力が入力に印加されることが可能で多段で構成された後段のチャージポンプ回路とを含を含み、
    前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とにクロック信号を供給することにより、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは伴に昇圧動作を実行して、前記チャージポンプ回路が前記起動を開始し、
    前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路への前記クロック信号の供給が継続される一方、前記チャージポンプ回路の前記後段のチャージポンプへの前記クロック信号の供給が停止され、前記電源電圧レベル検出回路からの前記電源電圧が前記低電源電圧との判別に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路への前記クロック信号の供給が継続される請求項１０に記載の不揮発性記憶装置。
12. 前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して、前記クロック信号の供給が停止された前記チャージポンプ回路の前記後段のチャージポンプ回路へ前記クロック信号と位相の異なる他のクロック信号の供給が開始され、
    前記後段のチャージポンプ回路の入力には前記前段のチャージポンプ回路の出力の供給が停止されて前記電源電圧が入力され、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは前記電源電圧を並列に昇圧する請求項１１に記載の不揮発性記憶装置。
13. 前記コントローラユニットと前記不揮発性記憶アレーとはシングルチップに構成されている請求項８から請求項１２のいずれかに記載の不揮発性記憶装置。
14. 前記不揮発性記憶アレーはフラッシュメモリセルのアレーである請求項８から請求項１２のいずれかに記載の不揮発性記憶装置。
15. ホスト機器と接続可能なメモリコントローラと、前記メモリコントローラと接続された少なくとも１個の不揮発性記憶デバイスとを含み、
    前記不揮発性記憶デバイスは、格納データの読み出し動作が可能なように構成され、
    前記不揮発性記憶デバイスは、データ格納のためのプログラム動作と格納データの消去動作との少なくとも一方の動作が可能なように構成され、
    前記メモリコントローラと前記不揮発性記憶デバイスとは、前記ホスト機器から供給される電源電圧が高電源電圧と前記高電源電圧よりも低い低電源電圧とのいずれによっても動作するように構成され、
    前記メモリコントローラは、前記ホスト機器からの読み出しコマンドを受信するホストインターフェースを含み、
    前記ホストインターフェースは、前記ホスト機器からのプログラムコマンドと消去コマンドの少なくとも一方を受信するよう構成され、
    前記メモリコントローラは、前記ホストインターフェースで受信された前記ホスト機器からのコマンドに応答して前記ホスト機器と前記不揮発性記憶デバイスとの間のデータ転送を実行するマイクロコントローラユニットを含み、
    前記メモリコントローラは、前記ホスト機器からの前記電源電圧の供給開始に応答して所定レベルの電源投入信号を出力する電源投入検出回路を含み、
    前記メモリコントローラは、前記ホスト機器から供給された前記電源電圧が前記高電源電圧と前記低い低電源電圧とのいずれかを判別する電源電圧レベル検出回路を含み、
    前記不揮発性記憶デバイスは、前記ホスト機器から供給された前記高電源電圧と前記低電源電圧とのいずれの一方の電圧から前記プログラム動作と格納データの前記消去動作との少なくとも一方の動作を可能とする昇圧電圧を形成するチャージポンプ回路を含み、
    前記チャージポンプ回路は、前記ホスト機器から供給された前記電源電圧が入力に印加され多段で構成された前段のチャージポンプ回路と、前記前段のチャージポンプ回路の出力が入力に印加されることが可能で多段で構成された後段のチャージポンプ回路とを含み、
    前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とにクロック信号を供給することにより、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは伴に昇圧動作を実行して、前記チャージポンプ回路が起動を開始し、
    前記起動の後、前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路への前記クロック信号の供給が継続される一方、前記チャージポンプ回路の前記後段のチャージポンプへの前記クロック信号の供給が停止され、前記電源電圧レベル検出回路からの前記電源電圧が前記低電源電圧との判別に応答して、前記チャージポンプ回路の前記前段のチャージポンプ回路と前記後段のチャージポンプ回路への前記クロック信号の供給が継続される不揮発性記憶装置。
16. 前記電源投入検出回路から出力された前記所定レベルの前記電源投入信号が、前記メモリコントローラの前記マイクロコントローラユニットへリセット信号として供給される請求項１５に記載の不揮発性記憶装置。
17. 前記電源投入検出回路は、前記ホスト機器からの前記電源電圧の上昇時の検出には第１の参照レベルを用い、前記ホスト機器からの前記電源電圧の低下時の検出には前記第１の参照レベルよりも低い第２の参照レベルを用いる請求項１６に記載の不揮発性記憶装置。
18. 前記電源電圧レベル検出回路からの前記電源電圧が前記高電源電圧との判別に応答して、前記クロック信号の供給が停止された前記チャージポンプ回路の前記後段のチャージポンプ回路へ前記クロック信号と位相の異なる他のクロック信号の供給が開始され、
    前記後段のチャージポンプ回路の入力には前記前段のチャージポンプ回路の出力の供給が停止されて前記ホスト機器から供給された前記電源電圧が入力され、前記前段のチャージポンプ回路と前記後段のチャージポンプ回路とは前記電源電圧を並列に昇圧する請求項１７に記載の不揮発性記憶装置。
19. 前記メモリコントローラと前記不揮発性記憶デバイスとはシングルチップに構成されている請求項１５から請求項１８のいずれかに記載の不揮発性記憶装置。
20. 前記不揮発性記憶デバイスはフラッシュメモリである請求項１５から請求項１８のいずれかに記載の不揮発性記憶装置。

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