JP2010119206A - チャージポンプ回路及びこれを備える半導体記憶装置 - Google Patents

Abstract

【課題】並列接続方式と直列接続方式を組み合わせた新たなチャージポンプ回路を提供する。
【解決手段】並列接続された第１及び第２の容量１０１，１０２を有し、第１の容量１０１をポンピングすることによって第２の容量１０２に第１のチャージポンプ電圧Ｖ１を発生させる第１のチャージポンプ部と、第２の容量１０２と直列に接続された第３の容量１０３を有し、第２の容量１０２に蓄積された第１のチャージポンプ電圧Ｖ１を第３の容量１０３を介してさらにポンピングすることによって、第２の容量１０２に第２のチャージポンプ電圧Ｖ２を発生させる第２のチャージポンプ部とを備える。このように、並列接続された後段の容量を直列接続方式によってポンピングしていることから、後段の容量の容量電極間に印加される電圧が緩和される。
【選択図】図１

Description

本発明はチャージポンプ回路及びこれを備える半導体記憶装置に関し、特に、複数の容量を備える多段式のチャージポンプ回路及びこれを備える半導体記憶装置に関する。

半導体装置の中には、外部より供給される電源電位よりも高い昇圧電位や、接地電位よりも低い負電位を必要とするものがある。このような半導体装置においては、昇圧電位や負電位を生成するためのチャージポンプ回路が内部に設けられる（特許文献１，２参照）。

チャージポンプ回路は、容量を用いたポンピングによって昇圧を行う電源回路であり、複数の容量を用いることによって大きな昇圧を行うことが可能となる。複数の容量を用いた多段式のチャージポンプ回路としては、これら容量を並列接続するタイプ（並列接続方式）と直列接続するタイプ（直列接続方式）に大別される。

並列接続方式は、寄生容量による電荷損失が少ないため昇圧効率が高いという利点を有しているが、後段の容量ほど一対の容量電極間に印加される電圧が高くなるため、後段の容量に含まれる容量絶縁膜の耐圧が不足するという問題がある。この問題を解決するためには、後段の容量に含まれる容量絶縁膜の膜厚を大きくすることによって高耐圧化を図る必要があるが、容量絶縁膜の膜厚を大きくすると容量値が減少するため、所望の容量値を得るためには容量電極の面積を増大する必要が生じ、占有面積が増大するという問題があった。

一方、直列接続方式は、いずれの容量も一対の容量電極間に印加される電圧が電源電圧と同レベルであるため、容量絶縁膜の耐圧が不足するという問題は生じない。しかしながら、寄生容量による電荷損失が大きいことから、昇圧効率が低いという問題があった。
特開２０００−３５９８号公報 特開２００３−３３００７号公報

このように、並列接続方式と直列接続方式には一長一短があった。このため、改良されたチャージポンプ回路の開発が望まれている。

本発明の一側面によるチャージポンプ回路は、並列接続された第１及び第２の容量を有し、前記第１の容量をポンピングすることによって前記第２の容量に第１のチャージポンプ電圧を発生させる第１のチャージポンプ部と、前記第２の容量と直列に接続された第３の容量を有し、前記第２の容量に蓄積された前記第１のチャージポンプ電圧を前記第３の容量を介してさらにポンピングすることによって、前記第２の容量に第２のチャージポンプ電圧を発生させる第２のチャージポンプ部とを備えることを特徴とする。

本発明の他の側面によるチャージポンプ回路は、一方の容量電極がプリチャージされ、他方の容量電極がポンピングされる第１の容量と、一方の容量電極が第１のスイッチを介して前記第１の容量の前記一方の容量電極に接続された第２の容量と、一方の容量電極が第２のスイッチを介して前記第２の容量の他方の容量電極に接続され、他方の容量電極がポンピングされる第３の容量とを備えることを特徴とする。

本発明のさらに他の側面によるチャージポンプ回路は、並列接続されたＭ個（Ｍは２以上の整数）の容量を有する並列接続方式によるチャージポンプ部と、直列接続されたＮ個（Ｎは２以上の整数）の容量を有する直列接続方式によるチャージポンプ部とを備え、前記並列接続方式によるチャージポンプ部の最終段を構成する容量は、前記直列接続方式によるチャージポンプ部によって共有されていることを特徴とする。

本発明の一側面による半導体記憶装置は、ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線との電流パスが形成されるメモリセルと、前記ビット線に書き込み電流を供給する書き込み回路と、前記書き込み回路に動作電圧を供給する上記のチャージポンプ回路とを備え、前記メモリセルは、前記ビット線から供給される書き込み電流によって相状態が変化する相変化素子を有していることを特徴とする。

本発明によれば、並列接続された後段の容量を直列接続方式によってポンピングしていることから、後段の容量の容量電極間に印加される電圧が緩和される。このため、並列接続方式による高効率な昇圧動作を実現しつつ、後段の容量に含まれる容量絶縁膜の耐圧を確保することが可能となる。尚、本発明によるチャージポンプ回路は、電源電位よりも高い昇圧電位を生成するための回路に限定されず、接地電位よりも低い負電位を生成する回路にも適用可能である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態によるチャージポンプ回路１００の回路図である。

図１に示すように、本実施形態によるチャージポンプ回路１００は、並列接続された第１及び第２の容量１０１，１０２と、第２の容量１０２に直列接続された第３の容量１０３とを有している。第１及び第２の容量１０１，１０２からなる部分は、並列接続方式によるチャージポンプ部であり、第２及び第３の容量１０２，１０３からなる部分は、直列接続方式によるチャージポンプ部である。つまり、並列接続方式によるチャージポンプ部の最終段を構成する第２の容量１０２が直列接続方式によるチャージポンプ部によって共有された構成を有している。

かかる構成により、第１の容量１０１をポンピングすることによって第２の容量１０２にチャージポンプ電圧Ｖ１を発生させ、さらに、第２の容量１０２に蓄積されたチャージポンプ電圧Ｖ１を第３の容量１０３を介してさらにポンピングすることによって、第２の容量１０２にチャージポンプ電圧Ｖ２を発生させることができる。ここで、チャージポンプ電圧Ｖ１とは、後述する昇圧電位Ｖ１と接地電位ＶＳＳとの差電位を指す（Ｖ１＝Ｖ１−ＶＳＳ）。また、チャージポンプ電圧Ｖ２とは、後述する昇圧電位Ｖ２と接地電位ＶＳＳとの差電位を指す（Ｖ２＝Ｖ２−ＶＳＳ）。

より具体的に説明すると、第１の容量１０１の一方の容量電極１０１ａには、電源電位ＶＤＤを供給するプリチャージするプリチャージ回路１１１が接続され、第１の容量１０１の他方の容量電極１０１ｂにはドライバ１２１が接続されている。これにより、容量電極１０１ａを電源電位ＶＤＤにプリチャージした後、ドライバ１２１の出力を接地電位ＶＳＳから電源電位ＶＤＤに変化させれば、容量電極１０１ａはポンピングによって昇圧電位Ｖ１に昇圧される。昇圧電位Ｖ１のレベルは理想的にはＶＤＤ×２であるが、寄生容量Ｃｐの存在により損失が生じるため、ＶＤＤ×２よりも低くなる。

図１に示すように、第１の容量１０１の一方の容量電極１０１ａと、第２の容量１０２の一方の容量電極１０２ａとの間には、スイッチ１３１が設けられている。このため、第２の容量１０２の他方の容量電極１０２ｂを接地電位ＶＳＳとした状態で、スイッチ１３１をオンさせると、第１の容量１０１にチャージされた電荷が第２の容量１０２に移送される。出力ＯＵＴの出力電圧依存により電荷の移送前の第２の容量１０２のチャージ量が少なければ、電荷の移送後、第２の容量１０２の一対の容量電極１０２ａ，１０２ｂの間にはチャージポンプ電圧Ｖ１よりも低い電圧Ｖ１ａが発生することになる。

第２の容量１０２の他方の容量電極１０２ｂと、第３の容量１０３の一方の容量電極１０３ａとの間には、スイッチ１３２が設けられている。また、第３の容量１０３の他方の容量電極１０３ｂにはドライバ１２２が接続されている。さらに、第２の容量１０２の他方の容量電極１０２ｂには、接地電位ＶＳＳにプリチャージするプリチャージ回路１１２が接続され、第３の容量１０３の一方の容量電極１０３ａには、電源電位ＶＤＤにプリチャージするプリチャージ回路１１３が接続されている。

かかる構成により、スイッチ１３２をオフさせた状態で、容量電極１０２ｂ，１０３ａをそれぞれ接地電位ＶＳＳ、電源電位ＶＤＤにプリチャージした後、スイッチ１３２をオンし、さらにドライバ１２２の出力を接地電位ＶＳＳから電源電位ＶＤＤに変化させれば、容量電極１０３ｂはポンピングによって昇圧電位Ｖ３に昇圧される。昇圧電位Ｖ３のレベルは理想的にはＶＤＤ×２である。これにより、第２の容量１０２は理想的にはＶ３だけポンピングされ、両用電極１０２ａがＶ２に昇圧される。

そして、第２の容量１０２と出力端Ｏｕｔとの間に接続されたスイッチ１３３をオンさせれば、第２の容量１０２から出力ＯＵＴへ電流が流れ、第２の容量１０２の一対の容量電極１０２ａ，１０２ｂの間には昇圧電圧Ｖ２よりも低い電圧Ｖ２ａがかかった状態となる。

ここで、第１及び第３の容量１０１，１０３の両端間の電圧はＶＤＤであり、第２の容量１０２の両端間の電圧はＶ１ａ（ＶＤＤ＜Ｖ１ａ＜２ＶＤＤ）であることから、第２の容量１０２に含まれる容量絶縁膜の耐圧を確保することが可能となる。つまり、これら３つの容量１０１〜１０３を全て並列接続した場合には、最終段の容量の両端間の電圧は、３ＶＤＤ以内となり、最終段の容量に含まれる容量絶縁膜の耐圧が不足してしまう。他方、これら３つの容量１０１〜１０３を全て直列接続した場合には、各容量の両端間の電圧はいずれもＶＤＤ程度に抑えられるが、寄生容量による電荷損失が大きいことから、最終的に得られる昇圧電位が低下してしまう。

これに対し、本実施形態によるチャージポンプ回路１００においては、並列接続方式によるチャージポンプ部と、直列接続方式によるチャージポンプ部とを組み合わせていることから、３段の容量を用いて高い昇圧効率を確保しつつ、最終段となる第２の容量の両端間の電圧を２ＶＤＤ以内に抑えることにより、最終段となる第２の容量１０２の耐圧を確保することが可能となる。

図２は本実施形態によるチャージポンプ回路１００のより詳細な回路図であり、図３はその動作波形図である。

図２に示すように、プリチャージ回路１１１はクロック信号ＣＬＫ１，ＣＬＫ１Ｂによって制御され、プリチャージ回路１１２はクロック信号ＣＬＫ２Ｂによって制御され、プリチャージ回路１１３はクロック信号ＣＬＫ１１によって制御される。また、ドライバ１２１はクロック信号ＣＬＫ１によって制御され、ドライバ１２２はクロック信号ＣＬＫ３によって制御される。さらに、スイッチ１３１はクロック信号ＣＬＫ２Ｂによって制御され、スイッチ１３２はクロック信号ＣＬＫ３１によって制御され、スイッチ１３３はクロック信号ＣＬＫ４によって制御される。そして、クロック信号の波形を図３に示す波形とすれば、出力端Ｏｕｔには、クロック信号ＣＬＫ４がハイレベルとなる期間に同期して、チャージポンプ電圧Ｖ２が出力されることになる。

つまり、クロック信号ＣＬＫ１をハイレベルとすることによって第１の容量１０１をポンピングした後、クロック信号ＣＬＫ２Ｂをローレベルとすることによってスイッチ１３１をオンさせることにより、第２の容量１０２にチャージポンプ電圧Ｖ１ａが発生する。さらに、クロック信号ＣＬＫ３１をローレベルとすることによってスイッチ１３２をオンさせた後、クロック信号ＣＬＫ３をハイレベルとすることによって第３の容量１０３をポンピングすることにより、第２の容量１０２に第２のチャージポンプ電圧Ｖ２を発生する。次にＣＬＫ４をハイレベルとしスイッチ１３３をオンさせることにより、出力ＯＵＴに昇圧電圧を供給することが可能となる。

図４は、図１に示したチャージポンプ回路１００の変形例であり、接地電位ＶＳＳよりも低い負電位を生成させるための回路図である。図４に示す回路は、プリチャージ電位が異なる他は、図１に示したチャージポンプ回路１００とほぼ同じ回路構成を有している。このように、本実施形態によるチャージポンプ回路は、電源電位ＶＤＤよりも高い昇圧電位を生成するだけでなく、接地電位ＶＳＳよりも低い負電位を生成することも可能である。

図５は、本発明の好ましい第２の実施形態によるチャージポンプ回路２００の回路図である。

図５に示すように、本実施形態によるチャージポンプ回路２００は、並列接続方式によるＭ段（Ｍは２以上の整数）のチャージポンプ部と、直列接続方式によるＮ段（Ｎは２以上の整数）のチャージポンプ部を有している。つまり、Ｍ段のチャージポンプ部は、並列接続されたＭ個の容量２０１〜２０Ｍを有しており、Ｎ段のチャージポンプ部は、直列接続されたＮ個の容量２１１〜２０Ｍを有している。並列接続方式によるチャージポンプ部の最終段を構成する容量２０Ｍは、直列接続方式によるチャージポンプ部によって共有されている。各段の回路構成は図１に示したチャージポンプ部の各段と同じである。

本実施形態によるチャージポンプ回路２００によれば、より高い昇圧電位（理想的にはＶＤＤ×（Ｍ＋Ｎ））を得ることが可能となる。しかも、最終段の容量２０Ｍの両電極間にかかる電圧は、ＶＤＤ×Ｍに抑制される。本実施形態においてＭとＮの大小関係については特に限定されない。

図６は、本発明の好ましい第３の実施形態によるチャージポンプ回路３００の回路図である。

図６に示すように、本実施形態によるチャージポンプ回路３００は、並列接続方式によるＭ段のチャージポンプ部をＮ個有し、それぞれの最終段が直列接続方式によるＮ段のチャージポンプ部を構成している。つまり、Ｍ段のチャージポンプ部は、並列接続されたＭ個の容量３０１ｉ〜３０Ｍｉ（ｉ＝１〜Ｎ）をそれぞれ有しており、各最終段を構成する容量３０Ｍ１〜３０ＭＮが直列接続されている。各段の回路構成は図１に示したチャージポンプ回路の各段と同じである。

本実施形態によるチャージポンプ回路３００によれば、よりいっそう高い昇圧電位（理想的にはＶＤＤ×（Ｍ×Ｎ＋１）、但し、寄生容量Ｃｐや出力電圧依存によってそれよりも小さい電位となる）を得ることが可能となる。しかも、並列接続方式によるＭ段のチャージポンプ部によって、理想的にはＶＤＤ×（Ｍ＋１）のチャージポンプ電圧をＮ個生成し、これらを直列接続方式によってポンピングしていることから、最終段の容量３０ＭＮの両電極間にかかる電圧は、第２の実施形態によるチャージポンプ回路２００と同様、ＶＤＤ×Ｍに抑制される。尚、本実施形態においては、並列接続方式によるＮ個のチャージポンプ部の段数がいずれもＭ段であるが、これらの段数がいずれもＭ段である必要はない。

図７は、本発明の好ましい第４の実施形態によるチャージポンプ回路４００の回路図である。

図７に示すように、本実施形態によるチャージポンプ回路４００は、直列接続方式によるＮ段のチャージポンプ部をＭ個有し、それぞれの最終段が並列接続方式によるＭ段のチャージポンプ部を構成している。つまり、Ｎ段のチャージポンプ部は、直列接続されたＮ個の容量４０ｊ１〜４０ｊＮ（ｊ＝１〜Ｍ）をそれぞれ有しており、各最終段を構成する容量４０１Ｎ〜４０ＭＮが並列接続されている。各段の回路構成は図１に示したチャージポンプ部の各段と同じである。

本実施形態によるチャージポンプ回路４００によれば、第３の実施形態によるチャージポンプ回路３００と同様の高い昇圧電位（理想的にはＶＤＤ×（Ｍ×Ｎ＋１）、但し、寄生容量Ｃｐや出力電圧依存によってそれよりも小さい電位となる）を得ることが可能となる。また、最終段の容量４０ＭＮの両電極間にかかる電圧は、ＶＤＤ×｛（Ｍ−１）×Ｎ−１｝に抑制される。尚、本実施形態においては、直列接続方式によるＭ個のチャージポンプ部の段数がいずれもＮ段であるが、これらの段数がいずれもＮ段である必要はない。

図８は、本発明の好ましい第５の実施形態による半導体記憶装置５００の構成を示すブロック図である。

図８に示すように、本実施形態による半導体記憶装置は、メモリセルアレイ１０と、書き込み回路２０と、チャージポンプ回路１００と、制御回路３０とを備えている。制御回路３０は、チャージポンプ回路１００の動作に必要な各種クロック信号（図２及び図３参照）を供給する回路である。また、チャージポンプ回路１００の回路構成は、既に説明したとおりである。

メモリセルアレイ１０は、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置された複数のメモリセルＭＣとを有している。メモリセルＭＣは、相状態が変化する相変化素子ＰＣと選択トランジスタＳＴの直列回路が対応するビット線ＢＬに接続された構成を有しており、選択トランジスタＳＴのゲート電極は対応するワード線ＷＬに接続されている。これにより、所定のワード線ＷＬが活性化すると、対応するビット線ＢＬと相変化素子ＰＣとの間に電流パスが形成され、ビット線ＢＬを介した書き込み電流及び読み出し電流の供給が可能となる。

書き込み電流の供給は、書き込み回路２０によって行われる。書き込み回路２０は、書き込み対象となるメモリセルＭＣを高抵抗状態（リセット状態）とする場合には、ビット線ＢＬにリセット電流を供給し、これにより、相変化素子ＰＣに含まれる相変化材料を融点以上に加熱し、その後、急冷することによって相変化素子ＰＣをアモルファス状態とする。一方、書き込み対象となるメモリセルＭＣを低抵抗状態（セット状態）とする場合、書き込み回路２０はビット線ＢＬにセット電流を供給し、これにより、相変化素子ＰＣに含まれる相変化材料の結晶化温度以上、融点未満の温度に加熱し、その後、徐冷することによって相変化素子ＰＣを結晶状態とする。

リセット電流及びセット電流によって相変化素子ＰＣの相状態を変化させるためには、ビット線ＢＬを比較的高い電圧に昇圧する必要がある。このため、書き込み回路２０は、チャージポンプ回路１００から昇圧電位ＶＰＰを受け、これを用いてリセット電流及びセット電流を生成する。このように、相変化素子ＰＣを用いた半導体記憶装置５００に上述したチャージポンプ回路１００を用いれば、少ない占有面積で高効率に昇圧電源ＶＰＰを生成することが可能となる。もちろん、より高い昇圧電位ＶＰＰが必要であれば、チャージポンプ回路１００の代わりに、チャージポンプ回路２００，３００又は４００を用いればよい。

各実施形態における容量はＭＯＳトランジスタで形成することが出来る。これを図９に表す。例えば、図１における第２の容量１０２はＮＭＯＳトランジスタ１４０で形成することが出来、第２の容量１０２の電極１０２ａはゲート電極に、電極１０２ｂはソース及びドレイン及び基板に其々接続する。その他の容量についても同様である。また、第２の容量１０２をＰＭＯＳトランジスタ１４１で形成する場合は、電極１０２をソース及びドレイン及び基板に、電極１０２ｂをゲート電極に其々接続する。また、２つ以上の容量に対して、ＮＭＯＳトランジスタ１４０及びＰＭＯＳトランジスタ１４１を組合せて構成してもよい。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

本発明の好ましい第１の実施形態によるチャージポンプ回路１００の回路図である。 チャージポンプ回路１００のより詳細な回路図である。 チャージポンプ回路１００の動作波形図である。 図１に示したチャージポンプ回路１００の変形例である。 本発明の好ましい第２の実施形態によるチャージポンプ回路２００の回路図である。 本発明の好ましい第３の実施形態によるチャージポンプ回路３００の回路図である。 本発明の好ましい第４の実施形態によるチャージポンプ回路４００の回路図である。 本発明の好ましい第５の実施形態による半導体記憶装置５００の構成を示すブロック図である。 本発明の容量をＭＯＳトランジスタで表した回路図である。

符号の説明

１０ メモリセルアレイ
２０ 書き込み回路
３０ 制御回路
１００，２００，３００，４００ チャージポンプ回路
１０１〜１０３ 容量
１０１ａ，１０２ａ，１０３ａ 一方の容量電極
１０１ｂ，１０２ｂ，１０３ｂ 他方の容量電極
１１１〜１１３ プリチャージ回路
１２１，１２２ ドライバ
１３１〜１３３ スイッチ
５００ 半導体記憶装置
ＢＬ ビット線
ＭＣ メモリセル
ＰＣ 相変化素子
ＳＴ 選択トランジスタ
ＷＬ ワード線

Claims (11)

1. 並列接続された第１及び第２の容量を有し、前記第１の容量をポンピングすることによって前記第２の容量に第１のチャージポンプ電圧を発生させる第１のチャージポンプ部と、
   前記第２の容量と直列に接続された第３の容量を有し、前記第２の容量に蓄積された前記第１のチャージポンプ電圧を前記第３の容量を介してさらにポンピングすることによって、前記第２の容量に第２のチャージポンプ電圧を発生させる第２のチャージポンプ部と、
   を備えることを特徴とするチャージポンプ回路。
2. 前記第１のチャージポンプ部は、前記第１及び第２の容量を含む３以上の容量が並列接続されており、これら並列接続された３以上の容量を順次ポンピングすることによって前記第２容量に前記第１のチャージポンプ電圧を発生させることを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記第２のチャージポンプ部は、前記第３の容量を含む複数の容量が直列接続されており、これら直列接続された複数の容量を介して前記第２容量をポンピングすることによって、前記第２の容量に第２のチャージポンプ電圧を発生させることを特徴とする請求項１又は２に記載のチャージポンプ回路。
4. 前記第３の容量と並列に接続された第４の容量を有し、前記第４の容量をポンピングすることによって前記第３の容量に第３のチャージポンプ電圧を発生させる第３のチャージポンプ部をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載のチャージポンプ回路。
5. 前記第１の容量と直列に接続された第５の容量を有し、前記第１の容量を前記第５の容量を介してポンピングすることによって、前記第１の容量に第４のチャージポンプ電圧を発生させる第４のチャージポンプ部をさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載のチャージポンプ回路。
6. 一方の容量電極がプリチャージされ、他方の容量電極がポンピングされる第１の容量と、
   一方の容量電極が第１のスイッチを介して前記第１の容量の前記一方の容量電極に接続された第２の容量と、
   一方の容量電極が第２のスイッチを介して前記第２の容量の他方の容量電極に接続され、他方の容量電極がポンピングされる第３の容量と、
   を備えることを特徴とするチャージポンプ回路。
7. 前記第２のスイッチをオフさせた状態で、前記第２の容量の他方の容量電極と前記第３の容量の一方の容量電極に異なる電位をプリチャージするプリチャージ回路をさらに備えることを特徴とする請求項６に記載のチャージポンプ回路。
8. 前記第１の容量の前記他方の容量電極をポンピングした後、前記第１のスイッチをオンさせることにより、前記第２の容量に第１のチャージポンプ電圧を発生させ、
   前記第２のスイッチをオンさせた後、前記第３の容量の前記他方の容量電極をポンピングすることにより、前記第２の容量に第２のチャージポンプ電圧を発生させることを特徴とする請求項６又は７に記載のチャージポンプ回路。
9. 並列接続されたＭ個（Ｍは２以上の整数）の容量を有する並列接続方式によるチャージポンプ部と、直列接続されたＮ個（Ｎは２以上の整数）の容量を有する直列接続方式によるチャージポンプ部とを備え、前記並列接続方式によるチャージポンプ部の最終段を構成する容量は、前記直列接続方式によるチャージポンプ部によって共有されていることを特徴とするチャージポンプ回路。
10. 第１、第２および第３のキャパシタを有し、これらキャパシタは、前記第１のキャパシタの充電電荷の少なくとも一部を前記第２のキャパシタに充電して前記第２のキャパシタの充電電荷を第１状態から第２状態にし、前記第２のキャパシタの前記第２状態の充電電荷に基づく電圧と前記第３のキャパシタの充電電荷に基づく電圧を加算する、ように制御されるチャージポンプ回路
11. ワード線と、ビット線と、前記ワード線の活性化に応答して前記ビット線との電流パスが形成されるメモリセルと、前記ビット線に書き込み電流を供給する書き込み回路と、前記書き込み回路に動作電圧を供給する請求項１乃至１０のいずれか一項に記載のチャージポンプ回路とを備え、
    前記メモリセルは、前記ビット線から供給される書き込み電流によって相状態が変化する相変化素子を有していることを特徴とする半導体記憶装置。

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